KR100391825B1 - fast reset flip-flop circuit and reset method therefore - Google Patents

Abstract

고속 리셋기능을 갖는 플립플롭 회로 및 그의 리셋방법이 개시된다. 본 발명에 따라, 입력단으로 인가되는 신호를 클럭 천이에 응답하여 두 개의 출력단으로 래치 출력하는 플립플롭 회로는, 게이팅된 입력신호를 상기 클럭 천이에 응답하여 후단으로 전송하는 제1 패스 게이트의 출력에 연결되며, 클리어 및 프리셋 신호에 응답하여 상기 플립플롭의 출력단중 제1출력단을 리셋하기 위한 제1 게이트 블록과; 상기 제1 패스 게이트의 출력에 일측입력이 연결되고 상기 프리셋 신호를 타측입력으로 수신하여 낸드 응답을 생성하는 낸드 게이트의 출력에 입력단이 연결되고, 상기 제1 패스 게이트의 출력에 출력이 연결된 제2 패스 게이트의 입력에 출력단이 연결되며, 상기 플립플롭 회로의 제2출력단을 리셋하기 위한 제2 게이트 블록을 가짐에 의해, 리셋시 게이트 딜레이 패스를 감소시켜 동작 속도를 보다 고속으로 할 수 있으며 리셋동작 구현에 소요되는 회로소자를 간단히 하여 칩의 점유면적을 최소화할 수 있는 효과가 있다.A flip-flop circuit having a fast reset function and a reset method thereof are disclosed. According to the present invention, a flip-flop circuit for latching and outputting a signal applied to an input stage to two output stages in response to a clock transition includes outputting a gated input signal to an output of a first pass gate that transmits a gated input signal to a rear stage in response to the clock transition. A first gate block coupled to reset the first output terminal of the flip-flop in response to a clear and preset signal; A second input coupled to an output of the first pass gate, an input terminal connected to an output of the NAND gate that receives the preset signal as another input, and generates a NAND response, and a second output coupled to the output of the first pass gate The output terminal is connected to the input of the pass gate, and has a second gate block for resetting the second output terminal of the flip-flop circuit, thereby reducing the gate delay pass at the time of reset, making the operation speed higher, and resetting operation. By simplifying the circuit elements required for implementation, it is possible to minimize the footprint of the chip.

Description

고속 리셋기능을 갖는 플립플롭 회로 및 플립플롭 회로의 리셋방법 {fast reset flip-flop circuit and reset method therefore}Fast reset flip-flop circuit and reset method therefore

본 발명은 논리 집적회로 분야에 관한 것으로, 특히 고속 리셋기능을 갖는 플립플롭 회로 및 플립플롭 회로의 리셋방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of logic integrated circuits, and more particularly, to a flip-flop circuit and a reset method of a flip-flop circuit having a fast reset function.

통상적으로, 논리 집적회로 분야에서는 신호의 래치기능을 위해 D 플립플롭 회로가 많이 사용되고 있다. 종래의 D 플립플롭 회로는 도 1과 같은 회로소자들의 조합으로 구성된다.In general, a D flip-flop circuit is widely used for the latching function of a signal in a logic integrated circuit field. The conventional D flip-flop circuit is composed of a combination of circuit elements as shown in FIG.

도 1을 참조하면, 상용화된 통상의 D 플립플롭 회로는 회로의 출력을 리셋하기 위해 프리셋 및 클리어 단자를 가지고 있다. 또한, 패스 게이트(7,14)에 인가되는 펄스 신호들은 클럭신호들이다. 상기 클럭신호들, 프리셋, 클리어시 신호를 수신하는 D 플립플롭의 기본적 동작에 관한 것은 예컨대, 제어펄스에 영향을 받지 않고 보다 안정한 동작을 얻기 위한 디 플립플롭회로를 개시하는 1987년 11월 12일자로 공개된 일본 특허공개공보 62-260421호를 참조할 수 있다.Referring to FIG. 1, a commercially available D flip-flop circuit has preset and clear terminals for resetting the output of the circuit. In addition, the pulse signals applied to the pass gates 7 and 14 are clock signals. The basic operation of the D flip-flop that receives the clock signals, the presets, and the signal upon clearing is, for example, November 12, 1987, which discloses a de- flip-flop circuit for obtaining a more stable operation without being influenced by a control pulse. See Japanese Patent Application Laid-Open No. 62-260421.

도 1의 도면에서, 각각의 단자로 인가되는 논리 레벨에 의해 도 2에서 보여지는 바와 같은 클리어, 프리셋 및 기본적인 출력동작 기능이 나타나게 된다. 예컨대, 프리셋은 클리어 단자와 프리셋 단자에 각기 하이 및 로우 레벨이 인가되면 입력단이나 클럭에 무관하게 출력단 Q, /Q에는 하이레벨과 로우레벨이 각기 나타나게 되어 프리셋 된다. 리셋 기능을 위해 구성된 제1 게이트 블록(11)은 출력단 /Q의 리셋을 위해 3개의 회로 소자 즉, 인버터(8),오아 게이트(9), 및 낸드 게이트(10)를 가진다. 출력단 Q의 리셋을 위해 제2 게이트 블록(15)은 낸드 게이트(13)로 이루어진다. 여기서, 상기 출력단 /Q의 출력은 클리어 단자 /CLR, 프리셋 단자 /PR, 및 낸드 게이트(13)의 출력에 의해 결정되기 때문에 리셋동작에 지연(딜레이)이 발생된다. 또한, 낸드 게이트 (12) 및 낸드 게이트(13)를 통해 피드백 되는 신호의 지연에 의해 상기 출력단 /Q의 출력이 불안정하게 된다. 또한, 리셋동작을 위한 상기 제1 게이트 블록(11)을 모오스 트랜지스터로써 구현할 경우에 12개가 필요하며, 리셋 동작을 위한 상기 제2 게이트 블록(13)을 모오스 트랜지스터로써 구현할 경우에 4개가 필요하므로, 칩내에서 차지하는 점유면적이 크게 되어 집적도에 불리한 문제가 있게 된다.In the figure of FIG. 1, the clear, preset and basic output operation functions as shown in FIG. 2 are represented by the logic level applied to each terminal. For example, when the high and low levels are applied to the clear terminal and the preset terminal, respectively, the preset is preset because the high level and the low level appear in the output terminals Q and / Q regardless of the input terminal or the clock. The first gate block 11 configured for the reset function has three circuit elements, namely an inverter 8, an oar gate 9, and a NAND gate 10 for the reset of the output stage / Q. The second gate block 15 includes a NAND gate 13 to reset the output terminal Q. Since the output of the output terminal / Q is determined by the outputs of the clear terminal / CLR, the preset terminal / PR, and the NAND gate 13, a delay (delay) occurs in the reset operation. In addition, the output of the output terminal / Q becomes unstable due to the delay of the signal fed back through the NAND gate 12 and the NAND gate 13. In addition, since the first gate block 11 for the reset operation is implemented as a MOS transistor, twelve are needed, and when the second gate block 13 for the reset operation is implemented as a MOS transistor, four are needed. The occupied area of the chip becomes large, which is disadvantageous in the degree of integration.

상기한 바와 같이, 종래의 플립플롭 회로는 여러 가지 게이트를 복잡하게 사용하여 그 기능을 구현하였으므로 리셋 딜레이에 기인하여 고속동작에 불리하고 출력단에 나타나는 출력이 불안정하며, 리셋동작의 구현을 위한 게이트 블록을 집적회로로 구현시 점유면적을 많이 차지하는 문제가 있어왔다.As described above, the conventional flip-flop circuit implements its function by using various gates intricately. Therefore, the flip-flop circuit is disadvantageous to high speed operation due to the reset delay, the output appearing at the output stage is unstable, and the gate block for implementing the reset operation. Has been a problem that occupies a large occupied area when implemented as an integrated circuit.

따라서, 본 발명의 목적은 리셋 딜레이를 최소화할 수 있는 플립플롭회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a flip-flop circuit that can minimize the reset delay.

본 발명의 다른 목적은 출력단에 나타나는 출력을 최대한 안정하게 할 수 있는 플립플롭 회로를 제공함에 있다.Another object of the present invention is to provide a flip-flop circuit capable of making the output appearing at the output stage as stable as possible.

본 발명의 또 다른 목적은 리셋동작을 위한 회로를 간단히 하여 회로내 차지하는 점유면적을 최소화할 수 있는 플립플롭 회로 및 플립플롭 회로의 리셋방법을 제공함에 있다.It is still another object of the present invention to provide a flip-flop circuit and a reset method of a flip-flop circuit which can simplify the circuit for the reset operation and minimize the occupied area in the circuit.

상기한 목적들 및 타의 목적을 달성하기 위한 본 발명에 따라, 입력단으로 인가되는 신호를 클럭 천이에 응답하여 두 개의 출력단으로 래치 출력하는 플립플롭 회로는, 게이팅된 입력신호를 상기 클럭 천이에 응답하여 후단으로 전송하는 제1 패스 게이트의 출력에 연결되며, 클리어 및 프리셋 신호에 응답하여 상기 플립플롭의 출력단중 제1출력단을 리셋하기 위한 제1 게이트 블록과; 상기 제1 패스 게이트의 출력에 일측입력이 연결되고 상기 프리셋 신호를 타측입력으로 수신하여 낸드 응답을 생성하는 낸드 게이트의 출력에 입력단이 연결되고, 상기 제1 패스 게이트의 출력에 출력이 연결된 제2 패스 게이트의 입력에 출력단이 연결되며, 상기 플립플롭 회로의 제2출력단을 리셋하기 위한 제2 게이트 블록을 가짐을 특징으로 한다.According to the present invention for achieving the above and other objects, the flip-flop circuit for latching the signal applied to the input stage to the two output stage in response to the clock transition, the gated input signal in response to the clock transition A first gate block connected to an output of a first pass gate for transmitting to a rear stage, for resetting a first output stage of an output stage of the flip-flop in response to a clear and preset signal; A second input coupled to an output of the first pass gate, an input terminal connected to an output of the NAND gate that receives the preset signal as another input, and generates a NAND response, and a second output coupled to the output of the first pass gate An output terminal is connected to an input of the pass gate, and has a second gate block for resetting the second output terminal of the flip-flop circuit.

도 1은 종래기술에 따른 플립플롭의 회로도1 is a circuit diagram of a flip-flop according to the prior art

도 2는 도 1의 각부에 나타나는 입출력 신호들의 논리표FIG. 2 is a logic table of input and output signals appearing in each part of FIG. 1. FIG.

도 3은 본 발명의 실시 예에 따른 플립플롭의 회로도3 is a circuit diagram of a flip-flop according to an embodiment of the present invention

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다.The above and other objects, features, and advantages of the present invention will become more apparent from the following detailed description of the preferred embodiments of the present invention described below with reference to the accompanying drawings.

도 3은 본 발명의 실시 예에 따른 플립플롭 회로를 도시한 것이다. 도면을 참조하면, 제1 게이트 블록은 게이팅된 입력신호를 상기 클럭 천이에 응답하여 후단으로 전송하는 제1 패스 게이트(37)의 출력에 연결되며, 클리어(/CLR) 및 프리셋 (/PR)신호에 응답하여 상기 플립플롭의 출력단중 제1출력단(/Q)을 리셋한다.3 illustrates a flip-flop circuit according to an embodiment of the present invention. Referring to the drawings, the first gate block is connected to the output of the first pass gate 37 which transmits the gated input signal to the rear stage in response to the clock transition, and the clear (/ CLR) and preset (/ PR) signals. In response, the first output terminal / Q of the output stages of the flip-flop is reset.

제2 게이트 블록은 상기 제1 패스 게이트(37)의 출력에 일측입력이 연결되고 상기 프리셋 신호(/PRE)를 타측입력으로 수신하여 낸드 응답을 생성하는 낸드 게이트(44)의 출력에 입력단이 연결되고, 상기 제1 패스 게이트(37)의 출력에 출력이 연결된 제2 패스 게이트(39)의 입력에 출력단이 연결되며, 상기 플립플롭 회로의 제2출력단(Q)을 리셋한다.The second gate block has an input connected to an output of the first pass gate 37 and an input terminal connected to an output of the NAND gate 44 that receives the preset signal / PRE as the other input and generates a NAND response. An output terminal is connected to an input of a second pass gate 39 having an output connected to an output of the first pass gate 37, and resets a second output terminal Q of the flip-flop circuit.

상기 제1 게이트 블록은, 구체적으로, 상기 클리어단자에 게이트가 연결되고 소오스가 전원전압에 연결되며 드레인이 상기 제1 패스 게이트의 출력에 연결된 피형 모오스 트랜지스터(M1)와, 드레인이 상기 제1 패스 게이트의 출력에 연결되고, 게이트가 상기 클리어단자에 연결된 제1 엔형 모오스 트랜지스터(M5)와, 상기 제1 엔형 모오스 트랜지스터의 소오스에 드레인이 연결되고, 게이트가 상기 프리셋 단자에 연결되며 소오스가 접지된 제2 엔형 모오스 트랜지스터(M6)로 구성된다.Specifically, the first gate block may include a morph transistor M1 having a gate connected to the clear terminal, a source connected to a power supply voltage, and a drain connected to an output of the first pass gate, and a drain connected to the first pass. A first N-type MOS transistor M5 having a gate connected to the output of the gate, a drain connected to a source of the first N-type transistor, a gate connected to the preset terminal, and a source grounded It consists of the 2nd N type MOS transistor M6.

한편, 상기 제2 게이트 블록은, 상기 낸드 게이트의 출력에 게이트가 연결되고 소오스가 전원전압에 연결되며 드레인이 상기 제2 패스 게이트의 입력에 연결된 피형 모오스 트랜지스터(M2)와, 드레인이 상기 제2 패스 게이트의 입력에 연결되고 게이트가 상기 클리어단자에 연결된 제3 엔형 모오스 트랜지스터(M3)와, 상기 제3 엔형 모오스 트랜지스터의 소오스에 드레인이 연결되고 게이트가 상기 낸드 게이트의 출력에 연결되며 소오스가 접지된 제4 엔형 모오스 트랜지스터(M4)로 구성된다.On the other hand, the second gate block, the MOS transistor (M2) is connected to the output of the NAND gate, the source is connected to the power supply voltage, the drain is connected to the input of the second pass gate, and the drain is the second A third NMOS transistor M3 connected to an input of a pass gate and a gate connected to the clear terminal, a drain is connected to a source of the third NMOS transistor, a gate is connected to an output of the NAND gate, and a source is grounded The fourth en-type MOS transistor M4.

도 3의 회로 동작을 보면, 출력단 /Q을 리셋하기 위한 제1 게이트 블록은 도면에서 부호 40 및 42로 표시되어 있는데, 프리셋 단자와 클리어 단자에 인가되는 논리레벨에 의해서만 리셋동작이 이루어지게 된다. 즉, 낸드 게이트(44)와 제2 게이트 블록(41)의 출력에 영향을 받음이 없이 노드 A의 레벨을 변화시켜 리셋동작을 달성한다. 여기서, 상기 제1 게이트 블록(40,42)은 3개의 모오스 트랜지스터로 구성되므로, 등가적으로 트랜지스터 소자 한 개가 적은 낸드 게이트로 볼 수 있다. 따라서, 종래에 비해 리셋 딜레이가 대폭 줄어들어 동작속도를 빠르게 하여도 출력단 /Q의 출력이 안정화되며, 회로소자의 수가 대폭적으로 줄어들어 회로 구현시 칩의 점유면적을 작게 차지하게 됨을 알 수 있다.Referring to the circuit operation of FIG. 3, the first gate block for resetting the output terminal / Q is denoted by 40 and 42 in the drawing, and the reset operation is performed only by the logic level applied to the preset terminal and the clear terminal. That is, the reset operation is achieved by changing the level of the node A without being affected by the outputs of the NAND gate 44 and the second gate block 41. Here, since the first gate blocks 40 and 42 are composed of three MOS transistors, the first gate blocks 40 and 42 may be equivalently viewed as NAND gates in which one transistor element is less. Accordingly, it can be seen that the reset delay is drastically reduced compared to the conventional method, and the output of the output stage / Q is stabilized even when the operation speed is increased, and the number of circuit elements is greatly reduced, thereby occupying a small area of the chip when implementing the circuit.

한편, 플립플롭의 출력단 Q를 리셋시키기 위해 구현된 제2 게이트 블록(41)은 피형 및 엔형 모오스 트랜지스터 (M2,M3,M4)로 구성되어 있으므로, 종래의 제2 게이트 블록(15)에 비해 1개의 피형 모오스 트랜지스터를 감소시킬 수 있다. 왜냐하면, 상기 제2 게이트 블록(41)은 도 1의 경우와는 달리 노드 B의 논리 레벨만을 입력하여 노드 A의 논리 레벨을 결정하므로, 클리어 단자(/CLR)로 인가되는 논리 레벨을 수신하기 위한 피형 모오스 트랜지스터를 필요로 하지 않기 때문이다. 결국, 플립플롭의 출력단 Q를 리셋시키기 위해 구현된 제2 게이트 블록(41)은 3개의 모오스 트랜지스터만으로 플립플롭 회로의 리셋기능을 수행한다. 한편, 상기 낸드 게이트(44)에 인가되는 상기 프리셋 신호는 인버터 체인(32,36)에 의해 딜레이 된 신호이다.On the other hand, since the second gate block 41 implemented to reset the output terminal Q of the flip-flop is composed of the p-type and en-type MOS transistors M2, M3, and M4, the second gate block 41 is 1 compared with the conventional second gate block 15. It is possible to reduce the number of Morse transistors. Because the second gate block 41 determines the logic level of the node A by inputting only the logic level of the node B, unlike the case of FIG. 1, the second gate block 41 receives a logic level applied to the clear terminal (/ CLR). This is because no MOS transistors are required. As a result, the second gate block 41 implemented to reset the output terminal Q of the flip-flop performs the reset function of the flip-flop circuit using only three MOS transistors. Meanwhile, the preset signal applied to the NAND gate 44 is a signal delayed by the inverter chains 32 and 36.

본 발명에 따르면, 게이트 딜레이 패스를 감소시킴에 의해 게이트 딜레이에 의한 동작속도 저하를 막을 수 있고, 회로 설계를 게이트 단위가 아닌 모오스 트랜지스터 단위로 최적 설계하여 칩의 점유면적을 최소화할 수 있다. 또한, 출력단 /Q을 출력단 Q의 출력레벨에 의존함이 없이 동시에 리셋할 수 있어 출력신호의 안정화가 도모된다.According to the present invention, by reducing the gate delay pass, it is possible to prevent the operation speed decrease due to the gate delay, and by minimizing the occupied area of the chip by optimally designing the circuit design in the MOS transistor unit instead of the gate unit. In addition, the output terminal / Q can be reset simultaneously without depending on the output level of the output terminal Q, so that the output signal can be stabilized.

본 발명의 실시 예에서는 제1,2 게이트 블록내의 회로 소자를 피형 및 엔형 모오스 트랜지스터로 구성하였으나 회로의 구성방법에 따라 타의 모오스 트랜지스터의 조합으로도 구성 가능하며, 또한 바이폴라 트랜지스터도 채용될 수 있을 것이다. 뿐만 아니라 회로의 동작 속도에 따라 가감이 가능함은 물론이다.According to the exemplary embodiment of the present invention, the circuit elements in the first and second gate blocks may be configured with the typed and en-type MOS transistors, but may be configured with a combination of other MOS transistors according to the circuit construction method, and a bipolar transistor may also be employed. . In addition, it is possible to add or subtract according to the operation speed of the circuit.

상기한 바와 같이, 본 발명은 도면을 기준으로 예를 들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 회로의 구조나 트랜지스터의 타입 등을 사안에 따라 다양하게 변경 또는 변화시킬 수 있음은 물론이다.As described above, the present invention has been described by way of example only with reference to the drawings, but is not limited thereto, and various changes and modifications by those skilled in the art to which the present invention pertains may be made without departing from the technical spirit of the present invention. Of course this is possible. For example, the structure of the circuit, the type of transistor, and the like can be changed or changed in various ways depending on the matter.

상술한 바와 같이, 본 발명의 플립플롭 회로의 리셋구조에 따르면, 리셋시 게이트 딜레이 패스를 감소시켜 동작 속도를 보다 고속으로 할 수 있는 효과가 있다. 또한, 리셋 구현에 소요되는 회로소자를 간단히 하여 칩의 점유면적을 최소화할 수 있는 효과가 있으며, 출력신호의 안정화를 도모하는 장점을 갖는다.As described above, according to the reset structure of the flip-flop circuit of the present invention, there is an effect that the operation speed can be made higher by reducing the gate delay path during reset. In addition, it is possible to minimize the footprint of the chip by simplifying the circuit elements required for the reset implementation, and has the advantage of stabilizing the output signal.

Claims (5)

입력단으로 인가되는 신호를 클럭 천이에 응답하여 두 개의 출력단으로 래치 출력하는 플립플롭 회로에 있어서:In a flip-flop circuit that latches a signal applied to an input to two outputs in response to a clock transition: 클리어단자에 게이트가 연결되고 소오스가 전원전압에 연결되며 드레인이 제1 패스 게이트의 출력에 연결된 피형 모오스 트랜지스터와, 드레인이 상기 제1 패스 게이트의 출력에 연결되고, 게이트가 상기 클리어단자에 연결된 제1 엔형 모오스 트랜지스터와, 상기 제1 엔형 모오스 트랜지스터의 소오스에 드레인이 연결되고, 게이트가 상기 프리셋 단자에 연결되며 소오스가 접지된 제2 엔형 모오스 트랜지스터로 이루어지며, 상기 클리어단자와 프리셋 단자로 각기 인가되는 클리어 및 프리셋 신호에 응답하여 상기 플립플롭의 출력단중 제1출력단을 리셋하기 위한 제1 게이트 블록과;A gate connected to a clear terminal, a source connected to a power supply voltage, a drain connected to an output of a first pass gate, a drain connected to an output of the first pass gate, and a gate connected to the clear terminal; And a second en-type MOS transistor connected to a source of the first en-type MOS transistor, a drain connected to a source of the first en-type MOS transistor, a gate connected to the preset terminal, and a source grounded, respectively applied to the clear terminal and the preset terminal. A first gate block for resetting a first output stage of the output stage of the flip-flop in response to the clear and preset signals; 상기 프리셋 신호를 타측입력으로 수신하여 낸드 응답을 생성하는 낸드 게이트의 출력에 게이트가 연결되고 소오스가 전원전압에 연결되며 드레인이 제2 패스 게이트의 입력에 연결된 피형 모오스 트랜지스터와, 드레인이 상기 제2 패스 게이트의 입력에 연결되고 게이트가 상기 클리어단자에 연결된 제3 엔형 모오스 트랜지스터와, 상기 제3 엔형 모오스 트랜지스터의 소오스에 드레인이 연결되고 게이트가 상기 낸드 게이트의 출력에 연결되며 소오스가 접지된 제4 엔형 모오스 트랜지스터로 이루어지며, 상기 플립플롭 회로의 제2출력단을 리셋하기 위한 제2 게이트 블록을 가짐을 특징으로 하는 플립플롭 회로.A type Morse transistor having a gate connected to an output of a NAND gate that receives the preset signal as an input of another side and generating a NAND response, a source connected to a power supply voltage, a drain connected to an input of a second pass gate, and a drain connected to the second pass gate. A fourth N-type Morse transistor connected to an input of a pass gate and whose gate is connected to the clear terminal, a fourth drain connected to a source of the third N-type transistor, a gate connected to an output of the NAND gate, and a source grounded; And a second gate block for resetting a second output terminal of the flip-flop circuit. (삭제)(delete) (삭제)(delete) 제1항에 있어서, 상기 낸드 게이트에 인가되는 상기 프리셋 신호는 인버터 체인에 의해 딜레이 된 신호임을 특징으로 하는 플립플롭 회로.The flip-flop circuit of claim 1, wherein the preset signal applied to the NAND gate is a signal delayed by an inverter chain. 입력단으로 인가되는 신호를 클럭 천이에 응답하여 두 개의 출력단으로 래치 출력하는 플립플롭 회로의 리셋방법에 있어서:A reset method of a flip-flop circuit which latches a signal applied to an input terminal to two output terminals in response to a clock transition: 클리어단자에 게이트가 연결되고 소오스가 전원전압에 연결되며 드레인이 제1 패스 게이트의 출력에 연결된 피형 모오스 트랜지스터와, 드레인이 상기 제1 패스 게이트의 출력에 연결되고, 게이트가 상기 클리어단자에 연결된 제1 엔형 모오스 트랜지스터와, 상기 제1 엔형 모오스 트랜지스터의 소오스에 드레인이 연결되고, 게이트가 상기 프리셋 단자에 연결되며 소오스가 접지된 제2 엔형 모오스 트랜지스터로 이루어지는 제1 게이트 블록을 준비하는 단계와;A gate connected to a clear terminal, a source connected to a power supply voltage, a drain connected to an output of a first pass gate, a drain connected to an output of the first pass gate, and a gate connected to the clear terminal; Preparing a first gate block including a 1 n-type MOS transistor and a second N-type MOS transistor having a drain connected to a source of the first en-type Morse transistor, a gate connected to the preset terminal, and a source grounded; 상기 프리셋 신호를 타측입력으로 수신하여 낸드 응답을 생성하는 낸드 게이트의 출력에 게이트가 연결되고 소오스가 전원전압에 연결되며 드레인이 제2 패스 게이트의 입력에 연결된 피형 모오스 트랜지스터와, 드레인이 상기 제2 패스 게이트의 입력에 연결되고 게이트가 상기 클리어단자에 연결된 제3 엔형 모오스 트랜지스터와, 상기 제3 엔형 모오스 트랜지스터의 소오스에 드레인이 연결되고 게이트가 상기 낸드 게이트의 출력에 연결되며 소오스가 접지된 제4 엔형 모오스 트랜지스터로 이루어지는 제2 게이트 블록을 준비하는 단계와;A type Morse transistor having a gate connected to an output of a NAND gate that receives the preset signal as an input of another side and generating a NAND response, a source connected to a power supply voltage, a drain connected to an input of a second pass gate, and a drain connected to the second pass gate. A fourth N-type Morse transistor connected to an input of a pass gate and whose gate is connected to the clear terminal, a fourth drain connected to a source of the third N-type transistor, a gate connected to an output of the NAND gate, and a source grounded; Preparing a second gate block including an N-type MOS transistor; 상기 클리어 및 프리셋 신호에 응답하여 상기 플립플롭의 출력단중 제1출력단을 리셋하고, 낸드 응답을 제2출력단으로 생성하는 낸드 게이트의 출력과 상기 클리어신호에 응답하여 상기 플립플롭 회로의 상기 제2출력단을 리셋하는 단계를 가짐을 특징으로 하는 플립플롭 회로의 리셋방법.An output of the NAND gate that resets a first output terminal of the flip-flop output terminal in response to the clear and preset signals, and generates a NAND response as a second output terminal, and the second output terminal of the flip-flop circuit in response to the clear signal And reset the flip-flop circuit.