KR20000026260A - 디-플립플롭 회로 - Google Patents
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Abstract
본 발명에 따른 디-플립플롭 회로는 클럭 신호를 반전시키는 제 1 인버터와; 상기 반전된 클럭 신호를 반전시키는 제 2 인버터와; 제 1 및 제 2 단자를 갖는 래치 수단과; 상기 래치 수단의 제 1 단자와 접지 전압 사이에 연결되고, 입력 신호와 상기 제 2 인버터의 출력 신호에 의해 상기 래치 수단의 제 1 단자를 스위칭 하는 제 1 스위칭 수단과; 상기 입력 신호를 반전시키는 제 3 인버터와; 상기 래치 수단의 제 2 단자와 접지 전압 사이에 연결되고, 상기 제 1 인버터 및 상기 제 3 인버터의 출력 신호에 의해 상기 래치 수단의 제 2 단자를 스위칭 하는 제 2 스위칭 수단과; 상기 래치 수단의 제 1 단자와 연결된 입력단과 출력단을 갖는 제 4 인버터 및; 상기 래치 수단의 제 2 단자와 연결된 입력단과 출력단을 갖는 제 5 인버터를 포함한다.
Description
본 발명은 로직 회로에 관한 것으로, 좀 더 구체적으로는 단순화된 디-플립플롭에 관한 것이다.
도 1은 종래 기술에 따른 디-플립플롭 회로를 보여주는 회로도이다.
도 1을 참조하면, 종래의 디-플립플립(D flip-flop) 회로는 9 개의 인버터들(10, 12, 14, 16, 18, 20, 28, 30, 32, 34)과 4 개의 전송 게이트들(16, 18, 24, 26)로 구성되어 있다.
상기 인버터(10)의 입력 단자는 클럭 신호(CK)와 연결되고 출력 단자는 상기 인버터(14)의 입력 단자와 연결된다. 상기 인버터(12)의 입력 단자는 입력 신호(D)와 연결되고 출력 단자는 전송 게이트(16)의 드레인과 연결된다. 상기 전송 게이트(16)는 한 개의 PMOS 트랜지스터(40)와 한 개의 NMOS 트랜지스터(42)로 구성되며, 상기 트랜지스터(40)의 게이트는 상기 인버터(14)의 출력 단자와 연결되고, 상기 트랜지스터(42)의 게이트는 상기 인버터(10)의 출력 단자와 연결된다.
또한, 전송 게이트(18)는 한 개의 PMOS 트랜지스터(44)와 한 개의 NMOS 트랜지스터(46)로 구성되며, 상기 트랜지스터(44)의 게이트는 상기 인버터(10)의 출력 단자와 연결되고, 상기 트랜지스터(46)의 게이트는 상기 인버터(14)의 출력 단자와 연결된다. 상기 인버터(20)의 입력 단자는 상기 전송 게이트(16)의 출력 단자와 연결된다. 상기 인버터(22)의 입력 단자는 상기 인버터(20)의 출력 단자와 연결되고, 출력 단자는 상기 전송 게이트(18)의 입력 단자와 연결된다.
상기 전송 게이트(24)는 한 개의 NMOS 트랜지스터(48)와 한 개의 PMOS 트랜지스터(50)로 구성되며, 상기 트랜지스터(48)의 게이트는 상기 인버터(14)의 출력 단자와 연결되고, 상기 트랜지스터(50)의 게이트는 상기 인버터(10)의 출력 단자와 연결된다. 상기 전송 게이트(26)는 한 개의 NMOS 트랜지스터(52)와 한 개의 PMOS 트랜지스터(54)로 구성되며, 상기 트랜지스터(528)의 게이트는 상기 인버터(10)의 출력 단자와 연결되고, 상기 트랜지스터(54)의 게이트는 상기 인버터(14)의 출력 단자와 연결된다.
상기 인버터(28) 및 인버터(32)는 상기 전송 게이트(24)의 출력 단자와 디-플립플롭의 출력 단자(Q)에 직렬로 연결되어 있다. 상기 인버터(34)는 상기 전송 게이트(26)의 출력 단자와 상기 디-플립플롭의 출력 단자(/Q) 사이에 연결된다. 상기 인버터(30)의 입력 단자는 상기 인버터(28) 및 인버터(32)의 전류 연결 통로와 연결되고, 출력 단자는 상기 전송 게이트(26) 및 상기 인버터(34)의 전류 연결 통로와 연결되어 있다.
잘 알려진 바와 같이, 인버터는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구성되며, 상기 전송 게이트도 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구성된다. 따라서, 상기 디-플립플롭 회로는 모두 13 개의 PMOS 트랜지스터와 13 개의 NMOS 트랜지스터로 구성되어 있다. 즉, 상기 디-플립플롭 회로는 모두 26 개의 트랜지스터들로 구성되어 있다.
최소의 면적에 최대의 셀을 집적화하는 것은 생산 단가 절감에 상당한 영향을 준다. 다시 말하면, 같은 기능을 수행하는 셀의 사이즈가 감소한다면 같은 게이트 수로 더 많은 기능을 수행하는 로직 회로를 구현할 수 있다. 특히, QLM(4차 메탈) 이상의 공정을 사용하는 경우, 칩 이용률이 90% 이상이기 때문에 셀 사이즈의 감소는 칩 사이즈의 감소를 의미한다.
따라서, 본 발명의 목적은 소형화된 새로운 구조의 디-플립플롭을 제공하는데 있다.
도 1은 종래 기술에 따른 디-플립플롭 회로를 보여주는 회로도;
도 2는 본 발명의 바람직한 실시예에 따른 디-플립플롭 회로의 구성을 보여주는 회로도;
도 3은 도 2에 도시된 디-플립플롭 회로의 동작을 시뮬레이션한 결과를 보여주는 파형도; 그리고
도 4는 도 2에 도시된 디-플립플롭 회로가 동작할 때 전원 전압(VDD)에서 발생하는 전류를 보여주는 파형도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 ~ 20, 28, 30 ~ 34, 100, 102, 120 ~ 128 : 인버터
16, 18, 24, 26 : 전송 게이트
104, 106, 108, 110, 112, 114, 116, 118 : NMOS 트랜지스터
150, 170 : 스위칭 회로
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 디-플립플롭 회로는: 클럭 신호를 반전시키는 제 1 인버터와; 상기 반전된 클럭 신호를 반전시키는 제 2 인버터와; 제 1 및 제 2 단자를 갖는 래치 수단과; 상기 래치 수단의 제 1 단자와 접지 전압 사이에 연결되고, 입력 신호와 상기 제 2 인버터의 출력 신호에 의해 상기 래치 수단의 제 1 단자를 스위칭 하는 제 1 스위칭 수단과; 상기 입력 신호를 반전시키는 제 3 인버터와; 상기 래치 수단의 제 2 단자와 접지 전압 사이에 연결되고, 상기 제 1 인버터 및 상기 제 3 인버터의 출력 신호에 의해 상기 래치 수단의 제 2 단자를 스위칭 하는 제 2 스위칭 수단과; 상기 래치 수단의 제 1 단자와 연결된 입력단과 출력단을 갖는 제 4 인버터 및; 상기 래치 수단의 제 2 단자와 연결된 입력단과 출력단을 갖는 제 5 인버터를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 스위칭 수단은 상기 입력 신호와 연결된 제 1 전류 전극, 상기 제 1 인버터의 출력단에 연결된 게이트 및 제 2 전류 전극을 갖는 제 1 NMOS 트랜지스터와; 상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 제 1 전류 전극, 게이트 및 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 2 NMOS 트랜지스터와; 상기 제 2 트랜지스터의 게이트와 연결된 제 1 전류 전극, 상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 게이트, 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 3 NMOS 트랜지스터 및; 상기 제 3 트랜지스터의 제 1 전류 전극과 연결된 제 1 전류 전극, 상기 제 2 인버터의 출력단과 연결된 게이트, 상기 래치 수단의 제 1 단자와 연결된 제 2 전류 전극을 갖는 제 4 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 스위칭 수단은 상기 제 3 인버터의 출력단과 연결된 제 1 전류 전극, 상기 제 1 인버터의 출력 단자에 연결된 게이트 및 제 2 전류 전극을 갖는 제 1 NMOS 트랜지스터와; 상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 제 1 전류 전극, 게이트 및 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 2 NMOS 트랜지스터와; 상기 제 2 트랜지스터의 게이트와 연결된 제 1 전류 전극, 상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 게이트, 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 3 NMOS 트랜지스터 및; 상기 제 3 트랜지스터의 제 1 전류 전극과 연결된 제 1 전류 전극, 상기 제 2 인버터의 출력단과 연결된 게이트, 상기 래치 수단의 제 2 단자와 연결된 제 2 전류 전극을 갖는 제 4 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 래치 수단은 상기 제 1 단자와 연결된 입력단과 상기 제 2 단자와 연결된 출력단을 갖는 제 1 인버터와; 상기 제 1 단자와 연결된 출력단과 상기 제 2 단자와 연결된 입력단을 갖는 제 2 인버터를 포함한다.
(작용)
이와 같은 장치에 의해서, 소형화된 새로운 구조의 디-플립플롭 회로를 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 2 내지 도 4를 참조하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를 들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
도 2는 본 발명의 바람직한 실시예에 따른 디-플립플롭 회로의 구성을 보여주는 회로도이다.
도 2를 참조하면, 상기 디-플립플롭은 5 개의 인버터(100, 102, 120, 126, 128)와 제 1 및 제 2 스위칭 회로(150, 170) 및 래치 회로(160)를 포함한다. 상기 인버터(100)는 클럭 신호(CK)를 반전하고, 상기 인버터(102)는 상기 인버터(100)로부터 출력되는 신호를 반전한다. 상기 인버터(120)는 입력 신호(D)를 반전한다.
상기 제 1 스위칭 회로(150)는 4 개의 NMOS 트랜지스터들(104, 106, 108, 110)로 구성된다. 상기 트랜지스터(104)의 드레인은 입력 신호(D)와 연결되고 게이트는 상기 인버터(100)의 출력단에 연결된다. 상기 트랜지스터(106)의 드레인은 상기 트랜지스터(104)의 소스와 연결되고, 소스는 접지 전압과 연결된다. 상기 트랜지스터(108)의 게이트는 상기 트랜지스터(106)의 드레인과 연결되고, 소스는 상기 접지 전압과 연결된다. 상기 트랜지스터(110)는 상기 트랜지스터(108)의 드레인과 연결된 드레인, 상기 래치 회로(160)의 제 1 단자(140)와 연결된 소스 그리고 상기 인버터(102)의 출력단과 연결된 게이트를 갖는다.
상기 제 2 스위칭 회로(170)는 4 개의 NMOS 트랜지스터들(112, 114, 116, 118)로 구성된다. 상기 트랜지스터(118)의 드레인은 상기 인버터(120)의 출력단과 연결되고 게이트는 상기 인버터(100)의 출력단에 연결된다. 상기 트랜지스터(116)의 드레인은 상기 트랜지스터(118)의 소스와 연결되고, 소스는 접지 전압과 연결된다. 상기 트랜지스터(114)의 게이트는 상기 트랜지스터(116)의 드레인과 연결되고, 소스는 상기 접지 전압과 연결된다. 상기 트랜지스터(112)는 상기 트랜지스터(114)의 드레인과 연결된 드레인, 상기 래치 회로(160)의 제 2 단자(142)와 연결된 소스 그리고 상기 인버터(102)의 출력단과 연결된 게이트를 갖는다.
상기 래치 회로(160)는 두 개의 인버터들(122, 124)을 구비한다. 상기 인버터(122)의 입력단은 제 2 단자(142)와 연결되고, 출력단은 제 1 단자(140)와 연결된다. 상기 인버터(124)의 입력단은 상기 제 1 단자(124)와 연결되고, 출력단은 제 2 단자(142)와 연결된다.
상기 인버터(126)는 상기 래치 회로(160)의 제 1 단자(140)와 연결된 입력단과 상기 디-플립플롭의 제 1 출력 단자(Q)와 연결된 출력단을 갖는다. 상기 인버터(128)는 상기 래치 회로(160)의 제 2 단자(142)와 연결된 입력단과 상기 디-플립플롭의 제 2 출력 단자(/Q)와 연결된 출력단을 갖는다.
계속해서 도 2를 참조하여, 본 발명의 바람직한 실시예에 따른 디-플립플롭의 동작을 설명한다.
도 2를 참조하면, 상기 디-플립플롭은 상기 클럭 신호(CK)가 로우 레벨(논리 '0')일 때 트랜지스터(104) 및 (118)가 온됨으로써, 입력 신호(D)는 상기 트랜지스터(104)를 통해 노드(130)에 전달되고, 인버터(120)를 통해 반전된 입력 신호(/D)는 상기 트랜지스터(118)를 통해 노드(134)로 전달된다. 이 때, 클럭 신호(CK)가 하이 레벨이 되면, 노드(132) 및 노드(136)의 신호 가운데 로우 레벨의 신호가 래치 회로(160)의 제 1 단자(140) 및 제 2 단자(142)로 전달되어 출력 신호(Q)가 입력 신호(D)와 동일하게 된다. 이 때, 클럭 신호(CK)에 의해 트랜지스터(104) 및 (118)가 오프됨으로써 입력 신호(D)는 디-플립플롭 회로로 입력되지 않는다.
상기 트랜지스터(106) 및 (116)은 상기 트랜지스터(104) 및 트랜지스터(118)가 오프되었을 때 노드(130) 및 노드(134)가 플로팅(floating)되는 상태를 제거하기 위하여 노드(132) 및 노드(136)의 신호를 피드백(feedback)하는 트랜지스터이다. 상기 트랜지스터(106) 및 트랜지스터(116)는 상기 트랜지스터(104)에 비하여 약 1/3 이상 작은 크기의 트랜지스터로 구현된다.
NMOS 트랜지스터의 특성 가운데 하이 레벨 신호를 저하시키는(degrade) 특성이 잇다. 그러나, 본 발명에 따른 디-플립플롭 회로에는 모든 삼상태 제어 로직(tri-state control logic)들이 NMOS 트랜지스터로만 구성되기 때문에 저하된 하이 레벨 신호가 발생하더라도 큰 문제가 발생되지 않는다. 저하된 신호가 발생되는 노드는 입력 신호(D)와 반전된 입력 신호(/D)가 하나의 NMOS 트랜지스터를 통과한 노드(132, 134)이다. 그러나, 상기 두 노드는 모두 NMOS 트랜지스터로만 입력되고 있다. 따라서, 저하된 하이 레벨 신호에 의하여 발생할 수 있는 정적 전류(static current)는 존재하지 않게 된다.
도 3은 도 2에 도시된 디-플립플롭 회로의 동작을 시뮬레이션한 결과를 보여주는 파형도이다. 도 3에 도시된 바와 같이, 상기 디-플립플롭 회로는 종래의 디-플립플롭 회로와 동일한 동작을 수행함을 알 수 있다.
도 4는 도 2에 도시된 디-플립플롭 회로가 동작할 때 전원 전압(VDD)에서 발생하는 전류를 보여주는 파형도이다. 도 4에 도시된 바와 같이, 디-플립플롭 회로가 동작할 때 이외의 정적(static) 상태에서는 전류가 생성되지 않음을 볼 수 있다.
상술한 바와 같이, 본 발명의 디-플립플롭 회로는 종래의 포지티브 에지-트리거 디-플립플롭(positive edge-triggered D flip-flop) 회로와 동일한 동작을 수행하면서도 트랜지스터 개수가 26 개에서 22 개로 4 개가 감소하였고, 2 개의 트랜지스터는 소형 트랜지스터로 구현될 수 있으므로 회로의 레이아웃이 줄어드는 효과가 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 소형화된 새로운 구조의 디-플립플롭 회로를 구현할 수 있다.
Claims (4)
- 클럭 신호를 반전시키는 제 1 인버터와;상기 반전된 클럭 신호를 반전시키는 제 2 인버터와;제 1 및 제 2 단자를 갖는 래치 수단과;상기 래치 수단의 제 1 단자와 접지 전압 사이에 연결되고, 입력 신호와 상기 제 2 인버터의 출력 신호에 의해 상기 래치 수단의 제 1 단자를 스위칭 하는 제 1 스위칭 수단과;상기 입력 신호를 반전시키는 제 3 인버터와;상기 래치 수단의 제 2 단자와 접지 전압 사이에 연결되고, 상기 제 1 인버터 및 상기 제 3 인버터의 출력 신호에 의해 상기 래치 수단의 제 2 단자를 스위칭 하는 제 2 스위칭 수단과;상기 래치 수단의 제 1 단자와 연결된 입력단과 출력단을 갖는 제 4 인버터 및;상기 래치 수단의 제 2 단자와 연결된 입력단과 출력단을 갖는 제 5 인버터를 포함하는 디-플립플롭 회로.
- 제 1 항에 있어서,상기 제 1 스위칭 수단은,상기 입력 신호와 연결된 제 1 전류 전극, 상기 제 1 인버터의 출력단에 연결된 게이트 및 제 2 전류 전극을 갖는 제 1 NMOS 트랜지스터와;상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 제 1 전류 전극, 게이트 및 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 2 NMOS 트랜지스터와;상기 제 2 트랜지스터의 게이트와 연결된 제 1 전류 전극, 상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 게이트, 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 3 NMOS 트랜지스터 및;상기 제 3 트랜지스터의 제 1 전류 전극과 연결된 제 1 전류 전극, 상기 제 2 인버터의 출력단과 연결된 게이트, 상기 래치 수단의 제 1 단자와 연결된 제 2 전류 전극을 갖는 제 4 NMOS 트랜지스터를 포함하는 디-플립플롭 회로.
- 제 1 항에 있어서,상기 제 2 스위칭 수단은,상기 제 3 인버터의 출력단과 연결된 제 1 전류 전극, 상기 제 1 인버터의 출력 단자에 연결된 게이트 및 제 2 전류 전극을 갖는 제 1 NMOS 트랜지스터와;상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 제 1 전류 전극, 게이트 및 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 2 NMOS 트랜지스터와;상기 제 2 트랜지스터의 게이트와 연결된 제 1 전류 전극, 상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 게이트, 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 3 NMOS 트랜지스터 및;상기 제 3 트랜지스터의 제 1 전류 전극과 연결된 제 1 전류 전극, 상기 제 2 인버터의 출력단과 연결된 게이트, 상기 래치 수단의 제 2 단자와 연결된 제 2 전류 전극을 갖는 제 4 NMOS 트랜지스터를 포함하는 디-플립플롭 회로.
- 제 1 항에 있어서,상기 래치 수단은,상기 제 1 단자와 연결된 입력단과 상기 제 2 단자와 연결된 출력단을 갖는 제 1 인버터와;상기 제 1 단자와 연결된 출력단과 상기 제 2 단자와 연결된 입력단을 갖는 제 2 인버터를 포함하는 디-플립플롭 회로.
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| KR1019980043724A KR20000026260A (ko) | 1998-10-19 | 1998-10-19 | 디-플립플롭 회로 |
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| KR20000026260A true KR20000026260A (ko) | 2000-05-15 |
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| KR1019980043724A KR20000026260A (ko) | 1998-10-19 | 1998-10-19 | 디-플립플롭 회로 |
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|---|---|
| KR (1) | KR20000026260A (ko) |
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| KR20160002147A (ko) * | 2014-06-30 | 2016-01-07 | 에스케이하이닉스 주식회사 | 집적회로 |
| KR102174586B1 (ko) * | 2019-07-09 | 2020-11-05 | 충북대학교 산학협력단 | 단방향 및 양방향 서머미터 코드 래치 |
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