KR100264204B1 - Latch circuit - Google Patents

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Abstract

PURPOSE: A latch circuit is provided to be capable of suppressing a power consumption by reducing the number of devices driven by a clock signal. CONSTITUTION: An inverter(INV4) is supplied with data through a data input terminal(D) and an NMOS transistor(Q5) is connected between the data input terminal(D) and an input terminal of the inverter(INV4). The NMOS transistor(Q5) is turned on/off by a clock signal(CLK). An output signal of the inverter(INV4) is transferred to a data output terminal(QB) and to an inverter(INV5). An output signal of the inverter(INV5) is fed back to the inverter(INV4). A PMOS transistor(Q6) is connected between an output terminal of the inverter(INV5) and the input terminal of the inverter(INV4) and is turned on/off by the clock signal(CLK).

Description

래치회로Latch circuit

본 발명은 래치회로에 관한 것으로, 특히 클럭신호가 구동하는 소자의 수를 감소시켜서, 클럭신호 입력단의 캐패시턴스 증가를 억제하고 회로의 레이아웃 면적 또한 감소시키는 래치회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a latch circuit, and more particularly, to a latch circuit that reduces the number of devices driven by a clock signal, thereby suppressing an increase in capacitance at a clock signal input terminal and also reducing the layout area of the circuit.

래치회로는 기억장치의 한 종류로서, 디지탈 회로에서 매우 중요한 위치를 차지하는 회로이다. 마이크로프로세서의 경우에는 거의 대부분의 구성요소가 래치라고 해도 과언이 아니다. 래치는 데이타가 입력되면 이를 저장하였다가 다음 데이타가 입력됨과 동시에 저장하고 있던 데이타를 출력한다. 이와 같은 데이타의 입출력 동작은 클럭신호에 동기되어 이루어지는 것이 일반적이다.A latch circuit is a type of memory device, and occupies a very important position in a digital circuit. In the case of a microprocessor, it is no exaggeration to say that most components are latches. The latch stores the data as it is input and outputs the data as soon as the next data is entered. Such data input / output operations are generally performed in synchronization with a clock signal.

도 1은 이와 같은 종래의 래치회로를 나타낸 회로도이다. 도 1에 나타낸 바와같이 래치회로는 두 개의 인버터(INV2)(INV3)가 루프 형성하여 이루어진다. 먼저 인버터(INV2)에는 데이타 입력단자(D)를 통하여 입력되는 데이타가 입력되는데, 데이타 입력단자(D)와 인버터(INV2)의 입력단 사이에는 트랜스미션 게이트(TG2)가 연결되어 있어 데이타의 입력을 단속한다. 트랜스미션 게이트(TG2)는 피모스 트랜지스터(Q3)와 엔모스 트랜지스터(Q4)가 병렬 연결되어 이루어진다. 피모스 트랜지스터(Q2)의 게이트에는 클럭신호(CLK)가 인버터(INV1)에 의해 반전되어 입력되고, 엔모스 트랜지스터(Q4)의 게이트에는 클럭신호(CLK)가 그대로 입력된다. 따라서 트랜스미션 게이트(TG2)는 클럭신호(CLK)가 하이 레벨일 때 턴 온된다.1 is a circuit diagram showing such a conventional latch circuit. As shown in Fig. 1, the latch circuit is formed by looping two inverters INV2 and INV3. First, data input through the data input terminal D is input to the inverter INV2. A transmission gate TG2 is connected between the data input terminal D and the input terminal of the inverter INV2 to interrupt data input. do. The transmission gate TG2 is formed by connecting the PMOS transistor Q3 and the NMOS transistor Q4 in parallel. The clock signal CLK is inverted and input to the gate of the PMOS transistor Q2 by the inverter INV1, and the clock signal CLK is input to the gate of the NMOS transistor Q4 as it is. Therefore, the transmission gate TG2 is turned on when the clock signal CLK is at a high level.

인버터(INV2)의 출력신호는 데이타 출력단자(QB)로 전달되며, 또한 인버터(INV3)에도 입력된다. 인버터(INV3)의 출력신호는 인버터(INV2)에 다시 입력되어 하나의 루프를 형성한다. 인버터(INV3)의 출력단과 인버터(INV2)의 입력단 사이에는 또 다른 트랜스미션 게이트(TG1)가 연결되어 있어 신호의 전달을 단속한다. 트랜스미션 게이트(TG1)는 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)가 병렬 연결되어 이루어진다. 피모스 트랜지스터(Q1)의 게이트에는 클럭신호(CLK)가 그대로 입력되고, 엔모스 트랜지스터(Q2)의 게이트에는 클럭신호(CLK)가 인버터(INV1)에 의해 반전되어 입력된다. 따라서 트랜스미션 게이트(TG1)는 클럭신호(CLK)가 로우 레벨일 때 턴 온되어 상술한 트랜스미션 게이트(TG2)와 상보 동작하는 것을 알 수 있다.The output signal of the inverter INV2 is transmitted to the data output terminal QB, and is also input to the inverter INV3. The output signal of the inverter INV3 is input again to the inverter INV2 to form a loop. Another transmission gate TG1 is connected between the output terminal of the inverter INV3 and the input terminal of the inverter INV2 to interrupt signal transmission. The transmission gate TG1 is formed by connecting the PMOS transistor Q1 and the NMOS transistor Q2 in parallel. The clock signal CLK is directly input to the gate of the PMOS transistor Q1, and the clock signal CLK is inverted and input to the gate of the NMOS transistor Q2 by the inverter INV1. Accordingly, it can be seen that the transmission gate TG1 is turned on when the clock signal CLK is at a low level and complementarily operates with the aforementioned transmission gate TG2.

이와 같은 종래의 래치회로의 데이타 입력단자에 논리값 1의 데이타가 입력되고 클럭신호(CLK)가 로우 레벨에서 하이 레벨로 천이하면 트랜스미션 게이트(TG2)가 턴 온되어 논리값 1의 데이타가 인버터(INV2)에 입력된다. 따라서 인버터(INV2)의 출력신호는 논리값 0으로 되어 인버터(INV3)에 입력된다. 인버터(INV3)에서는 논리값 1의 신호가 출력되지만 이때 트랜스미션 게이트(TG1)가 하이 레벨의 클럭신호(CLK)에 의해 턴 오프되어 있기 때문에 인버터(INV3)의 출력신호는 인버터(INV2)에 입력되지 않는다.When the data of logic value 1 is inputted to the data input terminal of the conventional latch circuit and the clock signal CLK transitions from the low level to the high level, the transmission gate TG2 is turned on and the data of the logic value 1 is converted into an inverter ( INV2). Therefore, the output signal of the inverter INV2 becomes the logic value 0 and is input to the inverter INV3. Inverter INV3 outputs a signal having a logic value of 1, but at this time, since the transmission gate TG1 is turned off by the high level clock signal CLK, the output signal of the inverter INV3 is not input to the inverter INV2. Do not.

이 상태에서 클럭신호(CLK)가 로우 레벨로 천이하면 트랜스미션 게이트(TG2)는 턴 오프되고, 또 다른 트랜스미션 게이트(TG1)는 턴 온된다. 따라서 인버터(INV3)에서 출력되는 논리값 1의 신호가 인버터(INV2)에 입력되어 순환됨으로써 데이타 출력단자(QB)의 데이타는 논리값 0을 유지한다.In this state, when the clock signal CLK transitions to the low level, the transmission gate TG2 is turned off, and another transmission gate TG1 is turned on. Therefore, the signal of the logic value 1 output from the inverter INV3 is input to the inverter INV2 and circulated to maintain the logic value 0 of the data of the data output terminal QB.

이와 같은 종래의 래치회로에 스위칭 소자로서 트랜스미션 게이트를 사용하는 이유는 트랜스미션 게이트가 매우 양호한 스위칭 동작을 제공하기 때문이다. 피모스 트랜지스터는 그 특성상 확실한 턴 오프 상태를 제공하지 못하고, 반대로 엔모스 트랜지스터는 확실한 턴 온 상태를 제공하지 못하기 때문에 피모스 트랜지스터와 엔모스 트랜지스터를 병렬 연결함으로써 확실한 온·오프 상태를 모두 얻을수 있도록 한 것이다.The reason for using a transmission gate as a switching element in such a conventional latch circuit is that the transmission gate provides a very good switching operation. PMOS transistors do not provide a solid turn-off state because of their characteristics, whereas NMOS transistors do not provide a solid turn-on state. It is.

그러나 도 1에 나타낸 종래의 래치회로를 보면 클럭신호(CLK)가 구동해야 하는 소자의 수가 최소 여섯개임을 알 수 있다. 즉 두 개의 트랜스미션 게이트(TG1)(TG2)를 구현하기 위하여 네 개의 트랜지스터가 요구되고, 인버터(INV1)를 구현하기 위하여 최소 두 개의 트랜지스터가 요구되는 것이다. 이와 같이 클럭신호(CLK)에 의해 구동하는 소자의 수가 증가하면, 그에 비례하여 클럭신호(CLK) 입력단자의 캐패시턴스가 증가한다. 이와 같은 캐패시턴스의 증가는 곧 전력소비를 증가시킨다.However, in the conventional latch circuit shown in FIG. 1, it can be seen that the number of elements to be driven by the clock signal CLK is at least six. That is, four transistors are required to implement two transmission gates TG1 and TG2, and at least two transistors are required to implement an inverter INV1. As the number of devices driven by the clock signal CLK increases in this manner, the capacitance of the clock signal CLK input terminal increases in proportion to the number of devices driven by the clock signal CLK. This increase in capacitance leads to an increase in power consumption.

따라서 본 발명은 클럭신호에 의해 구동하는 소자의 수를 감소시켜서 전력소비를 크게 억제하고, 회로의 레이아웃 면적 또한 감소시키는데 그 목적이 있다.Accordingly, an object of the present invention is to reduce the number of devices driven by a clock signal, thereby greatly suppressing power consumption, and to reduce the layout area of a circuit.

도 1은 종래의 래치회로를 나타낸 회로도.1 is a circuit diagram showing a conventional latch circuit.

도 2는 본 발명에 따른 래치회로를 나타낸 회로도.2 is a circuit diagram showing a latch circuit according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

Q1, Q3, Q6 : 피모스 트랜지스터 Q2, Q4, Q5, Q7 : 엔모스 트랜지스터Q1, Q3, Q6: PMOS transistor Q2, Q4, Q5, Q7: NMOS transistor

TG1, TG2 : 트랜스미션 게이트 INV1∼INV5 : 인버터TG1, TG2: Transmission gates INV1 to INV5: Inverter

CLK : 클럭신호 D : 데이타 입력단자CLK: Clock Signal D: Data Input Terminal

QB : 데이타 출력단자QB: Data output terminal

이와 같은 목적의 본 발명은 데이타 입력단자와; 데이타 출력단자와; 상기 데이타 입력단자를 통하여 입력되는 데이타를 입력받아 이를 반전시켜서 상기 데이타 출력단자로 출력하는 제 1 인버터와; 상기 제 1 인버터의 출력신호를 입력받아 이를 반전시켜서 출력하는 제 2 인버터와; 상기 제 2 인버터의 출력단과 상기 제 1 인버터의 입력단 사이에 연결되어 클럭신호에 의해 온·오프되는 제 1 스위칭 소자와; 상기 데이타 입력단자와 상기 제 1 인버터의 입력단 사이에 연결되어 상기 클럭신호에 의해 온·오프되는 제 2 스위칭 소자와; 상기 제 1 인버터의 입력단과 접지사이에 연결되어 상기 제 1 인버터의 출력신호에 의해 온·오프되는 제 3 스위칭 소자를 포함하여 이루어진다.The present invention for this purpose is a data input terminal; A data output terminal; A first inverter which receives data input through the data input terminal, inverts the data and outputs the data to the data output terminal; A second inverter which receives the output signal of the first inverter and inverts the output signal; A first switching element connected between an output terminal of the second inverter and an input terminal of the first inverter and turned on and off by a clock signal; A second switching element connected between the data input terminal and the input terminal of the first inverter and turned on and off by the clock signal; And a third switching element connected between the input terminal of the first inverter and the ground and turned on / off by an output signal of the first inverter.

이와 같이 이루어진 본 발명의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 래치회로를 나타낸 회로도이다.When explaining the preferred embodiment of the present invention made as described above with reference to FIG. 2 is a circuit diagram illustrating a latch circuit according to the present invention.

도 2에 나타낸 바와같이 래치회로는 두 개의 인버터(INV4)(INV5)가 루프 형성하여 이루어진다. 먼저 인버터(INV4)에는 데이타 입력단자(D)를 통하여 입력되는 데이타가 입력되는데, 데이타 입력단자(D)와 인버터(INV4)의 입력단 사이에는 엔모스 트랜지스터(Q5)가 연결되어 있어 데이타의 입력을 단속한다. 엔모스 트랜지스터(Q5)의 게이트에는 클럭신호(CLK)에 의해 온·오프 된다.As shown in Fig. 2, the latch circuit is formed by looping two inverters INV4 and INV5. First, data input through the data input terminal D is input to the inverter INV4. An NMOS transistor Q5 is connected between the data input terminal D and the input terminal of the inverter INV4. Enforce. The gate of the NMOS transistor Q5 is turned on and off by the clock signal CLK.

인버터(INV4)의 출력신호는 데이타 출력단자(QB)로 전달되며, 또한 인버터(INV5)에도 입력된다. 인버터(INV5)의 출력신호는 인버터(INV4)에 다시 입력되어 하나의 루프를 형성한다. 그러나 인버터(INV5)의 출력단과 인버터(INV4)의 입력단 사이에는 피모스 트랜지스터(Q6)가 연결되어 있어 신호의 전달을 단속한다. 피모스 트랜지스터(Q6) 역시 클럭신호(CLK)에 의해 온·오프된다. 따라서 엔모스 트랜지스터(Q5)와 피모스 트랜지스터(Q6)는 동일한 클럭신호(CLK)의 레벨에 의해 상보 동작하는 것을 알 수 있다.The output signal of the inverter INV4 is transmitted to the data output terminal QB, and is also input to the inverter INV5. The output signal of the inverter INV5 is input to the inverter INV4 again to form a loop. However, the PMOS transistor Q6 is connected between the output terminal of the inverter INV5 and the input terminal of the inverter INV4 to interrupt signal transmission. The PMOS transistor Q6 is also turned on and off by the clock signal CLK. Therefore, it can be seen that the NMOS transistor Q5 and the PMOS transistor Q6 operate complementarily by the same level of the clock signal CLK.

또한 인버터(INV4)의 입력단과 접지 사이에는 엔모스 트랜지스터(Q7)가 연결되어 있다. 엔모스 트랜지스터(Q7)의 게이트는 인버터(INV4)의 출력신호에 의해 온·오프된다. 이 엔모스 트랜지스터(Q7)는 W/L비가 매우 작게 형성되어 있기 때문에 전류 구동능력 역시 매우 작다.In addition, the NMOS transistor Q7 is connected between the input terminal of the inverter INV4 and the ground. The gate of the NMOS transistor Q7 is turned on and off by the output signal of the inverter INV4. Since the NMOS transistor Q7 is formed with a very small W / L ratio, the current driving capability is also very small.

이와 같이 구성된 본 발명에 따른 래치회로의 데이타 입력단자(D)에 논리값 1의 데이타가 입력되어 있고, 클럭신호(CLK)가 로우 레벨인 상태에서는 엔모스 트랜지스터(Q5)가 턴 오프되고, 피모스 트랜지스터(Q6)가 턴 온된다. 이때 엔모스 트랜지스터(Q7)는 인버터(INV4)의 출력신호의 논리값에 따라 온·오프 상태가 결정된다.The NMOS transistor Q5 is turned off when the data of logic value 1 is input to the data input terminal D of the latch circuit according to the present invention configured as described above, and the clock signal CLK is at a low level. The MOS transistor Q6 is turned on. At this time, the NMOS transistor Q7 is turned on or off according to the logic value of the output signal of the inverter INV4.

이 상태에서 클럭신호(CLK)가 하이 레벨로 천이하면 피모스 트랜지스터(Q6)는 턴 오프되어 인버터(INV5)의 출력신호의 논리값은 인버터(INV4)의 입력단에 영향을 미치지 못한다. 엔모스 트랜지스터(Q5)는 턴 온되어 논리값 1의 데이타가 인버터(INV4)에 입력된다. 이때 인버터(INV4)에서 출력되고 있던 데이타의 논리값이 1이어서 엔모스 트랜지스터(Q7)가 턴 온되어 있을수 있는데, 그렇더라도 엔모스 트랜지스터(Q7)의 전류 구동능력이 매우 작기 때문에 논리값 1의 데이타가 인버터(INV4)에 충분히 전달된다. 논리값 1의 데이타가 입력된 인버터(INV4)의 출력신호는 논리값 0으로 되어 엔모스 트랜지스터(Q7)를 턴 오프시키기 때문에 엔모스 트랜지스터(Q7)에 의해 인버터(INV4)의 입력단의 전위가 낮아지지 않는다.In this state, when the clock signal CLK transitions to the high level, the PMOS transistor Q6 is turned off so that the logic value of the output signal of the inverter INV5 does not affect the input terminal of the inverter INV4. The NMOS transistor Q5 is turned on and data of logic value 1 is input to the inverter INV4. At this time, since the logic value of the data output from the inverter INV4 is 1, the NMOS transistor Q7 may be turned on. However, since the current driving capability of the NMOS transistor Q7 is very small, the data of the logic value 1 Is sufficiently delivered to the inverter INV4. Since the output signal of the inverter INV4 to which data of the logic value 1 is input becomes the logic value 0 to turn off the NMOS transistor Q7, the potential of the input terminal of the inverter INV4 is low by the NMOS transistor Q7. I do not lose.

또한 클럭신호(CLK)가 로우 레벨인 상태에서 인버터(INV5)의 출력신호가 논리값 0인 경우에는 피모스 트랜지스터(Q6)의 특성상 0의 신호를 충분히 전달하지 못한다. 그러나 이때 인버터(INV4)의 출력신호의 논리값이 1이기 때문에, 이 논리값 1의 신호가 엔모스 트랜지스터(Q7)를 턴 온시켜서 인버터(INV4)의 입력단을 접지 전압까지 풀다운 시켜서 논리값 0의 상태로 만든다. 이상의 설명에서 기존의 트랜스미션 게이트 대신 엔모스 트랜지스터 또는 피모스 트랜지스터를 하나씩 사용하여 래치의 동작을 충실히 구현하는 것을 알 수 있다.In addition, when the output signal of the inverter INV5 is a logic value of 0 while the clock signal CLK is at a low level, the signal of 0 may not be sufficiently transmitted due to the characteristics of the PMOS transistor Q6. However, at this time, since the logic value of the output signal of the inverter INV4 is 1, the signal of this logic value 1 turns on the NMOS transistor Q7, pulls down the input terminal of the inverter INV4 to the ground voltage, Make it state. In the above description, it can be seen that the latch operation is faithfully implemented by using the NMOS transistor or the PMOS transistor instead of the conventional transmission gate.

따라서 본 발명은 클럭신호에 의해 구동하는 소자의 수를 감소시켜서 전력소비를 크게 억제하고, 회로의 레이아웃 면적 또한 감소시키는 효과를 제공한다.Accordingly, the present invention reduces the number of devices driven by the clock signal, thereby greatly suppressing power consumption and providing an effect of reducing the layout area of the circuit.

Claims (6)

데이터 입력단자(D)를 통하여 입력되는 데이터를 입력받아 이를 반전시켜서 데이터 출력단자(QB)로 출력하는 제 1 인버터(INV4)와,A first inverter INV4 for receiving data input through the data input terminal D, inverting the same, and outputting the inverted data to the data output terminal QB; 상기 제 1 인버터의 출력신호를 입력받아 이를 반전시켜서 출력하는 제 2 인버터(INV5)와,A second inverter INV5 that receives the output signal of the first inverter and inverts the output signal; 상기 제 2 인버터의 출력단과 상기 제 1 인버터의 입력단 사이에 연결되어 클럭신호에 의해 온.오프되는 피모스 트랜지스터(Q6)와,A PMOS transistor Q6 connected between an output terminal of the second inverter and an input terminal of the first inverter and turned on and off by a clock signal; 상기 데이터 입력단자와 상기 제 1 인버터의 입력단 사이에 연결되어 상기 클럭신호에 의해 온.오프되는 엔모스 트랜지스터(Q5)와,An NMOS transistor Q5 connected between the data input terminal and the input terminal of the first inverter and turned on and off by the clock signal; 상기 제 1 인버터의 입력단과 접지(VSS)사이에 연결되어 상기 제 1 인버터의 출력신호에 의해 온.오프되는 엔모스 트랜지스터(Q7)를 상호 연결 구성한 것이 특징인 래치회로.And an NMOS transistor (Q7) connected between an input terminal of the first inverter and a ground (VSS) and turned on or off by an output signal of the first inverter. (삭제)(delete) (삭제)(delete) 청구항 1에 있어서, 상기 피모스 트랜지스터(Q6)와 상기 엔모스 트랜지스터(Q5)가 상보 동작되는 것이 특징인 래치회로.The latch circuit according to claim 1, wherein the PMOS transistor (Q6) and the NMOS transistor (Q5) are complementary to each other. 청구항 1에 있어서, 상기 엔모스 트랜지스터(Q5)와 상기 엔모스 트랜지스터(Q7)가 동일하게 온.오프 동작되는 것이 특징인 래치회로.The latch circuit according to claim 1, wherein the NMOS transistor (Q5) and the NMOS transistor (Q7) are operated on and off in the same manner. 청구항 1에 있어서, 상기 엔모스 트랜지스터(Q7)의 구동능력이 상기 피모스 트랜지스터(Q6) 및 상기 엔모스 트랜지스터(Q5)의 구동 능력보다 작은 것이 특징인 래치회로.The latch circuit according to claim 1, wherein the driving capability of the NMOS transistor (Q7) is smaller than that of the PMOS transistor (Q6) and the NMOS transistor (Q5).
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