KR0167683B1 - 동기메모리의 고주파 동작용 데이타 출력버퍼 제어방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야;

본 발명은 동기식 반도체 메모리장치의 데이타 출력버퍼로 전달되는 제어신호 발생회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제;

종래의 경우 CAS레이턴시가 지정되어 있어서 고속으로 메모리장치가 시스템클럭에 동기되어 사용될때 시간지연이 발생하였다.

3. 발명의 해결방법의 요지;

본 발명에서는 데이타 출력버퍼를 동기시키는 클럭보다 한 클럭전에 동기되어 상기 제어신호 발생회로가 구동되도록 하여 이에 따라 제어신호가 발생하고 이 제어신호가 소정의 지연소자를 거친후에 데이타 출력버퍼를 제어하므로써 해결하였다.

4. 발명의 중요한 용도;

고속의 반도체 메모리장치.

Description

동기메모리의 고주파동작용 데이타 출력버퍼 제어방법

제1도는 동기메모리에 사용되는 일반적인 데이타 출력버퍼의 회로도.

제2도는 종래의 일실시예에 따른 데이타 출력버퍼의 제어회로를 보여 주는 도면.

제3도는 제1도 및 제2도에 따른 출력동작 타이밍도.

제4도는 종래의 다른 실시예에 따른 데이타 출력버퍼의 제어회로를 보여주는 도면.

제5도는 제1도 및 제4도에 따른 출력동작 타이밍도.

제6도는 본 발명의 실시예에 따른 데이타 출력버퍼의 제어회로를 보여주는 도면.

제7도는 제1도 및 제6도에 따른 출력동작 타이밍도.

제8도는 제4도와 제6도의 출력타이밍을 비교한 파형도.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 외부에서 인가되는 일정한 주기의 클럭을 사용하여 데이타 출력버퍼에 제어신호를 공급하는 동기메모리의 데이타출력버퍼 제어회로에 관한 것이다.

컴퓨터 시스템은 크게 주어진 작업들에 대한 명령들을 실행하기 위한 중앙처리장치와, 상기 중앙처리장치의 명령에 응답하여 데이타 및 프로그램등을 저장하기 위한 메모리장치로 나뉘어진다. 주지하는 바와 같이, 메모리장치의 동작속도는 상기 중앙처리장치의 속도에 비해 아주 느리다. 따라서 컴퓨터 시스템 성능을 향상시키기 위하여, 중앙처리장치의 동작속도를 증가시키는 것과 함께 상기 중앙처리장치가 대기시간없이 동작하도록 상기 메모리장치의 액세스시간을 가능한한 짧게 만드는 것이 요구된다. 이러한 요구에 부합하기 위하여 상기 메모리장치내부에 상기 시스템의 클럭에 동기되어 작동하는 내부클럭발생회로를 장착하여 상기 메모리 장치의 동작속도를 고속으로 하려는 시도가 실행되고 있다. 이러한 목적으로 나타난 메모리장치를 특히 동기메모리(synchronous memory)라고 한다. 상기 동기메모리장치에서 로우어드레스 스트로브신호 및 컬럼어드레스 스트로브신호의 활성화에 의해 래치된 로우어드레스 및 컬럼어드레스를 가지고 지정된 메모리위치에 있는 정보를 데이타 출력버퍼를 통해 출력하는데, 상기 로우어드레스 스트로브신호 및 컬럼어드레스 스트로브신호의 활성화로부터 데이타출력에 이르는 최소시간을 CAS 레이턴시 혹은 RAS 레이턴시라고 한다. 이러한 CAS 레이터시 혹은 RAS 레이턴시는 메모리 장치의 특성을 판단하는 고유한 값으로 주어지게 된다.

제1도는 동기메모리장치에 사용되는 일반적인 데이타 출력버퍼의 회로도이고, 제2도는 상기 제1도의 데이타 출력버퍼를 활성화시키는 종래의 제어회로를 보여주는 도면이다.

제1도의 구성은 당분야에 너무도 널리 알려져 있고 특히, 본 출원인에 의하여 출원된 대한민국 특허 92-18132호에 상세히 개시되어 있다.

제2도를 참조하면, 클럭신호 CLK 및 인버팅된 클럭신호를 제어전극으로 입력하는 4개의 전송게이트들(50, 60, 70, 80)이 직렬로 접속되고 상기 전송게이트들(50, 60, 70, 80)의 출력단에는 4개의 래치회로들(52, 62, 72, 82)이 각각 접속된다. 전송게이트(50)의 입력단에는 입력신호 IN이 입력된다. 래치회로(62)의 출력단은 전송게이트(90)의 입력단과 접속되고, 상기 전송게이트(90)의 제어전극에는 2클럭 레이턴시신호 CL2 및 인버팅된 2클럭 레이턴시신호가 접속된다. 래치회로(80)의 출력단은 전송게이트(100)의 입력단과 접속되고, 상기 전송게이트(100)의 제어전극에는 3클럭 레이턴시신호 CL3 및 인버팅된 3클럭 레이턴시신호가 접속된다. 상기 전송게이트들(90, 100)의 출력단은 서로 접속되어 지연회로(110)의 입력단과 접속되고 상기 지연회로(110)의 출력단에서는 제어신호 PTRST가 출력된다.

제3도는 제1도 및 제2도에 따른 리드동작 타이밍도이다. 제1도 내지 제3도를 참조하여 종래기술에 따른 데이타 출력버퍼의 제어회로에 대한 동작이 설명된다.

제3도에 나타나 있듯이 제1도 및 제2도의 회로도에서 CAS 레이터시는 3이다. 즉, 컬럼어드레스 스트로브신호가 인에이블되고 난 뒤 3클럭후 외부에서 데이타를 페치(fetch)해 갈 수 있도록 하는 회로를 나타내는 것이다. 상기 제3도와 같이 3클럭에서 데이타를 페치하기 위해서는 상기 제3도의 타이밍도에 나타나 있듯 2클럭에 의해 데이타 출력버퍼가 구동되어 3클럭이전에 미리 데이타가 나와 있어야 한다. 제1도에서 클럭신호 CLK가 '하이'구간동안 유효한 입력을 받아들이고 래치수단에 저장을 하는 동시에 데이타를 출력시킨다. 또한 래치수단에 저장된 데이타는 다음 클럭이 '하이'상태가 될때까지 유지되게 하여 데이타가 외부의 시스템 클럭에 동기되어 움직이게 하는 것이다. 제1도에서 DOi와 DOiB는 메모리셀로 부터 출력되는 데이타이고, PTRST는 데이타 출력버퍼를 활성화시키는 제어신호이다. 상기 제어신호 PTRST는 리드동작시 '하이'상태가 되어 상기 데이타 출력버퍼를 활성화시키고 라이트동작에서는 '로우'상태가 되어 상기 데이타 출력버퍼을 비활성화시키는 역할을 수행하게 된다. 상기 제어신호 PTRST 또한 외부클럭신호에 의해 동기되는 신호이다. 앞서 언급한 바와 같이 CAS 레이턴시는 미리 셋팅(setting)되어 있으므로 이미 셋팅된 CAS 레이턴시에 맞게 데이타를 출력하기 위해서 상기 제어신호 PTRST도 CAS 레이턴시와 함께 적정 타이밍에 맞추어 동작하여야 한다.

상기 제어신호 PTRST를 발생하는 제2도를 참조하면, 동기메모리의 여러가지 모드에 따라 CAS 레이턴시를 변화시키는 것은 가능하다. 따라서 제2도로 도시한 제어회로를 보면 상기 CAS 레이턴시에 상응하는 동작을 수행할 수 있도록 리드명령 인가후 클럭수를 카운팅하는 수단을 구비하고 있다. 상기 제2도로 도시한 제어회로에서 제어신호 PTRST의 발생시점은 리드명령이 인가된 후 1클럭 지나서이다. 이렇게 되면 제3도의 타이밍도에서 처럼 tSAC시간을 결정짓는 것은 상기 제어신호 PTRST에 의해서이다. 즉 제어신호 PTRST를 발생시키는 클럭과 데이타 출력버퍼를 구동하는 클럭이 동일시점이므로 상기 제어신호 PTRST가 클럭으로부터 시작되므로 상당히 늦은 시점에 출력이 결정된다.

제4도는 상기 제2도의 제어회로가 가지는 저속동작을 보완하려는 데이타 출력버퍼의 제어회로를 보여주는 도면이다. 제5도는 상기 제4도에 따른 동작타이밍도이다.

제2도의 경우 CAS 레이턴시가 3일 경우에 리드명령인가후 2번째 클럭에 동기되어 제어신호 PTRST가 발생되던 것을 1번째 클럭의 폴링에지(falling edge)에 동기되어 제어신호 PTRST가 발생될 수 있도록 하여 상기 제어신호의 라인로딩(line loading) 및 게이트지연에 의해 데이타 출력버퍼에 도달하는 시간이 늦어지는 것을 보상하여 2번째 클럭이 '하이'가 되기 전에 PTRST가 인에이블되게 하여 tSAC가 늦어지는 것을 방지하였다.

그러나 동작주파수가 좀 더 높아지게 되면 제4도로 도시한 종래의 기술도 tSAC에 영향을 미치게 된다. 즉, 반도체 메모리의 사이즈 및 기타 제반 여건에 의하여 제어신호 PTRST의 라인로딩이 증가되고 또한 PTRST의 데이타 출력버퍼까지의 도달시간이 늦어지면 문제가 발생하게 된다. 다시 말하여 클럭의 '로우' 구간이 제어신호 PTRST가 클럭의 '로우' 신호의 폴링에지를 기점으로 발생되어서 데이타 출력버퍼까지 도달하는 시간보다 작을 경우는 데이타의 출력이 제어신호 PTRST를 받아서 시작되므로 제어신호 PTRST가 늦어지는 만큼 늦어지게 된다.

따라서 본 발명의 목적은 높은 주파수에서 적응적으로 동작하는 동기 메모리의 데이타 출력버퍼의 제어방법을 제공하는데 있다.

상기 본 발명의 목적을 달성하기 위하여 외부에서 공급되는 일정주기의 시스템클럭을 받아들여 일정한 폭을 갖는 오토펄스형태의 내부클럭을 발생시켜 내부클럭에 동기되어 동작하는 본 발명에 따른 반도체 메모리 장치의 데이타 출력버퍼 제어방법은,

메모리내부에서 외부로 데이타를 출력하기 위한 데이타 출력버퍼가 클럭의 동기를 받고 외부에서 데이타 출력시점을 지정할 수 있는 경우 데이타 출력버퍼를 인에이블시키는 제어신호를 데이타 출력버퍼를 동기시키는 클럭보다 한 클럭전에 동기되어 인에이블되게 하고 이 데이타 출력버퍼 제어신호가 소정의 지연소자를 거친 후에 데이타 출력버퍼를 제어함을 특징으로 한다.

이하 본 발명에 따른 데이타 출력버퍼의 제어신호 발생회로에 관한 바람직한 실시예를 설명하겠다.

제6도는 본 발명의 실시예에 따른 데이타 출력버퍼의 제어신호 발생회로를 보여주는 회로도이고, 제7도는 제6도에 따른 동작파형도이다.

제6도에 나타난 제어신호 PTRST의 발생회로의 핵심적인 특징은 미리 설정된 CAS레이턴시보다 1클럭전에 제어신호 PTRST가 클럭에 동기되어 발생된다는 것이다. 그냥 PTRST를 CAS레이턴시보다 1클럭전에 발생시키면 데이타 출력버퍼에서 PTRST가 클럭의 '하이'구간에 도달하게 되어서 데이타가 미리 나가게 되어 CAS레이턴시에 상응하여 데이타를 외부로 출력할 수 없다. 그래서, 본 발명의 실시예에서의 또 하나의 특징은 PTRST를 지연소자를 이용하는 것이다. 이 지연소자는 PTRST가 1클럭전에 클럭에 동기되어 발생되지만 데이타 출력버퍼에 도달하는 시간을 데이타 출력버퍼를 제어하는 클럭이 '로우'가 되고나서 PTRST가 도달하도록 하는 기능을 하는 것이다. 제6도와 제7도에서 알 수 있듯이 CAS 레이턴시가 3에 셋팅되어 있다고 하고, 0번째 클럭에서 CAS가 인에이블되어 리드명령이 인가되면 제6도에 나타나 있듯이 1번째 클럭에서 전송게이트(60)가 열려 래치회로(62)의 출력단이 '하이'로 인에이블된다. 상기 래치회로(62)의 출력단이 '하이'가 되면 지연소자(200)을 거쳐 적정 시간후에 제어신호 PTRST가 발생하게 되고 이 PTRST는 라인로딩 및 버퍼링을 위한 게이트지연을 거쳐 데이타 출력버퍼에 도달하게 된다. 상기 제어신호 PTRST가 데이타 출력버퍼에 도달하였을때의 데이타 출력버퍼를 제어하는 클럭은 이미 '로우'상태로 되어 있다. 그러므로 데이타는 아직 외부로 전달되지 못한다. 이후 다시 클럭이 '하이'가 되어서 데이타 출력버퍼의 전송게이트들이 열리고, 래치수단에 메모리셀에서 전달된 데이타가 저장되고 또한 외부로 데이타가 출력된다. 한번 래치수단에 저장된 데이타는 다음 클럭이 오기 전에는 바뀌지 않게 되어 1클럭동안 데이타가 유지된다.

이상에서와 같이 종래기술과 본 발명의 기술에 대한 효과를 알아보았는데 좀 더 자세히 알아보면, 주파수가 높아지고 제어신호 PTRST의 발생 시점부터 데이타 출력버퍼에 도달하는 시간은 일정하다고 했을 경우 종래의 기술로는 2번째 클럭에서부터 출력되는 데이타까지의 시간인 tSAC이 다르게 나타난다. 즉, 종래기술에서는 제어신호 PTRST가 늦게 데이타 출력버퍼에 도달하므로, 다시 말하면 클럭이 '하이'가 된후에 도달하게 되므로 PTRST에 의해 tSAC가 결정된다. 그러나 본 발명의 기술을 사용하는 경우는 PTRST가 클럭이 '하이'로 되기 전에 데이타 출력버퍼에 도달하므로 클럭의 '하이'가 되는 시점부터 tSAC이 결정된다.

제8도에 나타낸 타이밍도는 상술한 것과 같이 제4도와 제6도의 회로를 비교한 동작파형도이다.

제8도에서 점선이 종래기술의 동작파형을 실선이 본 발명의 실시예를 보여주고 있다.

이상에서 설명한 바와 같이 본 발명을 적용하게 되므로써 동기식 메모리 장치에서 출력데이타의 속도를 동작주파수가 높은 경우에도 최대한 보장하게 된다.

Claims (2)

1. 외부에서 공급되는 일정주기의 시스템클럭을 받아들여 일정한 폭을 갖는 오토펄스형태의 내부 클럭을 발생시켜 내부클럭에 동기되어 동작하는 반도체 메모리장치의 데이타 출력버퍼 제어방법에 있어서 메모리 내부에서 외부로 데이타를 출력하기 위한 데이타 출력버퍼가 클럭의 동기를 받고 외부에서 데이타 출력시점을 지정할 수 있는 경우 데이타 출력버퍼를 인에이블시키는 제어신호를 데이타 출력버퍼를 동기시키는 클럭보다 소정 클럭전에 동기되어 인에이블되게 하고 이 데이타 출력버퍼 제어신호가 소정의 지연소자를 거친 후에 데이타 출력버퍼를 제어함을 특징으로 하는 반도체 메모리 장치의 데이타 출력버퍼 제어방법.
2. 제1항에 있어서, 상기 소정 클럭이 한 클럭임을 특징으로 하는 반도체 메모리장치의 데이타 출 력버퍼 제어방법.