KR19990079974A - 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를처리하기 위한 장치 및 그 제어방법 - Google Patents
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Abstract
본 발명은 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를 처리하기 위한 장치 및 그 제어방법에 관한 것으로, 특히, 프로세서간의 어드레스 및 정보처리 데이터를 전송해 주는 제 1 P6 버스(100) 및 제 2 P6 버스(200)와; 어드레스 및 정보처리 데이터를 잠시 저장해 주는 큐부(300)와; 제 1 P6 버스(100)에서 어드레스 및 정보처리 데이터를 제 2 P6 버스(200)로 전송할 때, 제 2 P6 버스(200)로 지연 신호가 발생하였을 경우, 어드레스 및 정보 데이터를 리드한 후 저장하는 지연-요구 큐부(400)와; 지연-요구 큐부(400)에서 출력된 전송처리 요구신호에 의해, 제 2 P6 버스(200)의 전송가능 상태를 파악한 후, 전송가능 상태일 경우 지연-요구 큐부(400)에 저장되어 있는 어드레스 및 정보처리 데이터를 제 2 P6 버스(200)로 전송시켜 주는 지연-요구 제어부(500)를 포함하여 구성된 것을 특징으로 하며, 이러한 본 발명은 각각 다수개의 펜티엄 프로 프로세서가 접속된 두 개의 P6 버스를 접속하고, 하나의 P6 버스에서 다른 P6 버스로 정보처리 데이터를 전송할 때, 지연상태가 발생하더라도 지연상태가 종료된 후 정보처리 데이터를 전송해 주도록 제어해 줌으로써, 데이터 전송처리가 원활해지기 때문에, 두 개의 P6 버스를 결합한 다중처리 시스템을 구현할 수 있으며, 이로인해 데이터 처리속도가 상승할 뿐만 아니라, 펜티엄 프로 프로세서를 확장하여 지원할 수 있는 효과가 있다.
Description
본 발명은 멀티프로세서 시스템(Multiprocessor system)에 관한 것으로, 특히, 각각 다수개의 펜티엄 프로 프로세서(Pentium Pro Processor)가 접속된 두 개의 P6 버스(Bus)를 접속하고, 하나의 P6 버스에서 다른 P6 버스로 정보처리 데이터를 전송할 때, 지연상태가 발생하더라도 지연상태가 종료된 후 정보처리 데이터를 전송해 줄 수 있도록 제어해 줌으로써, 두 개의 P6 버스를 결합한 다중처리 시스템을 구현할 수 있도록 해주는 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를 처리하기 위한 장치 및 그 제어방법에 관한 것이다.
종래의 인텔(Intel)사가 제공하는 펜티엄 프로를 이용한 시스템은 전기적인 특성으로 인해 하나의 P6 버스에 4개까지의 펜티엄 프로 프로세서만을 지원할 수 있었고, 8개의 펜티엄 프로 프로세서를 접속하기 위해서는 2개의 P6 버스가 필요하였는데, 만약 2개의 P6 버스중 하나의 P6 버스에서 지연 상태가 발생하면 이를 처리해 주는 장치가 없었기 때문에, 8개의 펜티엄 프로 프로세서를 지원할 수 없음으로 확장성이 떨어질 뿐만 아니라, 이로 인해 처리속도가 느려지는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 각각 다수개의 펜티엄 프로 프로세서가 접속된 두 개의 P6 버스를 접속하고, 하나의 P6 버스에서 다른 P6 버스로 정보처리 데이터를 전송할 때, 지연상태가 발생하더라도 지연상태가 종료된 후 정보처리 데이터를 전송해 줄 수 있도록 제어해 줌으로써, 두 개의 P6 버스를 결합한 다중처리 시스템을 구현할 수 있도록 해주는 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를 처리하기 위한 장치 및 그 제어방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를 처리하기 위한 장치는, 다수개의 프로세서와 접속되어, 프로세서간의 어드레스 및 정보처리 데이터를 전송해 주는 제 1 P6 버스와; 다수개의 프로세서 및 상기 제 1 P6 버스와 접속되어, 프로세서간의 어드레스 및 정보처리 데이터를 전송해 주는 제 2 P6 버스와; 상기 제 1 P6 버스 및 제 2 P6 버스와 접속되어, 상기 제 1 P6 버스에서 상기 제 2 P6 버스 또는 상기 제 2 P6 버스에서 상기 제 1 P6 버스로 전송되는 어드레스 및 정보처리 데이터를 잠시 저장해 주는 큐(Queue)부와; 상기 제 2 P6 버스 및 큐부의 신호 출력단에 접속되어, 다수개의 어드레스(Address) 및 정보처리 데이터(Data)를 저장할 수 있는 엔트리(Entry)를 가지고 있으며, 상기 제 1 P6 버스에서 어드레스 및 정보처리 데이터를 상기 제 2 P6 버스로 전송할 때, 상기 제 2 P6 버스로 지연 신호가 발생하였을 경우, 상기 큐부에 저장되어 있는 어드레스 및 정보 데이터를 리드(Read)한 후 저장하고, 전송처리 요구신호를 출력하는 지연-요구(Defer-Reply) 큐부와; 상기 제 1 P6 버스, 제 2 P6 버스 및 지연-요구 큐부의 신호 출력단에 접속되어, 상기 지연-요구 큐부에서 출력된 전송처리 요구신호에 의해, 상기 제 2 P6 버스의 전송가능 상태를 파악한 후, 전송가능 상태일 경우 상기 지연-요구 큐부에 저장되어 있는 어드레스 및 정보처리 데이터를 상기 제 2 P6 버스로 전송시켜 주는 지연-요구 제어부를 포함하여 구성된 것을 특징으로 한다.
또한, 본 발명 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를 처리하기 위한 장치의 제어방법은, 제 1 P6 버스에 접속되어 있는 프로세서에서 어드레스 및 정보처리 데이터를 제 1 P6 버스로 출력하는 제 1 단계(S1)와; 상기 제 1 단계(S1) 이후, 제 1 P6 버스상에 발생한 어드레스 및 정보처리 데이터를 제 2 P6 버스로 전송할 필요가 있는가를 판단하는 제 2 단계(S2)와; 상기 제 2 단계(S2) 이후, 제 1 P6 버스상에 발생한 어드레스 및 정보처리 데이터를 제 2 P6 버스로 전송할 필요가 없을 경우, 제 1 P6 버스에 접속되어 있는 해당 프로세서로 정보처리 데이터를 전송해 주는 제 3 단계(S3)와; 상기 제 2 단계(S2) 이후, 제 1 P6 버스상에 발생한 어드레스 및 정보처리 데이터를 제 2 P6 버스로 전송할 필요가 있을 경우, 제 2 P6 버스로 어드레스 및 정보처리 데이터를 전송하는 제 4 단계(S4)와; 상기 제 4 단계(S4) 이후, 제 2 P6 버스상에 지연신호가 발생하였는가를 판단하는 제 5 단계(S5)와; 상기 제 5 단계(S5) 이후, 제 2 P6 버스상에 지연신호가 발생하지 않았을 경우, 제 2 P6 버스에 접속되어 있는 해당 프로세서로 정보처리 데이터를 전송해 주는 제 6 단계(S6)와; 상기 제 5 단계(S5) 이후, 제 2 P6 버스상에 지연신호가 발생하였을 경우, 큐부에 잠시 저장되어 있는 어드레스 및 정보처리 데이터를 지연-요구 큐부에서 리드한 후 저장하는 제 7 단계(S7)와; 상기 제 7 단계(S7) 이후, 지연-요구 제어부로 전송처리 요구신호를 출력하는 제 8 단계(S8)와; 상기 제 8 단계(S8) 이후, 제 2 P6 버스의 전송상태가 가능한지를 판단하여, 전송상태가 가능하지 않을 경우 상기 제 8 단계(S8)를 수행하는 제 9 단계(S9)와; 상기 제 9 단계(S9) 이후, 제 2 P6 버스의 전송상태가 가능할 경우 제 2 P6 버스로 어드레스 및 정보처리 데이터를 전송시켜 주는 제 10 단계(S10)를 포함하여 이루어진 것을 특징으로 한다.
도 1 은 본 발명의 일 실시예에 따른 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를 처리하기 위한 장치의 구성을 나타낸 기능블록도,
도 2 는 도 1 에 따른 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를 처리하기 위한 장치의 동작과정을 나타낸 제어 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 P6 버스 200 : 제 2 P6 버스
300 : 큐부 400 : 지연-요구 큐부
500 : 지연-요구 제어부
이하, 상술한 내용을 본 발명에 따른 실시예를 통해 상세히 설명하면 다음과 같다.
본 발명은 도 1 에 도시한 바와 같이, 제 1 P6 버스(100)는 프로세서간의 어드레스 및 정보처리 데이터를 전송해 주고, 제 2 P6 버스(200)는 상기 제 1 P6 버스(100)와 접속되어, 프로세서간의 어드레스 및 정보처리 데이터를 전송해 주며, 큐부(300)는 상기 제 1 P6 버스(100)에서 상기 제 2 P6 버스(200)로 전송되는 어드레스 및 정보처리 데이터를 잠시 저장해 준다.
또한, 다수개의 어드레스 및 정보처리 데이터를 저장할 수 있는 엔트리를 가지고 있는 지연-요구 큐부(400)는 상기 제 1 P6 버스(100)에서 어드레스 및 정보처리 데이터를 상기 제 2 P6 버스(200)로 전송할 때, 상기 제 2 P6 버스(200)로 지연 신호가 발생하였을 경우, 상기 큐부(300)에 저장되어 있는 어드레스 및 정보 데이터를 리드한 후 저장하고, 전송처리 요구신호를 지연-요구 제어부(500)로 출력한다.
한편, 상기 지연-요구 제어부(500)는 상기 지연-요구 큐부(400)에서 출력된 전송처리 요구신호에 의해, 상기 제 2 P6 버스(200)의 전송가능 상태를 파악한 후, 전송가능 상태일 경우 상기 지연-요구 큐부(400)에 저장되어 있는 어드레스 및 정보처리 데이터를 상기 제 2 P6 버스(200)로 전송시켜 줌으로써 본 실시예를 구성한다.
이하, 상기와 같이 구성된 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를 처리하기 위한 장치의 동작과정을 도 1, 도 2 를 참조하여 설명하면 다음과 같다.
먼저, 상기 제 1 P6 버스(100)에 접속되어 있는 프로세서에서 어드레스 및 정보처리 데이터를 출력하면(S1), 상기 제 1 P6 버스(100)상에 발생한 어드레스 및 정보처리 데이터를 제 2 P6 버스(200)로 전송할 필요가 있는가를 판단한다(S2).
또한, 상기에서 제 1 P6 버스(100)상에 발생한 어드레스 및 정보처리 데이터를 제 2 P6 버스(200)로 전송할 필요가 있는가를 판단하여(S2), 상기 제 1 P6 버스(100)상에 발생한 어드레스 및 정보처리 데이터를 제 2 P6 버스(200)로 전송할 필요가 없을 경우, 어드레스에 해당하는 프로세서로 정보처리 데이터를 전송해 준다(S3).
한편, 상기에서 제 1 P6 버스(100)상에 발생한 어드레스 및 정보처리 데이터를 제 2 P6 버스(200)로 전송할 필요가 있는가를 판단하여(S2), 상기 제 1 P6 버스(100)상에 발생한 어드레스 및 정보처리 데이터를 제 2 P6 버스(200)로 전송할 필요가 있을 경우, 상기 제 2 P6 버스(200)로 어드레스 및 정보처리 데이터를 전송한다(S4).
또한, 상기 큐부(300)는 상기 제 1 P6 버스(100)에서 상기 제 2 P6 버스(200)로 전송되는 어드레스 및 정보처리 데이터를 잠시 저장한다.
그런데, 상기 제 1 P6 버스(100)에서 제 2 P6 버스(200)로 어드레스 및 정보처리 데이터가 전송된 이후, 상기 제 2 P6 버스(200)상에 지연신호가 발생하였는가를 판단한다(S5).
한편, 상기 제 2 P6 버스(200)상에 지연신호가 발생하였는가를 판단하여(S5), 상기 제 2 P6 버스(200)상에 지연신호가 발생하지 않았을 경우, 제 2 P6 버스(200)에 접속되어 있는 해당 프로세서로 정보처리 데이터를 전송해 준다(S6).
이때, 상기 제 2 P6 버스(200)상에 지연신호가 발생하였는가를 판단하여(S5), 상기 제 2 P6 버스(200)상에 지연신호가 발생하였을 경우, 상기 지연-요구 큐부(400)는 상기 큐부(300)에 저장되어 있는 어드레스 및 정보 데이터를 리드한 후 저장한다(S7).
또한, 상기 지연-요구 큐부(400)는 엔트리를 가지고 있음으로 처리동작이 지연된 다수개의 어드레스 및 정보처리 데이터를 저장할 수 있다.
한편, 상기 지연-요구 큐부(400)는 어드레스 및 정보처리 데이터를 저장한 이후, 전송처리 요구신호를 계속해서 상기 지연-요구 제어부(500)로 출력한다(S8).
그러면, 상기 지연-요구 제어부(500)는 상기 지연-요구 큐부(400)에서 출력한 전송처리 요구신호에 의해 상기 제 2 P6 버스(200)의 전송가능 상태를 파악한다(S9).
또한, 상기 지연-요구 제어부(500)는 상기 제 2 P6 버스(200)의 전송가능 상태를 파악한 후, 전송가능 상태일 경우 상기 지연-요구 큐부(400)에 저장되어 있는 어드레스 및 정보처리 데이터를 상기 제 2 P6 버스(200)로 전송시켜 준다(S10).
한편, 상기 제 2 P6 버스(200)는 상기 지연-요구 제어부(500)를 통해 전송된 어드레스 및 정보처리 데이터를 입력하여, 어드레스에 해당하는 프로세서로 정보처리 데이터를 전송시켜 준다.
따라서, 상기 제 1 P6 버스(100)에서 제 2 P6 버스(200)로 어드레스 및 정보처리 데이터가 전송될 때, 지연상태가 발생하더라도 상기 지연-요구 제어부(500)의 제어동작에 의해 지연상태가 종료된 후 어드레스 및 정보처리 데이터를 전송시켜 줌으로써, 데이터 전송처리가 원활해 지기 때문에 두 개의 P6 버스가 결합된 다중처리 시스템을 구현시킬 수 있는 것이다.
이상에서 살펴본 바와 같이 본 발명 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를 처리하기 위한 장치 및 그 제어방법은, 각각 다수개의 펜티엄 프로 프로세서가 접속된 두 개의 P6 버스를 접속하고, 하나의 P6 버스에서 다른 P6 버스로 정보처리 데이터를 전송할 때, 지연상태가 발생하더라도 지연상태가 종료된 후 정보처리 데이터를 전송해 주도록 제어해 줌으로써, 데이터 전송처리가 원활해지기 때문에, 두 개의 P6 버스를 결합한 다중처리 시스템을 구현할 수 있으며, 이로인해 데이터 처리속도가 상승할 뿐만 아니라, 펜티엄 프로 프로세서를 확장하여 지원할 수 있는 효과가 있다.
Claims (2)
- 다수개의 프로세서와 접속되어, 프로세서간의 어드레스 및 정보처리 데이터를 전송해 주는 제 1 P6 버스와; 다수개의 프로세서 및 상기 제 1 P6 버스와 접속되어, 프로세서간의 어드레스 및 정보처리 데이터를 전송해 주는 제 2 P6 버스와; 상기 제 1 P6 버스 및 제 2 P6 버스와 접속되어, 상기 제 1 P6 버스에서 상기 제 2 P6 버스 또는 상기 제 2 P6 버스에서 상기 제 1 P6 버스로 전송되는 어드레스 및 정보처리 데이터를 잠시 저장해 주는 큐부와; 상기 제 2 P6 버스 및 큐부의 신호 출력단에 접속되어, 다수개의 어드레스 및 정보처리 데이터를 저장할 수 있는 엔트리를 가지고 있으며, 상기 제 1 P6 버스에서 어드레스 및 정보처리 데이터를 상기 제 2 P6 버스로 전송할 때, 상기 제 2 P6 버스로 지연 신호가 발생하였을 경우, 상기 큐부에 저장되어 있는 어드레스 및 정보 데이터를 리드한 후 저장하고, 전송처리 요구신호를 출력하는 지연-요구 큐부와; 상기 제 1 P6 버스, 제 2 P6 버스 및 지연-요구 큐부의 신호 출력단에 접속되어, 상기 지연-요구 큐부에서 출력된 전송처리 요구신호에 의해, 상기 제 2 P6 버스의 전송가능 상태를 파악한 후, 전송가능 상태일 경우 상기 지연-요구 큐부에 저장되어 있는 어드레스 및 정보처리 데이터를 상기 제 2 P6 버스로 전송시켜 주는 지연-요구 제어부를 포함하여 구성된 것을 특징으로 하는 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를 처리하기 위한 장치.
- 제 1 P6 버스에 접속되어 있는 프로세서에서 어드레스 및 정보처리 데이터를 제 1 P6 버스로 출력하는 제 1 단계(S1)와; 상기 제 1 단계(S1) 이후, 제 1 P6 버스상에 발생한 어드레스 및 정보처리 데이터를 제 2 P6 버스로 전송할 필요가 있는가를 판단하는 제 2 단계(S2)와; 상기 제 2 단계(S2) 이후, 제 1 P6 버스상에 발생한 어드레스 및 정보처리 데이터를 제 2 P6 버스로 전송할 필요가 없을 경우, 제 1 P6 버스에 접속되어 있는 해당 프로세서로 정보처리 데이터를 전송해 주는 제 3 단계(S3)와; 상기 제 2 단계(S2) 이후, 제 1 P6 버스상에 발생한 어드레스 및 정보처리 데이터를 제 2 P6 버스로 전송할 필요가 있을 경우, 제 2 P6 버스로 어드레스 및 정보처리 데이터를 전송하는 제 4 단계(S4)와; 상기 제 4 단계(S4) 이후, 제 2 P6 버스상에 지연신호가 발생하였는가를 판단하는 제 5 단계(S5)와; 상기 제 5 단계(S5) 이후, 제 2 P6 버스상에 지연신호가 발생하지 않았을 경우, 제 2 P6 버스에 접속되어 있는 해당 프로세서로 정보처리 데이터를 전송해 주는 제 6 단계(S6)와; 상기 제 5 단계(S5) 이후, 제 2 P6 버스상에 지연신호가 발생하였을 경우, 큐부에 잠시 저장되어 있는 어드레스 및 정보처리 데이터를 지연-요구 큐부에서 리드한 후 저장하는 제 7 단계(S7)와; 상기 제 7 단계(S7) 이후, 지연-요구 제어부로 전송처리 요구신호를 출력하는 제 8 단계(S8)와; 상기 제 8 단계(S8) 이후, 제 2 P6 버스의 전송상태가 가능한지를 판단하여, 전송상태가 가능하지 않을 경우 상기 제 8 단계(S8)를 수행하는 제 9 단계(S9)와; 상기 제 9 단계(S9) 이후, 제 2 P6 버스의 전송상태가 가능할 경우 제 2 P6 버스로 어드레스 및 정보처리 데이터를 전송시켜 주는 제 10 단계(S10)를 포함하여 이루어진 것을 특징으로 하는 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를 처리하기 위한 장치의 제어방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980012894A KR19990079974A (ko) | 1998-04-10 | 1998-04-10 | 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를처리하기 위한 장치 및 그 제어방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980012894A KR19990079974A (ko) | 1998-04-10 | 1998-04-10 | 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를처리하기 위한 장치 및 그 제어방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990079974A true KR19990079974A (ko) | 1999-11-05 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980012894A KR19990079974A (ko) | 1998-04-10 | 1998-04-10 | 멀티프로세서 시스템에서 두 개의 버스 사이에 지연된 요구를처리하기 위한 장치 및 그 제어방법 |
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| KR (1) | KR19990079974A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100710626B1 (ko) * | 2005-12-27 | 2007-04-24 | 엠텍비젼 주식회사 | 데이터 버스 확장 구조를 갖는 디지털 처리 장치 및 그방법 |
-
1998
- 1998-04-10 KR KR1019980012894A patent/KR19990079974A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100710626B1 (ko) * | 2005-12-27 | 2007-04-24 | 엠텍비젼 주식회사 | 데이터 버스 확장 구조를 갖는 디지털 처리 장치 및 그방법 |
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