KR19990078425A - Process for the production of semiconductor device - Google Patents
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- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
Abstract
(A) 기판의 일부가 오목부의 저면에 노출되도록 기판 상에 형성된 절연 중간층 내에 오목부를 형성하는 단계, (B) 비전해 도금법(electroless plating method)에 의해 오목부의 내부를 포함하는 절연 중간층 상에 제1 전기 전도층을 형성하는 단계, 및 (C) 상기 오목부를 제2 전기 도전층으로 채우기 위해서, 상기 제1 전기 전도층 상에 제2 전기 전도층을 형성하는 단계를 포함하는 반도체 장치의 제조 공정을 개시한다.(A) forming a recess in an insulating intermediate layer formed on the substrate such that a portion of the substrate is exposed to the bottom of the recess; (B) forming an recess on the insulating intermediate layer including the interior of the recess by an electroless plating method. Forming an electrically conductive layer, and (C) forming a second electrically conductive layer on the first electrically conductive layer to fill the recess with a second electrically conductive layer. Initiate.
Description
본 발명은 반도체 장치의 제조 공정에 관한 것으로, 특히 개구부 및/또는 트렌치부와 같은 오목부를 전기 전도성 물질로 채워 접속홀 및/또는 트렌치 배선을 형성하는 단계를 포함하는 반도체 장치의 제조 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor device, and more particularly, to a manufacturing process of a semiconductor device, comprising forming connection holes and / or trench wirings by filling recesses such as openings and / or trench portions with an electrically conductive material. .
고도로 집적된 반도체 장치, 이를테면 ULSIs(Ultra-Large Scale Integrated Circuits)는 소비 전력의 증가로 심해진 배선의 일렉트로마이그레이션(electromigration)에 대비하여 고속 공정 및 고 내구성을 갖추도록 요구된다.Highly integrated semiconductor devices, such as Ultra-Large Scale Integrated Circuits (ULSIs), are required to have a high speed process and high durability in preparation for the electromigration of wiring, which is aggravated by increased power consumption.
종래에는, 알루미늄계 합금(예를 들면, Al-0.5%Cu, Al-1%Si-0.5%Cu)이 반도체 장치용 배선 물질로 일반적으로 사용된다. 반도체 장치에서의 속도의 증가로, 좀더 낮은 고유 저항을 갖는 구리(Cu), 은(Ag) 등을 배선 물질로 사용하도록 요구된다. 특히, 구리는 1.8 μΩ㎝만큼 낮은 고유 저항을 가지고, 반도체 장치의 속도를 증가시키는 장점이 있으며, 더욱이, 어떤 알루미늄계 합금의 것보다도 한자리 더 높은 우수한 일렉트로마이그레이션 내구성을 가져, 알루미늄계 합금을 대신할 차세대 배선 물질로 기대된다.Conventionally, aluminum-based alloys (for example, Al-0.5% Cu, Al-1% Si-0.5% Cu) are generally used as wiring materials for semiconductor devices. As the speed increases in semiconductor devices, it is required to use copper (Cu), silver (Ag), and the like, which have lower specific resistance, as the wiring material. In particular, copper has a specific resistivity as low as 1.8 µΩcm, has the advantage of increasing the speed of semiconductor devices, and furthermore, has superior electromigration durability higher than that of any aluminum-based alloy, replacing aluminum-based alloys. It is expected to be the next generation wiring material.
한편, 반도체 장치는 소자 또는 다층 배선을 접속하기 위해서 형성된 많은 접촉홀 또는 비아홀(이하, 이들을 일반적으로 "접속홀"이라 할 것임)을 갖는다. 일반적으로, 접속홀은 절연 중간층 내에 개구부(홀)를 형성하고, 이 개구부 내에 전기 전도성 물질을 채움으로써 형성된다. 알루미늄계 합금이 전기 전도성 물질로 사용되는 경우에, 개구부가 용이하게 채워진다. 그러나 구리가 사용될 경우에는, 개구부를 구리로 완전히 채우는 것은 힘들다. 즉, 개구부를 알루미늄계 합금으로 채우기 위해 빈번히 사용되는 고온 스퍼터링법 및 리플로우(reflow)법에서, 공정 온도는 대략 450℃로 설정된다. 알루미늄계 합금과 달리, 구리는 고 융해 온도를 가지며, 개구부는 상기 공정 온도에서 구리로 확실하게 채워질 수 없다. 더욱이, 개구부가 실험에 의해 채워진다고 해도, ULSI에서 106레벨의 개구부를 구리로 100% 채우는 것은 매우 힘들다.On the other hand, a semiconductor device has many contact holes or via holes (hereinafter, these are generally referred to as "connection holes") formed for connecting elements or multilayer wiring. Generally, connection holes are formed by forming openings (holes) in the insulating interlayer and filling the openings with an electrically conductive material. When aluminum-based alloys are used as the electrically conductive material, the openings are easily filled. However, when copper is used, it is difficult to completely fill the opening with copper. That is, in the high temperature sputtering method and the reflow method frequently used to fill the openings with the aluminum-based alloy, the process temperature is set to approximately 450 ° C. Unlike aluminum-based alloys, copper has a high melting temperature, and the openings cannot be reliably filled with copper at the process temperature. Moreover, it is very difficult to fill the opening may be filled by jindago experiment, 100% of the opening of 10 6 levels of copper in ULSI.
최근에는, 또한, 트렌치부를 절연 중간층에 형성하고, 트렌치 배선을 형성하기 위해서 구리로 구성된 배선 물질로 채우는 소위 단일 다마신 방법(damascene method), 또는 트렌치부 및 트렌치부의 저면에 형성된 개구부를 트렌치 배선 및 비아홀을 완전히 형성하기 위해서 구리로 구성된 배선 물질로 채우는 이중 다마신 방법이 실제로 채택된다. 개구부(홀) 및 트렌치부를 이하 "오목부"라 할 것이다.Recently, the so-called single damascene method for forming the trench portion in the insulating intermediate layer and filling it with a wiring material made of copper to form the trench wiring, or the opening formed in the trench portion and the bottom surface of the trench portion, To fully form the via holes, the dual damascene method of filling with wiring material consisting of copper is actually employed. Openings (holes) and trenches will be referred to as "concave" below.
오목부를 구리로 정확하게 채우는 방법으로서, 최근에는 전기 도금법이 주의를 끌고 있다. 전기 도금법으로 형성된 구리막은 낮은 불순물 농도와 저저항을 갖는다. 그러므로 전기 전도성 물질 또는 배선 물질로서 구리를 이용하는 것은 반도체 장치의 속도 증가에 있어서 장점이다. 그러나, 오목부를 구리로 채우는 것은 전기 도금법으로 구리층을 형성하는데 요구된 하층(시드층(seed layer))의 스텝 커버리지에 크게 의존한다. 즉, 오목부를 전기 도금법에 의해 구리로 채우는 경우에, 시드층은 충분히 양호한 스텝 커버리지를 필요로 한다.As a method of accurately filling the recesses with copper, electroplating has recently attracted attention. The copper film formed by the electroplating method has a low impurity concentration and a low resistance. Therefore, the use of copper as an electrically conductive material or wiring material is an advantage in increasing the speed of semiconductor devices. However, filling the recess with copper greatly depends on the step coverage of the lower layer (seed layer) required to form the copper layer by electroplating. That is, in the case of filling the recess with copper by the electroplating method, the seed layer needs a sufficiently good step coverage.
종래에는, 스퍼터링법에 의해 형성된 대략 100nm 두께의 구리층이 시드층으로 사용되었다(1997년 12월 월간지 "Semiconductor World", 192쪽 참조)Conventionally, an approximately 100 nm thick copper layer formed by sputtering has been used as the seed layer (see December 1997 monthly paper "Semiconductor World", p. 192).
그러나, 스퍼터링법에 의해 형성된 시드층은 스텝 커버리지가 불량하고, 많은 경우에 오목부 내에 시드층을 균일하게 형성하기 힘들다. 결과적으로, 구리층을 전기 도금법에 의해 시드층 상에 형성하는 경우에, 구리층의 성장율이 일정하지 않고, 오목부를 확실하게 구리층으로 채울 수 없거나 오목부 내의 구리층에서 보이드(void)가 생길 수 있는 문제를 일으킨다.However, the seed layer formed by the sputtering method has poor step coverage, and in many cases, it is difficult to uniformly form the seed layer in the recess. As a result, in the case where the copper layer is formed on the seed layer by electroplating, the growth rate of the copper layer is not constant, and the concave portion cannot be reliably filled with the copper layer or voids may occur in the copper layer in the concave portion. Can cause problems.
그러므로 본 발명의 목적은, 개구부(홀) 및/또는 트렌치부와 같은 오목(리세스)부를 전기 도금법에 따라서 전기 전도성 물질로 확실하게 채움으로써 고도로 신뢰할 수 있는 접속홀 및/또는 트렌치 배선을 형성하게 하는 반도체 장치의 제조 공정을 제공하는 것이다.It is therefore an object of the present invention to form a highly reliable connection hole and / or trench wiring by reliably filling openings (holes) and / or recesses (recesses) such as trenches with an electrically conductive material according to the electroplating method. It is to provide a process for manufacturing a semiconductor device.
상기 목적은,The purpose is
(A) 기판의 일부가 상기 오목부의 저면에 노출되도록 기판 상에 형성된 절연 중간층(insulating interlayer) 내에 오목부를 형성하는 단계,(A) forming a recess in an insulating interlayer formed on the substrate so that a portion of the substrate is exposed to the bottom of the recess,
(B) 비전해 도금법(electroless plating method)에 의해 상기 오목부의 내부를 포함하는 상기 절연 중간층 상에 제1 전기 전도층을 형성하는 단계, 및(B) forming a first electrically conductive layer on the insulating interlayer including the interior of the recess by an electroless plating method, and
(C) 상기 오목부를 제2 전기 도전층으로 채우기 위해서, 전기 도금법에 의해 상기 제1 전기 전도층 상에 제2 전기 전도층을 형성하는 단계(C) forming a second electrically conductive layer on the first electrically conductive layer by electroplating to fill the recess with a second electrically conductive layer
를 포함하는, 본 발명에서 제공된 반도체 장치의 제조 공정에 의해 달성된다.It is achieved by the manufacturing process of the semiconductor device provided in the present invention, including.
여기서 사용된 용어 "오목부"는 개구부(홀), 트렌치부 또는 트렌치부의 저면에 형성된 개구부(홀)와 트렌치부의 결합을 총칭하여 말한다.The term “concave portion” as used herein refers to a combination of an opening (hole), a trench portion, or a combination of an opening (hole) and a trench portion formed in the bottom of the trench portion.
용어 "비전해 도금법"은 도금 용액 내의 금속 이온들을 환원시켜 화학적으로 침전시키는 화학약품-환원 도금을 의미하고, 또한 "화학 도금"이라 불린다.The term "non-electrolytic plating method" means chemically-reduced plating in which the metal ions in the plating solution are reduced and chemically precipitated, also called "chemical plating".
제1 전기 전도층은 전기 도금법에 의해 제2 전기 전도층을 형성하기 위한 시드층으로서의 기능을 한다. 게다가, 제1 전기 전도층은 또한 전기 도금법에 의해 제2 전기 전도층을 형성하기 위한 음극으로의 기능을 한다. 제1 전기 전도층은 제2 전기 전도층이 형성될 절연 중간층(오목부의 내부를 포함함) 상에 적어도 연속적으로 형성된 층일 수 있다. 더욱이, 제1 전기 전도층은 그 두께가 제1 전기 전도층을 구성하는 원자의 1분자층의 두께와 같거나 또는 크다면, 충분하다. 제1 전기 전도층의 두께가 너무 크다면, 오목부의 상단부(구석부)의 부근에 있는 부분은 제1 전기 전도층이 형성될 때 팽창할 수 있다. 결과적으로, 제2 전기 전도층이 전기 도금법에 의해 제1 전기 전도층 상에 형성될 때, 어떤 전기 도금 조건하에서 오목부 내의 제2 전기 전도층 내에 보이드가 생길 수 있다. 그러므로, 제1 전기 전도층의 두께는 100nm 이하가 바람직하고, 5nm 내지 100nm가 보다 바람직하고, 5nm 내지 50nm가 특히 바람직하다.The first electrically conductive layer functions as a seed layer for forming the second electrically conductive layer by the electroplating method. In addition, the first electrically conductive layer also functions as a cathode for forming the second electrically conductive layer by electroplating. The first electrically conductive layer may be a layer formed at least continuously on an insulating intermediate layer (including the inside of the recessed portion) in which the second electrically conductive layer is to be formed. Moreover, the first electrically conductive layer is sufficient if its thickness is equal to or larger than the thickness of one molecular layer of atoms constituting the first electrically conductive layer. If the thickness of the first electrically conductive layer is too large, the portion near the upper end (corner) of the recess may expand when the first electrically conductive layer is formed. As a result, when the second electrically conductive layer is formed on the first electrically conductive layer by the electroplating method, voids may occur in the second electrically conductive layer in the recess under certain electroplating conditions. Therefore, the thickness of the first electrically conductive layer is preferably 100 nm or less, more preferably 5 nm to 100 nm, particularly preferably 5 nm to 50 nm.
제1 전기 전도층 및 제2 전기 전도층은 동일한 물질로 구성될 수 있거나, 또는 제2 전기 전도층이 아무런 문제 없이 전기 도금법에 의해 형성될 수 있는 한 다른 물질로 형성될 수 있다. 제1 전기 전도층용 물질은 Cu, Ni, Ni계 합금(예를 들면, Ni-Co, Ni-Co-B, Ni-Co-P, Ni-Fe-P 및 Ni-W-P), Pt, Ti, Cr, Co, Co계 합금(예를 들면, Co-Fe-P, Co-W-P, Co-Sn-P, Co-Zn-P 및 Co-Mn-P), Pd, Ag, Au, Zn, Sn, Rh, TiN/Ti, TiN/Rh, TiN/Pt, Zr, Hf, Ta, Mo, W, In, Ge 및 Pb를 포함한다. 제2 전기 전도층용 물질은 Cu, Ag 및 Pt를 포함한다. 제1 전기 전도층이 상기 TiN/Ti 등에서 도시된 바와 같이 2개층 구조를 가질 경우에, "/" 앞의 물질이 제2 전기 전도층면에 층을 형성하고, "/" 뒤의 물질은 절연 중간층면에 층을 형성한다. 층 구조에서 "/"은 또한 이러한 의미로 이하 사용된다.The first electrically conductive layer and the second electrically conductive layer may be composed of the same material, or may be formed of another material as long as the second electrically conductive layer can be formed by electroplating without any problem. The material for the first electrically conductive layer may be Cu, Ni, Ni-based alloys (eg, Ni-Co, Ni-Co-B, Ni-Co-P, Ni-Fe-P and Ni-WP), Pt, Ti, Cr, Co, Co-based alloys (e.g., Co-Fe-P, Co-WP, Co-Sn-P, Co-Zn-P and Co-Mn-P), Pd, Ag, Au, Zn, Sn , Rh, TiN / Ti, TiN / Rh, TiN / Pt, Zr, Hf, Ta, Mo, W, In, Ge, and Pb. Materials for the second electrically conductive layer include Cu, Ag and Pt. When the first electrically conductive layer has a two-layer structure as shown in TiN / Ti or the like, the material before "/" forms a layer on the second electrically conductive layer surface, and the material after "/" is an insulating interlayer. Form a layer on the side. "/" In the layer structure is also used hereinafter in this sense.
어떤 물질로 구성된 제1 전기 전도층은 제2 전기 전도층을 구성하는 원자의 절연 중간층으로의 확산을 방지하기 위해서 때때로 반확산층(또한 장벽층으로 불림)으로서 공동 기능(co-function)을 갖는다. 이 경우에는, 어떤 반확산층도 필요하지 않는다. 제1 전기 전도층이 어떤 물질로 구성되는 경우에, 본 발명에 의해 제공된 반도체 장치의 제조 공정은, 제1 전기 전도층으로 구성된 원자들 및/또는 제2 전기 전도층으로 구성된 원자들의 절연 중간층으로의 확산을 방지하기 위해서, 제1 전기 전도층의 형성 이전에 오목부의 내부를 포함하는 절연 중간층 상에 반확산층을 형성하는 단계를 더 포함하는 것이 바람직하다. 반확산층용 물질은 Ti, TiN, TiW, TiSiN, W, WN, WSiN, Rh, Pt, Ta, TaN 및 TaSiN을 포함한다. 더욱이, 반확산층은 TiN/Ti, TiN/Rh, TiN/Pt 또는 TaN/Ta의 2층 구조 또는 Ta/TaN/Ta의 3층 구조를 가질 수 있다. 이중에서, 반확산층은 TiN, TiN/Ti, Ta, TaN, TaN/Ta, Ta/TaN/Ta로 이루어진 그룹에서부터 선택된 물질로 구성되는 것이 바람직하다. 반확산층은 예를 들어, 스퍼터링법 또는 CVD법에 의해 형성될 수 있다. 제2 전기 전도층이 상기 물질로 구성된 반확산층 상에 바로 형성되는 경우에, 제2 전기 전도층은 반확산층 상에 형성될 수 없거나 또는 반확산층과 제2 전기 전도층 사이의 접착이 어떤 경우에 불량할 수 있다.The first electrically conductive layer of certain materials sometimes has a co-function as a semi-diffusion layer (also called a barrier layer) to prevent diffusion of the atoms that make up the second electrically conductive layer into the insulating interlayer. In this case, no antidiffusion layer is needed. In the case where the first electrically conductive layer is made of any material, the manufacturing process of the semiconductor device provided by the present invention is an insulating interlayer of atoms constituted by the first electrically conductive layer and / or atoms constituted by the second electrically conductive layer. In order to prevent diffusion of the metal, it is preferable to further include forming a semi-diffusion layer on the insulating interlayer including the inside of the recess before the formation of the first electrically conductive layer. Semi-diffusion layer materials include Ti, TiN, TiW, TiSiN, W, WN, WSiN, Rh, Pt, Ta, TaN and TaSiN. Furthermore, the semi-diffusion layer may have a two-layer structure of TiN / Ti, TiN / Rh, TiN / Pt or TaN / Ta or a three-layer structure of Ta / TaN / Ta. Among them, the semi-diffusion layer is preferably made of a material selected from the group consisting of TiN, TiN / Ti, Ta, TaN, TaN / Ta, Ta / TaN / Ta. The semi-diffusion layer may be formed by, for example, sputtering or CVD. In the case where the second electrically conductive layer is formed directly on the semi-diffusion layer composed of the material, the second electrically conductive layer cannot be formed on the semi-diffusion layer or in some cases the adhesion between the semi-diffusion layer and the second electrically conductive layer is It can be bad.
기판(하층)은 실리콘 반도체 기판, 예를 들어 실리콘 반도체 기판 상에 형성된 절연층(하부 절연층 또는 하층 절연층), 및 예를 들어 실리콘 반도체 기판 상에 형성된 절연층(하부 절연층 또는 하층 절연층)과 상기 절연층 상 또는 내에 형성된 하부층 배선(하층 배선) 또는 상기 절연층 내에 형성된 접속 홀과의 결합을 포함한다. 절연 중간층(중간층 유전체, ILD)을 형성하기 위한 물질은 SiO2, SiN, SiON, SiOF, SiC, 예를 들면 3.5 이하의 유전율 k(= ε/ε0)를 갖는 유기 SOG 및 폴리이미드 수지 및 플루오르 수지(예를 들면, 플루오르화 탄소, 비결정질 테트라 플루오르 에틸렌, 폴리아릴 에테르, 플루오르아릴 에테르, 플루오르 폴리이미드, 파릴렌, 벤조시클로부탄, 비결정질 탄소, 시클로퍼플루오르탄소 폴리머 및 플루오르풀러린)와 같이 저 유전율을 갖는 절연 물질을 포함한다. 게다가, 절연 중간층은 상기 물질들로 구성된 다층 구조를 가질 수 있다.The substrate (lower layer) is an insulating layer (lower insulating layer or lower insulating layer) formed on a silicon semiconductor substrate, for example, a silicon semiconductor substrate, and an insulating layer (lower insulating layer or lower insulating layer) formed on, for example, a silicon semiconductor substrate. ) And a lower layer wiring (lower layer wiring) formed on or in the insulating layer or a connection hole formed in the insulating layer. Materials for forming an insulating interlayer (intermediate dielectric, ILD) are SiO 2 , SiN, SiON, SiOF, SiC, for example, organic SOG and polyimide resins and fluorine having a dielectric constant k (= ε / ε 0 ) of 3.5 or less Low dielectric constants, such as resins (e.g., fluorocarbons, amorphous tetra fluoro ethylene, polyaryl ethers, fluoroaryl ethers, fluoro polyimides, parylenes, benzocyclobutane, amorphous carbons, cycloperfluorocarbon polymers and fluorofullerines) It includes an insulating material having. In addition, the insulating interlayer may have a multilayer structure composed of the above materials.
본 발명은 다양한 반도체 장치의 제조 공정에 응용될 수 있으며, 특히, 예를 들어, CMOS LSI, MOS LSI, 바이폴라 LSI 및 바이폴라 CMOS LSI에 응용될 수 있다. 게다가, 고체 영상 감지 장치(영상 소자) 및 박막 트랜지스터의 제조에 응용될 수 있다.The present invention can be applied to the manufacturing process of various semiconductor devices, in particular, for example, CMOS LSI, MOS LSI, bipolar LSI and bipolar CMOS LSI. In addition, it can be applied to the manufacture of solid state image sensing devices (imaging elements) and thin film transistors.
본 발명에 의해 제공된 반도체 장치의 제조 공정에 따르면, 전기 도금법으로 제2 전기 전도층을 형성하기 위해서 시드층으로 자용하는 제1 전기 전도층은 비전해 도금법에 의해 형성된다. 스퍼터링법 또는 CVD법에 의해 제1 전기 전도층을 형성하는 종래의 방법과 비교해서, 제1 전기 전도층은 그러므로 컨포멀 상태에서 우수한 스텝 커버리지로 균일하게 오목부 내에 형성될 수 있다.According to the manufacturing process of the semiconductor device provided by the present invention, the first electrically conductive layer which is used as the seed layer to form the second electrically conductive layer by the electroplating method is formed by the electroless plating method. Compared with the conventional method of forming the first electrically conductive layer by the sputtering method or the CVD method, the first electrically conductive layer can therefore be formed uniformly in the recess with excellent step coverage in the conformal state.
더욱이, 제2 전기 전도층은 전기 도금법에 의해 제1 전기 전도층 상에 형성된다. 전기 도금의 기본 원리는 다음과 같다. 즉, 전기 도금에서, 제1 전기 전도층이 형성된 기판(예를 들면, 실리콘 반도체 기판)을 도금 배스 내에 담그고, 제1 전기 전도층을 음극으로 도금 용액 내의 전극판(바)을 양극으로 사용하여 전계를 가한다. 도금 배스 내의 양이온(cation)들이 전계의 작용하에서 기판측에 부착하고, 이에 의해 제2 전기 전도층은 제1 전기 전도층 상에 피착된다. 제1 전기 전도층이 컨포멀 상태에서 그리고 우수한 스텝 커버리지로 균일하게 형성되기 때문에, 제1 전기 전도층 상의 제2 전기 전도층의 성장율이 일정하게 된다. 결과적으로, 오목부는 제2 전기 전도층으로 확실하게 채워질 수 있다.Moreover, the second electrically conductive layer is formed on the first electrically conductive layer by the electroplating method. The basic principle of electroplating is as follows. That is, in electroplating, a substrate (for example, a silicon semiconductor substrate) on which a first electrically conductive layer is formed is immersed in a plating bath, and the first electrically conductive layer is used as a cathode, and an electrode plate (bar) in a plating solution is used as an anode. Apply electric field Cations in the plating bath adhere to the substrate side under the action of an electric field, whereby a second electrically conductive layer is deposited on the first electrically conductive layer. Since the first electrically conductive layer is uniformly formed in the conformal state and with good step coverage, the growth rate of the second electrically conductive layer on the first electrically conductive layer becomes constant. As a result, the recess can be securely filled with the second electrically conductive layer.
도 1a, 1b 및 1c는 실시예 1에서 반도체 장치의 제조 공정을 설명하기 위한 절연 중간층 등의 개략 부분 단면도.1A, 1B, and 1C are schematic partial cross-sectional views of an insulating interlayer and the like for explaining a manufacturing process of a semiconductor device in Example 1. FIG.
도 2a 및 2b는 도 1c에 이어서, 실시예 1에서 반도체 장치의 제조 공정을 설명하기 위한 절연 중간층 등의 개략 부분 단면도.2A and 2B are schematic partial cross-sectional views of an insulating interlayer or the like for explaining a manufacturing process of a semiconductor device in Example 1, following FIG. 1C.
도 3a 및 3b는 실시예 2에서 반도체 장치의 제조 공정을 설명하기 위한 절연 중간층 등의 개략 부분 단면도.3A and 3B are schematic partial cross-sectional views of an insulating interlayer and the like for explaining a manufacturing process of a semiconductor device in Example 2;
도 4a 및 4b는 도 3b에 이어서, 실시예 2에서 반도체 장치의 제조 공정을 설명하기 위한 절연 중간층 등의 개략 부분 단면도.4A and 4B are schematic partial cross-sectional views of an insulating interlayer or the like for explaining a manufacturing process of a semiconductor device in Example 2 following FIG. 3B.
도 5a 및 5b는 실시예 3에서 반도체 장치의 제조 공정을 설명하기 위한 절연 중간층 등의 개략 부분 단면도.5A and 5B are schematic partial cross-sectional views of an insulating interlayer or the like for explaining the manufacturing steps of the semiconductor device in Example 3. FIG.
도 6a 및 6b는 도 5b에 이어서, 실시예 3에서 반도체 장치의 제조 공정을 설명하기 위한 절연 중간층 등의 개략 부분 단면도.6A and 6B are schematic partial cross-sectional views of an insulating interlayer or the like for explaining a manufacturing process of a semiconductor device in Example 3, following FIG. 5B.
도 7a 및 7b는 도 6b에 이어서, 실시예 3에서 반도체 장치의 제조 공정을 설명하기 위한 절연 중간층 등의 개략 부분 단면도.7A and 7B are schematic partial cross-sectional views of an insulating interlayer or the like for explaining a manufacturing process of a semiconductor device in Example 3, following FIG. 6B.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 기판10: substrate
11 : 하부 절연층11: lower insulating layer
12A : TiN/Ti층12A: TiN / Ti layer
12B : 구리층12B: Copper Layer
12C : TiN층12C: TiN layer
13 : 절연 중간층(ILD)13: Insulation Interlayer (ILD)
14 : 개구부(오목부)14 opening part (concave part)
15 : 반확산층15: anti-diffusion layer
16 : 제1 전기 전도층16: first electrically conductive layer
17 : 제2 전기 전도층17: second electrically conductive layer
18 : 비아홀18: Via Hole
19 : 상부층 배선19: upper layer wiring
본 발명에 의해 제공된 반도체 장치의 제조 공정은 이하 도면을 참조하여 상세히 설명된다.The manufacturing process of the semiconductor device provided by the present invention is described in detail below with reference to the drawings.
실시예 1Example 1
실시예 1의 반도체 장치의 제조 공정에서, 오목부는 개구부(홀)이고, 소위 비아홀들이 절연 중간층(ILD) 내에 형성된다. 기판(하층)은 실리콘 반도체 기판 상에 형성된 하부 절연층(하층 절연층)과 하부 절연층 상에 형성된 하부층 배선(하층 배선)의 결합을 포함한다. 더욱이, 배선은 절연 중간층 상(절연 중간층의 표면)에 비아홀을 사용하여 완전하게 형성된다. 실시예 1의 반도체 장치의 제조 공정은 절연 중간층 등의 개략 부분 단면도를 도시한 도 1a, 1b, 1c, 2a 및 2b를 참조하여 이하 설명될 것이다.In the manufacturing process of the semiconductor device of Example 1, the recess is an opening (hole), so-called via holes are formed in the insulating intermediate layer ILD. The substrate (lower layer) includes a combination of a lower insulating layer (lower insulating layer) formed on a silicon semiconductor substrate and a lower layer wiring (lower layer wiring) formed on the lower insulating layer. Moreover, the wiring is completely formed using via holes on the insulating interlayer (the surface of the insulating interlayer). The manufacturing process of the semiconductor device of Example 1 will be described below with reference to Figs. 1A, 1B, 1C, 2A, and 2B, which show schematic partial cross-sectional views of an insulating interlayer.
[단계-100][Step-100]
먼저, 트렌지스터 등과 같은 소자들(도시되지 않음)이 반도체 장치의 일반적인 제조 공정에 따라 형성되는 실리콘 반도체 기판(도시되지 않음) 상에 SiO2의 하부 절연층(11)이 CVD법으로 형성된다. 다음에, 하부층 배선(12)이 하부 절연층(11) 상에 형성된다. 하부층 배선(12)은 예를 들어, 장벽층으로의 TiN/Ti층(12A), 구리층(12B) 및 TiN층(12C)이 연속적으로 형성된 구조를 가지며, 하부 절연층(11)과 하부 절연층(11) 상에 형성된 하부층 배선(12)의 결합을 포함하는 기판(10)(도 1a 참조)이 형성될 수 있다. TiN층(12C)은 리소그래피 단계에서 요구되는 반확산층으로서 작용한다. 상기 하부층 배선(12)은 도면의 지면에 대해 수직 방향으로 연장한다.First, a lower insulating layer 11 of SiO 2 is formed by CVD on a silicon semiconductor substrate (not shown) in which elements such as transistors and the like (not shown) are formed according to a general manufacturing process of a semiconductor device. Next, a lower layer wiring 12 is formed on the lower insulating layer 11. The lower layer wiring 12 has, for example, a structure in which a TiN / Ti layer 12A, a copper layer 12B, and a TiN layer 12C are continuously formed as a barrier layer, and the lower insulating layer 11 and the lower insulation are formed. Substrate 10 (see FIG. 1A) may be formed that includes a combination of underlying layer wirings 12 formed on layer 11. The TiN layer 12C acts as a semidiffusion layer required in the lithography step. The lower layer wiring 12 extends in a direction perpendicular to the ground of the drawing.
[단계-110][Step-110]
다음으로, 예를 들어 0.8㎛의 두께를 갖는 절연 중간층(ILD)(13)이 테트라에틸 오서실리케이트(tetraethyl orthosilicate: TEOS)를 사용한 플라즈마 CVD법에 의해 기판(10) 상에 SiO2로 형성된다. 다음에, 개구부(홀)(14)가 리소그래피 기술 및 에칭 기술에 따라서 하부층 배선(12)이 위치된 절연 중간층(13) 내에 형성된다. 이와 같이, 기판(10)상에 형성된 절연 중간층(13)에는, 기판(하부층 배선(12))의 일부가 개구부(14)의 저면에 노출되도록 개구부(오목부)가 형성될 수 있다(도 1b참조).Next, an insulating interlayer (ILD) 13 having a thickness of 0.8 mu m, for example, is formed of SiO 2 on the substrate 10 by a plasma CVD method using tetraethyl orthosilicate (TEOS). Next, openings (holes) 14 are formed in the insulating interlayer 13 in which the lower layer wiring 12 is located in accordance with the lithography technique and the etching technique. In this way, in the insulating intermediate layer 13 formed on the substrate 10, an opening (concave portion) may be formed so that a part of the substrate (lower layer wiring 12) is exposed on the bottom surface of the opening 14 (FIG. 1B). Reference).
상기 SiO2는 저 유전율을 갖는 절연 물질로 대체될 수 있다. 이 경우에, 절연 중간층은 저 유전율을 갖는 물질층을 스핀 도포 방법에 의해 기판 상에 형성하고 저 유전율을 갖는 물질을, 예를 들어, 대략 400℃의 온도로 경화시킴으로써 형성될 수 있다. 이 경우에, 또한, SiO2의 절연층이 형성될 수 있으며, 절연 중간층이 2개의 절연층들을 포함하도록 저 유전율을 갖는 물질의 절연층이 그 위에 형성될 수 있다.The SiO 2 may be replaced with an insulating material having a low dielectric constant. In this case, the insulating interlayer can be formed by forming a layer of material having a low dielectric constant on a substrate by a spin coating method and curing a material having a low dielectric constant, for example, at a temperature of approximately 400 ° C. In this case, an insulating layer of SiO 2 can also be formed, and an insulating layer of a material having a low dielectric constant can be formed thereon such that the insulating intermediate layer includes two insulating layers.
[단계-120][Step-120]
다음으로, 예를 들면, 50nm의 두께를 가지는 반확산층(15)이, 예를 들어, 스퍼터링법에 의해 개구부(14)의 내부를 포함하는 절연 중간층(13) 상에, 예를 들면, TiN으로 형성된다. 표 1은 이러한 반확산층(15)을 형성하기 위한 조건의 일예를 나타낸다. 다른 방법으로, 예를 들면, 30nm의 두께를 갖는 반확산층(15)이 예를 들면, TaN으로 형성될 수 있다. 표 2는 이러한 반확산층(15)를 형성하기 위한 조건을 나타낸다.Next, for example, the semi-diffusion layer 15 having a thickness of 50 nm is, for example, TiN on the insulating intermediate layer 13 including the inside of the opening 14 by sputtering. Is formed. Table 1 shows an example of conditions for forming such a semi-diffusion layer 15. Alternatively, for example, the semi-diffusion layer 15 having a thickness of 30 nm may be formed, for example, of TaN. Table 2 shows the conditions for forming such a semi-diffusion layer 15.
[단계-130][Step-130]
촉매제 처리 및 촉진제 처리가 수행된 후, 시드층으로 작용하는 제1 전기 전도층(16)이 개구부(오목부)의 내부를 포함하는 절연 중간층(13), 특히, 실시예 1의 반확산층(15) 상에 비전해 도금법에 의해 형성된다(도 1c 참조). 제1 전기 전도층(16)은 구리(Cu)로 구성되고, 예를 들어, 50nm의 두께를 갖는다. 표 3은 제1 전기 전도층(16)을 형성하기 위한 조건의 일예를 나타낸다. 도금 용액은 적은 양의 안정화제(stabilizer) 및 습윤제(wetting agent)를 함유한다.After the catalyst treatment and the promoter treatment have been carried out, the insulating interlayer 13, in particular the semi-diffusion layer 15 of Example 1, wherein the first electrically conductive layer 16 serving as the seed layer comprises the interior of the opening (concave) ) Is formed by an electroless plating method (see FIG. 1C). The first electrically conductive layer 16 is made of copper (Cu) and has a thickness of 50 nm, for example. Table 3 shows an example of the conditions for forming the first electrically conductive layer 16. The plating solution contains a small amount of stabilizer and wetting agent.
비전해 도금법에 의해 형성된 제1 전기 전도층(16)은 스텝 커버리지가 우수하고 일정한 두께를 갖는다. 더욱이, 상기 제1 전기 전도층(16)의 결정 입자는 일반적으로 (111) 평면 배향과 같은 최근접 패킹 원자 평면을 가지므로 우수한 일렉트로마이그레이션 내구성을 갖는다.The first electrically conductive layer 16 formed by the electroless plating method has excellent step coverage and has a constant thickness. Moreover, the crystal grains of the first electrically conductive layer 16 generally have a closest packing atomic plane, such as (111) planar orientation, and therefore have good electromigration durability.
[단계 -140][Step -140]
다음으로, 제2 전기 전도층(17)이 전기 도금법에 의해 제1 전기 전도층(16) 상에 형성되어, 개구부(오목부)(14)를 제2 전기 전도층(17)으로 채우고, 이에 의해 비아홀(18)이 완성된다(도 2a 참조). 구리로 구성된 제2 전기 전도층(17)의 두께는 개구부(14)를 완전히 채우기에 충분한 두께일 수 있다. 표 4는 제2 전기 전도층(17)을 형성하기 위한 조건의 일예를 나타낸다.Next, a second electrically conductive layer 17 is formed on the first electrically conductive layer 16 by an electroplating method to fill the openings (concave portions) 14 with the second electrically conductive layer 17. The via hole 18 is completed by this (refer FIG. 2A). The thickness of the second electrically conductive layer 17 composed of copper may be sufficient to completely fill the opening 14. Table 4 shows an example of conditions for forming the second electrically conductive layer 17.
[단계-150][Step-150]
다음으로, 구리로 구성된 제2 전기 전도층(17), 구리로 구성된 제1 전기 전도층(16) 및 TiN으로 구성된 반확산층(15)이 소정의 배선 패턴을 형성하기 위해서 리소그래피 기술 및 건식 에칭 기술에 따라 패터닝된다(도 2b 참조). 표 5는 건식 에칭 조건의 일예를 나타낸다. 상기와 같이, 상부층 배선(19)가 절연 중간층(13) 상에 비아홀(18)을 사용하여 완전하게 형성된다.Next, the second electrically conductive layer 17 made of copper, the first electrically conductive layer 16 made of copper, and the semi-diffusion layer 15 made of TiN form a lithography technique and a dry etching technique to form a predetermined wiring pattern. Is patterned according to (see FIG. 2B). Table 5 shows an example of dry etching conditions. As described above, the upper layer wiring 19 is completely formed on the insulating intermediate layer 13 by using the via holes 18.
그 후에, 상부 절연층, 배선 보호층 등이 반도체 장치를 완성하기 위해서 반도체 일반적인 제조 공정에 따라 형성된다.Thereafter, an upper insulating layer, a wiring protective layer, and the like are formed in accordance with a semiconductor general manufacturing process to complete the semiconductor device.
대안으로, [단계-150]에서, 배선은 다음과 같이 형성될 수 있다. 제2 전기 전도층(17), 제1 전기 전도층(16) 및 절연 중간층(13) 상의 반확산층(15)은, 예를 들어, 표 6에 도시된 조건하에서 CMP(화학 기계 연마법)에 따라 제거되고, 배선 물질층은 예를 들어, 스퍼터링법에 의해 절연 중간층(13)상에 형성되고, 배선 물질층은 상부층 배선을 형성하기 위해서 패터닝된다. 제2 전기 전도층(17), 제1 전기 전도층(16) 및 반확산층(15)의 제거 방법은 CMP법에 국한되지 않아야하며, 이들은 에치 백 방법에 의해 제거될 수 있다.Alternatively, in [step-150], the wiring can be formed as follows. The semi-diffusion layer 15 on the second electrically conductive layer 17, the first electrically conductive layer 16, and the insulating interlayer 13 is subjected to, for example, chemical mechanical polishing (CMP) under the conditions shown in Table 6. Thus, the wiring material layer is formed on the insulating intermediate layer 13 by, for example, sputtering, and the wiring material layer is patterned to form the upper layer wiring. The removal method of the second electrically conductive layer 17, the first electrically conductive layer 16 and the semi-diffusion layer 15 should not be limited to the CMP method, which can be removed by the etch back method.
실시예 2Example 2
실시예 2의 반도체 장치의 제조 공정에서, 오목부는 트렌치부이다. 비아홀들은 하부 절연 중간층 내에 형성되고, 다음에 비아홀들에 접속된 트렌치 배선이 절연 중간층 내에 형성된다. 즉, 실시예 2는 단일 다마신 방법에 관한 것이다. 비아홀들은 실시예 1과 동일한 방식으로 형성될 수 있거나, 또는 다른 방법으로 형성될 수 있다. 기판은 하부 절연층 상에 형성된 하부 절연 중간층과 하부 절연 중간층 내에 형성된 비아홀의 결합을 포함한다. 실시예 2의 반도체 장치의 제조 공정은 절연 중간층 등의 개략 부분 단면도를 도시한 도 3a, 3b, 4a 및 4b를 참조하여 이하 설명될 것이다. 실시예 2에서, 트렌치 배선이 그 위에 형성될 반확산층 및 절연 중간층은 실시예 1에서의 반확산층 및 절연 중간층과 뚜렷하게 구분하기 위해서 "제2 반확산층" 및 "제2 절연 중간층"이라 부를것이다. 또한, 기판을 구성하고 비아홀이 내부에 형성된 하부 절연 중간층은 "절연 중간층(13)으로 부를 것이다.In the manufacturing process of the semiconductor device of Example 2, the recess is a trench. Via holes are formed in the lower insulating interlayer, and trench wirings connected to the via holes are then formed in the insulating interlayer. That is, Example 2 relates to a single damascene method. Via holes may be formed in the same manner as in Example 1, or may be formed in other ways. The substrate includes a combination of a lower insulating interlayer formed on the lower insulating layer and a via hole formed in the lower insulating interlayer. The manufacturing process of the semiconductor device of Example 2 will be described below with reference to Figs. 3A, 3B, 4A, and 4B, which show schematic partial cross-sectional views of an insulating interlayer. In Example 2, the semi-diffusion layer and the insulating interlayer on which the trench wiring is to be formed will be referred to as "second semi-diffusion layer" and "second insulating interlayer" in order to distinguish clearly from the semi-diffusion layer and the insulating interlayer in Example 1. In addition, the lower insulating interlayer constituting the substrate and the via hole formed therein will be referred to as " insulating intermediate layer 13.
[단계-200][Step-200]
먼저, 실시예 1의 [단계-100] 내지 [단계-140]가 수행되고, 다음으로 제2 전기 전도층(17), 제1 전기 전도층(16) 및 절연 중간층(13) 상의 반확산층(15)이 표 6에 나타낸 조건하에서 CMP법에 따라 제거되며(도 3a 참조), 비아홀(18)이 형성된다. 제2 전기 전도층(17), 제1 전기 전도층(16) 및 절연 중간층(13) 상의 반확산층(15)의 제거 방법은 CMP법에 국하되지 않아야 하고, 이들은 에치 백 방법으로 제거될 수 있다.First, [Step-100] to [Step-140] of Example 1 is performed, and then a semi-diffusion layer on the second electrically conductive layer 17, the first electrically conductive layer 16, and the insulating intermediate layer 13 ( 15) are removed by the CMP method under the conditions shown in Table 6 (see FIG. 3A), and the via holes 18 are formed. The removal method of the semi-diffusion layer 15 on the second electrically conductive layer 17, the first electrically conductive layer 16 and the insulating interlayer 13 should not be limited to the CMP method, and they can be removed by the etch back method. .
더욱이, 실시예 2에서 비아홀의 형성 방법은 상기 형성 방법에 국하되지 않아야 하며, 이들은 예를들어, 소위 블랭킷 CVD 텅스텐 방법(blanket CVD tungsten method)에 의해 형성될 수 있다. 블랭킷 CVD 텅스텐 방법은 Ti층 및 TiN층이 절연 중간층(13) 상에 형성된 개구부(14)의 내부를 포함하는 절연 중간층(13) 상에 연속적으로 형성된 후, 텅스텐층이 개구부(14)를 포함하는 절연 중간층(13) 상에 CVD 법에 의해 형성되고, 다음에 텅스텐층, 절연 중간층(13) 상의 TiN층 및 Ti층이 제거되는 방법을 말한다.Moreover, the method of forming the via holes in Example 2 should not be limited to the above forming method, which may be formed by, for example, the so-called blanket CVD tungsten method. In the blanket CVD tungsten method, the Ti layer and the TiN layer are continuously formed on the insulating intermediate layer 13 including the interior of the opening 14 formed on the insulating intermediate layer 13, and then the tungsten layer includes the opening 14. The method is formed on the insulating interlayer 13 by CVD, and then the tungsten layer, the TiN layer and the Ti layer on the insulating interlayer 13 are removed.
[단계-210][Step-210]
다음으로, 예를 들어, 0.6㎛의 두께를 갖는 제2 절연 중간층(23)이 CVD법에 의해 전체 표면 상에 SiO2로 형성된다. 다음으로, 트렌치부(24)가 리소그래피 기술 및 건식 에칭 기술에 따라 비아홀(18) 상의 제2 절연 중간층 내에 형성된다(도 3b 참조). 상기 트렌치부(24)는 도면의 지면에 대해 수직 방향으로 연장한다.Next, for example, a second insulating interlayer 23 having a thickness of 0.6 mu m is formed of SiO 2 on the entire surface by the CVD method. Next, trenches 24 are formed in the second insulating interlayer on via holes 18 in accordance with lithographic and dry etching techniques (see FIG. 3B). The trench 24 extends in a direction perpendicular to the ground of the drawing.
[단계-220][Step-220]
다음으로, 예를 들어 50nm의 두께를 갖는 제2 반확산층(25)이 표 1에 나타낸 조건하에서 트렌치부(24)의 내부를 포함하는 제2 절연 중간층(23) 상에 TiN으로 형성된다. 다음에, 제1 전기 전도층(26)이 트렌치부(오목부)(24)의 내부를 포함하는 제2 절연 중간층(23) 상에, 특히 제2 반확산층(25) 상에 비전해 도금법에 의해 형성된다. 제1 전기 전도층(26)은 시드층으로 작용하고, 50nm의 두께를 가지며 구리(Cu)로 구성된다. 제1 전기 전도층(26)은 표 3에 나타낸 조건하에서 형성될 수 있다.Next, for example, a second semi-diffusion layer 25 having a thickness of 50 nm is formed of TiN on the second insulating interlayer 23 including the inside of the trench portion 24 under the conditions shown in Table 1. Next, the first electrically conductive layer 26 is subjected to the electroless plating method on the second insulating interlayer 23 including the inside of the trench portion (concave portion) 24, in particular on the second semi-diffusion layer 25. Is formed by. The first electrically conductive layer 26 acts as a seed layer, has a thickness of 50 nm and consists of copper (Cu). The first electrically conductive layer 26 may be formed under the conditions shown in Table 3.
[단계-230][Step-230]
다음으로, 제2 전기 전도층(27)이 예로써 표 4에 나타낸 조건하에서 전기 도금법에 의해 제1 전기 전도층(26) 상에 형성되어, 트렌치부(오목부)(24)를 제2 전기 전도층(27)로 채운다(도 4a 참조). 구리(Cu)로 구성된 제2 전기 전도층(27)의 두께는 트렌치부(24)를 완전히 채우기에 충분한 두께일 수 있다.Next, a second electrically conductive layer 27 is formed on the first electrically conductive layer 26 by the electroplating method under the conditions shown in Table 4 as an example, so that the trench portion (concave portion) 24 is subjected to the second electrical conductivity. Fill with conductive layer 27 (see FIG. 4A). The thickness of the second electrically conductive layer 27 composed of copper (Cu) may be sufficient to completely fill the trench 24.
[단계-240][Step-240]
다음으로, 제2 전기 전도층(27), 제1 전기 전도층(26) 및 제2 절연 중간층(23) 상의 제2 반확산층(25)이 표 6에 나타낸 조건하에서 CMP법에 의해 제거되고(도 4b 참조), 그에 의해 트렌치부(오목부)(24)가 제2 전기 전도층(27)으로 채워진 트렌치 배선(28)이 완성된다. 제2 전기 전도층(27), 제1 전기 전도층(26) 및 제2 절연 중간층(23) 상의 제2 반확산층(25)의 제거 방법은 CMP법에 국한되지 않아야 하며, 이들은 예를 들어 에치 백 방법에 의해 제거될 수 있다.Next, the second semi-diffusion layer 25 on the second electrically conductive layer 27, the first electrically conductive layer 26 and the second insulating intermediate layer 23 is removed by the CMP method under the conditions shown in Table 6 ( 4B), thereby completing the trench wiring 28 in which the trench portion (concave portion) 24 is filled with the second electrically conductive layer 27. The removal method of the second semi-diffusion layer 25 on the second electrically conductive layer 27, the first electrically conductive layer 26 and the second insulating interlayer 23 should not be limited to the CMP method, for example Can be removed by the bag method.
그 후에, 상부 절연층, 배선 보호 등이 반도체 장치의 일반적인 제조 공정에 따라서 형성되어 반도체 장치를 완성한다.Thereafter, an upper insulating layer, wiring protection, and the like are formed in accordance with the general manufacturing process of the semiconductor device to complete the semiconductor device.
실시예 3Example 3
실시예 3의 반도체 장치의 제조 공정에서, 오목부는 트렌치부와 개구부의 결합이다. 그리고, 비아홀들 및 트렌치 배선은 절연 중간층 내에 완전히 형성된다. 즉, 실시예 3은 이중 다마신 방법에 관한 것이다. 더욱이, 기판은 실리콘 반도체 기판 상에 형성된 하부 절연층과 하부 절연층 상에 형성된 하부층 배선의 결합을 포함한다. 실시예 3의 반도체 장치의 제조 공정은 절연 중간층 등의 개략 부분 단면을 도시하는 도 5a, 5b, 6a, 6b, 7a 및 7b를 참조하여 이하 설명될 것이다.In the manufacturing process of the semiconductor device of Example 3, the recess is a combination of the trench and the opening. The via holes and the trench wirings are completely formed in the insulating interlayer. That is, Example 3 relates to the dual damascene method. Moreover, the substrate includes a combination of a lower insulating layer formed on the silicon semiconductor substrate and a lower layer wiring formed on the lower insulating layer. The manufacturing process of the semiconductor device of the third embodiment will be described below with reference to Figs.
[단계-300][Step-300]
먼저, 실시예 1의 [단계-100]이 수행된다.First, [Step-100] of Example 1 is performed.
[단계-310][Step-310]
다음으로, 예를 들어, 0.8㎛의 두께를 갖는 제1 절연층(33A)이 테트라에틸 오서실리케이트(TEOS)를 이용한 플라즈마 CVD법에 따라 기판(10) 상에 SiO2로 형성된다. 다음에, 예를 들어, 50nm 두께의 제2 절연층(33B)이, 예를 들어, 저압 CVD(LP-CVD)법 또는 플라즈마 CVD법에 따라 제1 절연층(33A)상의 SiN으로 형성된다. 표 7은 플라즈마 CVD법에 의해 제2 절연층(33B)을 형성하기 위한 조건의 일예를 나타낸다.Next, for example, a first insulating layer 33A having a thickness of 0.8 μm is formed of SiO 2 on the substrate 10 by a plasma CVD method using tetraethyl orthosilicate (TEOS). Next, for example, a second insulating layer 33B having a thickness of 50 nm is formed of SiN on the first insulating layer 33A by, for example, low pressure CVD (LP-CVD) or plasma CVD. Table 7 shows an example of the conditions for forming the second insulating layer 33B by the plasma CVD method.
다음으로, 0.3㎛의 직경을 갖는 홀부(33b)가 리소그래피 기술 및 건식 에칭 기술에 따라 제2 절연층(33B) 내에 형성된다(도 5a 참조). 다음에, 예를 들어 0.5㎛ 두께를 갖는 제3 절연층이, 예를 들어, CVD법에 의해 전체 표면 상에 형성된다. 제3 절연층(33C)용 물질은 제1 절연층(33A)용 물질과 동일할 수 있다. 이와 같이, 3층 구조를 갖는 절연 중간층(33)이 형성될 수 있다. 다음으로, 절연 중간층(33)의 표면이, 예를 들어 CMP법에 의해 표면을 연마함으로써 평평해지거나 매끄럽게된다.Next, a hole portion 33b having a diameter of 0.3 mu m is formed in the second insulating layer 33B according to the lithography technique and the dry etching technique (see FIG. 5A). Next, for example, a third insulating layer having a thickness of 0.5 μm is formed on the entire surface by, for example, the CVD method. The material for the third insulating layer 33C may be the same as the material for the first insulating layer 33A. In this manner, an insulating intermediate layer 33 having a three-layer structure can be formed. Next, the surface of the insulating intermediate layer 33 is flattened or smoothed by, for example, polishing the surface by the CMP method.
다음으로, 에칭 마스크가 리소그래피 기술에 따라 절연 중간층(33) 상에 저항 물질로 형성되고, 제3 절연층(33C)은, 예를 들어, RIE(반응 이온 에칭)법에 의해 에칭 마스크 사이에서 에칭되어, 트렌치부(34A)가 제3 절연층(33C) 내에 형성된다(도 5b 참조). 트렌치부(34A)는 도면의 지면에 대해 수직 방향으로 확장한다. 제3 절연층(33C)이 에칭되는 경우에, SiN으로 구성된 제2 절연층(33B)은 에칭 스토퍼(etching stopper)로서 작용한다. 더욱이, 제2 절연층(33B)이 노출된 후, 제1 절연층(33A)이 에칭 마스크인 제2 절연층(33B)으로 에칭되어, 개구부(홀)(34B)가 트렌치부(34A)의 저면에 형성된다(도 6a 참조). 이와 같이, 오목부를 구성하는 개구부(34B) 및 트렌치부(34A)가 기판(10) 상에 형성된 절연 중간층(33) 내에 형성될 수 있어, 기판(10)의 일부, 특히, 하부층 배선(12)의 일부가 오목부의 저면, 특히, 개구부(34B)의 저면에 노출된다. 표 8은 SiO2로 구성된 제1 및 제3 절연층(33A 및 33C)을 형성하기 위한 에칭 조건의 일예를 나타낸다. 더욱이, 표 9는 저 유전율을 갖는 유기 물질로 구성된 제1 및 제3 절연층들(33A 및 33C)을 에칭하기 위한 조건의 일예를 나타낸다.Next, an etching mask is formed of a resistive material on the insulating interlayer 33 according to the lithography technique, and the third insulating layer 33C is etched between the etching masks by, for example, a reactive ion etching (RIE) method. A trench portion 34A is formed in the third insulating layer 33C (see FIG. 5B). Trench portion 34A extends in a direction perpendicular to the plane of the drawing. In the case where the third insulating layer 33C is etched, the second insulating layer 33B made of SiN acts as an etching stopper. Furthermore, after the second insulating layer 33B is exposed, the first insulating layer 33A is etched with the second insulating layer 33B, which is an etching mask, so that the openings (holes) 34B are formed in the trench portion 34A. It is formed on the bottom (see FIG. 6A). As such, the opening 34B and the trench 34A constituting the recess can be formed in the insulating interlayer 33 formed on the substrate 10, so that a part of the substrate 10, in particular, the lower layer wiring 12, is formed. A part of is exposed at the bottom of the recess, in particular at the bottom of the opening 34B. Table 8 shows an example of etching conditions for forming the first and third insulating layers 33A and 33C made of SiO 2 . Moreover, Table 9 shows an example of a condition for etching the first and third insulating layers 33A and 33C made of an organic material having a low dielectric constant.
대안으로, 제3 절연층(33C), 제2 절연층(33B) 및 제1 절연층(33A)을 통해 개방된 개구부가 리소그래피 기술 및 건식 에칭 기술에 따라 먼저 형성될 수 있고, 다음에 트렌치부가 리소그래피 기술 및 건식 에칭 기술에 따라 제3 절연층(33C) 내에 형성될 수 있다. 이 경우에, SiN으로 구성된 제2 절연층(33B)은 트렌치부가 제3 절연층(33C) 내에 형성될 때 에칭 스토퍼로서 작용한다.Alternatively, openings opened through the third insulating layer 33C, the second insulating layer 33B and the first insulating layer 33A may be formed first according to the lithography technique and the dry etching technique, and then the trench portion may be formed. It may be formed in the third insulating layer 33C according to the lithography technique and the dry etching technique. In this case, the second insulating layer 33B made of SiN acts as an etching stopper when the trench portion is formed in the third insulating layer 33C.
[단계-320][Step-320]
다음으로, 예를 들어, 50nm의 두께를 갖는 반확산층(35)이 트렌치부(34A)의 내부 및 개구부(34B)의 내부를 포함하는 절연 중간층(33) 상에, 예를 들어, 스퍼터링법에 따라 TiN으로 형성된다. 반확산층(35)은 예를 들어, 표 1에 도시된 조건 하에서 형성될 수 있다.Next, for example, a semi-diffusion layer 35 having a thickness of 50 nm is formed on the insulating intermediate layer 33 including the inside of the trench portion 34A and the inside of the opening 34B, for example, in a sputtering method. Thus formed of TiN. Semi-diffusion layer 35 may be formed, for example, under the conditions shown in Table 1.
[단계-330][Step-330]
다음으로, 제1 전기 전도층(36)이 오목부를 구성하는 트렌치부(34A) 및 개구부(34B)의 내부를 포함하는 절연 중간층(33), 특히, 실시예 3의 반확산층(35) 상에서 비전해 도금법에 따라 형성된다(도 6b 참조). 제1 전기 전도층(36)은 시드층으로 작용하고, 50nm의 두께를 가지며, 구리(Cu)로 구성된다. 제1 전기 전도층(36)은 예를 들어, 표 3에 나타낸 조건하에서 형성될 수 있다.Next, the vision on the insulating interlayer 33, in particular the semi-diffusion layer 35 of Example 3, including the interior of the trench 34A and the opening 34B, in which the first electrically conductive layer 36 constitutes a recess, It is formed by the plating method (see Fig. 6B). The first electrically conductive layer 36 acts as a seed layer, has a thickness of 50 nm, and consists of copper (Cu). The first electrically conductive layer 36 can be formed, for example, under the conditions shown in Table 3.
[단계-340][Step-340]
다음으로, 제2 전기 전도층(37)이 전기 도금법에 의해서 제1 전기 전도층(36) 상에 형성되어, (오목부를 구성하는) 트렌치부(34A) 및 개구부(34B)를 제2 전기 전도층(37)으로 채우고, 이로써 비아홀(38B)이 완성된다(도 7a 참조). 구리(Cu)로 구성된 제2 전기 전도층(37)의 두께는 트렌치부(34A) 및 개구부(34B)를 완전히 채우기에 충분한 두께, 예를 들어 1.0㎛ 일 수 있다. 제2 전기 전도층(37)은 예를 들어, 표 4에 나타낸 조건하에서 형성될 수 있다.Next, a second electrically conductive layer 37 is formed on the first electrically conductive layer 36 by an electroplating method, so that the trench portion 34A and the opening portion 34B (constituting the recessed portion) are second electrically conductive. Fill with layer 37, thereby completing via hole 38B (see FIG. 7A). The thickness of the second electrically conductive layer 37 composed of copper (Cu) may be a thickness sufficient to completely fill the trench 34A and the opening 34B, for example 1.0 μm. The second electrically conductive layer 37 may be formed, for example, under the conditions shown in Table 4.
[단계-350][Step-350]
다음으로, 제2 전기 전도층(37), 제1 전기 전도층(36) 및 절연 중간층(33) 상의 반확산층(35)이 표 6에 나타낸 조건하에서 CMP법에 따라 제거되어, 트렌치부(오목부)(34A)가 제2 전기 전도층(37)으로 채워진 트렌치 배선(38A)이 완성된다(도 7b 참조). 상기 트렌치 배선(38A) 및 비아홀(38B)이 완전히 형성된다.Next, the semi-diffusion layer 35 on the second electrically conductive layer 37, the first electrically conductive layer 36 and the insulating intermediate layer 33 is removed according to the CMP method under the conditions shown in Table 6, and the trench portion (concave) Trench wiring 38A filled with 34A) of second electrically conductive layer 37 is completed (see FIG. 7B). The trench wiring 38A and the via hole 38B are completely formed.
이 후에, 상부 절연층, 배선 보호층 등이 반도체 장치의 일반적인 제조 공정에 따라서 형성되어 반도체 장치를 완성한다.Thereafter, an upper insulating layer, a wiring protective layer, and the like are formed in accordance with the general manufacturing process of the semiconductor device to complete the semiconductor device.
실시예 4Example 4
상술된 각 실시예서, 제1 전기 전도층은 구리(Cu)로 구성된다. 실시예 4에서는, 제1 전기 전도층이 니켈(Ni)로 구성된다.In each of the embodiments described above, the first electrically conductive layer is made of copper (Cu). In Example 4, the first electrically conductive layer is made of nickel (Ni).
비전해 도금법에 의해 형성된 구리층 내의 구리의 결정 크기는 상대적으로 클 수 있다. 제1 전기 전도층의 두께가 작게 설계되는 경우에는, 그러므로, 균일한 두께를 갖는 제1 전기 전도층을 형성하기가 때때로 힘들다. 균일한 두께를 갖는 제1 전기 전도층이 구리로 구성되는 경우에는, 그러므로, 제1 전기 전도층은 수십 nm의 두께를 갖도록 요구된다. 층이 비전해 도금에 의해 형성되는 경우에, 층은 대체로 등방성있게 성장하고, 제1 전기 전도층의 두께를 증가시키면서, 개구부의 직경이 줄어들거나 트렌치부의 폭이 줄어든다. 결과적으로, 제2 전기 전도층이 형성될 때, 오목부의 실질적인 종횡비가 증가하여, 오목부의 내부에 새로운 전기 도금 용액을 제공하기 힘들고 오목부 내의 제2 전기 전도층 내에 보이드가 생기기 쉽다.The crystal size of copper in the copper layer formed by the electroless plating method can be relatively large. When the thickness of the first electrically conductive layer is designed to be small, therefore, it is sometimes difficult to form the first electrically conductive layer having a uniform thickness. In the case where the first electrically conductive layer having a uniform thickness is made of copper, therefore, the first electrically conductive layer is required to have a thickness of several tens of nm. In the case where the layer is formed by electroless plating, the layer grows substantially isotropically, while increasing the thickness of the first electrically conductive layer, the diameter of the opening is reduced or the width of the trench is reduced. As a result, when the second electrically conductive layer is formed, the substantial aspect ratio of the recess increases, making it difficult to provide a fresh electroplating solution inside the recess and easily causing voids in the second electrically conductive layer in the recess.
상기 문제를 해결하기 위해서, 예를 들어, 비전해 니켈 도금법이 사용되어 작은 두께를 갖는 제1 전기 전도층을 형성한다. 비전해 니켈 도금법에 의해 형성된 니켈 결정 입자는 기둥 형식 또는 형태를 가지며, 작은 두께를 갖는 제1 전기 전도층은 우수한 스텝 커버리지로 균일하게 형성될 수 있다. 결과적으로, 오목부의 실질적인 종횡비에서의 증가는 제2 전기 전도층이 형성될 때 방지될 수 있다. 그러므로 오목부 내의 제2 전기 전도층 내에 보이드가 생기게 되는 문제를 피할 수 있다. 게다가, 비전해 니켈 도금 배스의 온도 및 구성의 제어는 비전해 구리 도금 배스의 온도 및 구성의 제어보다 용이하고, 비전해 니켈 도금은 제1 전기 전도층의 형성의 자동화에 있어서 유리하게 보다 편리하다. 더욱이, 제1 전기 전도층이 니켈로 구성되는 경우에는, 예를 들면, 제2 전기 전도층을 구성하는 구리 원자의 절연 중간층으로의 확산을 방지할 수 있고, 반확산층의 형성이 어떤 경우에는 생략될 수 있다. 바꾸어 말하면, 니켈의 제1 전기 전도층은 비전해 니켈 도금법에 의해, 오목부의 내부를 포함하는 절연 중간층 상에 바로 형성될 수 있다.In order to solve the above problem, for example, an electroless nickel plating method is used to form a first electrically conductive layer having a small thickness. Nickel crystal particles formed by the electroless nickel plating method have a columnar form or shape, and the first electrically conductive layer having a small thickness can be uniformly formed with excellent step coverage. As a result, an increase in the substantial aspect ratio of the recess can be prevented when the second electrically conductive layer is formed. Therefore, the problem of voids occurring in the second electrically conductive layer in the recess can be avoided. In addition, control of the temperature and configuration of the non-electrolytic nickel plating bath is easier than control of the temperature and configuration of the non-electrolytic nickel plating bath, and electroless nickel plating is advantageously more convenient in automating the formation of the first electrically conductive layer. . Furthermore, when the first electrically conductive layer is made of nickel, for example, diffusion of the copper atoms constituting the second electrically conductive layer into the insulating intermediate layer can be prevented, and the formation of the semi-diffusion layer is omitted in some cases. Can be. In other words, the first electrically conductive layer of nickel can be formed directly on the insulating intermediate layer including the inside of the recess by the electroless nickel plating method.
10nm 두께의 니켈 제1 전기 전도층은 촉매제 9F(상품명, Shipley Far East Ltd. 제공)를 사용한 촉매제 처리 및 촉진제 240(상품명, Shipley Far East Ltd. 제공)을 사용한 촉진제 처리가 수행된 후, 비전해 니켈 도금 배스(이를테면, CP1, CP2, CP3, CP4 및 CP5(상품명, Sony Corporation 제공)의 혼합인 비전해 니켈 도금 용액) 내에 50℃의 도금 배스 온도로 1분동안 초음파를 사용하며 기판을 담금으로써 형성될 수 있다.The 10 nm thick nickel first electrically conductive layer was electrolyzed after catalyst treatment with catalyst 9F (trade name, supplied by Shipley Far East Ltd.) and accelerator treatment with accelerator 240 (trade name, supplied by Shipley Far East Ltd.). Immersion of the substrate by using ultrasonic waves for 1 minute at a plating bath temperature of 50 ° C. in a nickel plating bath (e.g., an electroless nickel plating solution which is a mixture of CP1, CP2, CP3, CP4 and CP5 (trade name, supplied by Sony Corporation)) Can be formed.
본 발명은 실시예들과 함께 설명되지만, 본 발명이 그것에 국한되지 않아야 한다. 실시예들에서 설명된 다양한 종류의 물질들 및 조건들은 설명을 목적으로 제시되었고 필요에 따라 변경될 수 있으며, 반도체 장치의 구조들도 또한 설명을 목적으로 제시되었다.The invention is described in conjunction with the examples, but the invention should not be limited thereto. The various kinds of materials and conditions described in the embodiments have been presented for purposes of illustration and may be changed as necessary, and the structures of the semiconductor device have also been presented for the purpose of illustration.
예를 들어, 제1 전기 전도층은 비전해 도금법에 의해 형성된 Ti층으로 구성될 수 있다. 이 경우의 도금 용액은 촉진 반응 물질로서 PdS를 티타늄 황산염에 추가함으로써 준비된 도금 용액 또는 HCHO 및 H2O를 티타늄 황산염에 추가함으로써 준비된 도금 용액으로부터 선택될 수 있다. 게다가, 제1 전기 전도층은 비전해 도금법에 의해 형성된 TiN층으로 구성될 수 있다. 이 경우에 도금 용액은 촉진 반응 물질로서 PdS를 NH4OH 또는 HNO3를 함유한 티타늄 황산염에 추가함으로써 준비된 도금 용액 또는 HCHO 및 NH4OH를 티타늄 황산염에 추가함으로써 준비된 도금 용액으로부터 선택될 수 있다.For example, the first electrically conductive layer may be composed of a Ti layer formed by an electroless plating method. The plating solution in this case can be selected from the plating solution prepared by adding PdS to titanium sulfate as the promoting reaction material or the plating solution prepared by adding HCHO and H 2 O to titanium sulfate. In addition, the first electrically conductive layer may be composed of a TiN layer formed by an electroless plating method. In this case, the plating solution may be selected from the plating solution prepared by adding PdS to titanium sulfate containing NH 4 OH or HNO 3 as the promoting reaction material or the plating solution prepared by adding HCHO and NH 4 OH to titanium sulfate.
제2 전기 전도층은 은(Ag)으로 구성될 수 있다. 표 10은 전기 도금법에 의해 은으로된 제2 전기 전도층을 형성하기 위한 조건의 일예를 나타낸다. 더욱이, 제2 전기 전도층은 백금(Pt)으로 구성될 수 있다. 표 11은 전기 도금법에 의해 백금으로된 제2 전기 전도층을 형성하기 위한 조건의 일예를 나타낸다.The second electrically conductive layer may be made of silver (Ag). Table 10 shows an example of the conditions for forming the second electrically conductive layer made of silver by the electroplating method. Moreover, the second electrically conductive layer may be made of platinum (Pt). Table 11 shows an example of the conditions for forming the second electrically conductive layer made of platinum by the electroplating method.
구리(Cu)로 구성된 트렌치 배선용 비산화층으로서, 예를 들어, 캐핑층(capping layer)(배선 보호층)이 트렌치 배선의 표면 상에 TiN으로 형성될 수 있다. 캐핑층은 표 12에 나타낸 스퍼터링 조건하에서 30nm의 두께를 갖는 TiN층을 전체 표면 상에 형성한 후, 리소그래피 기술 및 건식 에칭 기술에 따라 TiN층을 패터닝함으로써 형성될 수 있다. 표 13은 건식 에칭 조건을 나타낸다.As a non-oxidation layer for trench wiring made of copper (Cu), for example, a capping layer (wiring protective layer) may be formed of TiN on the surface of the trench wiring. The capping layer can be formed by forming a TiN layer having a thickness of 30 nm on the entire surface under the sputtering conditions shown in Table 12, and then patterning the TiN layer in accordance with a lithography technique and a dry etching technique. Table 13 shows dry etching conditions.
본 발명에 의해서 제공된 반도체 장치의 제조 공정에 따르면, 시드층으로서 작용하는 제1 전기 전도층은, 제1 전기 전도층이 우수한 스텝 커버리지로 균일하게 형성될 수 있도록 비전해 도금법에 의해 오목부 내에 형성된다. 그리고, 제2 전기 전도층은, 충분한 두께를 갖도록, 시드층으로 작용하는 제1 전기 전도층 상에 전기 도금법에 의해 형성될 수 있다. 오목부가 큰 종횡비를 갖는다고 해도, 그 결과, 오목부를 채우는데 실패하지 않도록 오목부는 우수하게 채워질 수 있고 매우 정확하게 채워질 수 있다. 그러므로 접속 홀, 트렌치 배선 또는 트렌치 배선과 오목부가 제2 전기 전도층으로 완전히 채워지는 접속홀과의 결합이 얻어질 수 있다. 더욱이, 제2 전기 전도층이 예를 들어, 구리(Cu)로 이루어진 경우, 제2 전기 전도층은 고속에서 동작가능한 고도로 신뢰할 수 있는 반도체 장치가 높은 생산성으로 제조될 수 있도록 낮은 고유 저항 및 일렉트로마이그레이션에 대한 우수한 내구성을 갖는다.According to the manufacturing process of the semiconductor device provided by the present invention, the first electrically conductive layer serving as the seed layer is formed in the recess by the electroless plating method so that the first electrically conductive layer can be uniformly formed with excellent step coverage. do. And, the second electrically conductive layer can be formed by the electroplating method on the first electrically conductive layer serving as the seed layer so as to have a sufficient thickness. Even if the recess has a large aspect ratio, as a result, the recess can be filled well and filled very accurately so as not to fail to fill the recess. Therefore, the connection of the connection hole, the trench wiring or the trench wiring and the connection hole in which the recess is completely filled with the second electrically conductive layer can be obtained. Furthermore, when the second electrically conductive layer is made of, for example, copper (Cu), the second electrically conductive layer can be fabricated with low specific resistance and electromigration so that highly reliable semiconductor devices operable at high speed can be manufactured with high productivity. Has excellent durability against.
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