KR100451767B1 - Method for forming interconnect structures of semiconductor device - Google Patents
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Abstract
본 발명은 금속 배선의 매립특성을 개선하여 신뢰도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것으로, 하부 금속 배선상의 절연막에 플러그용 콘택홀 및 상부 금속 배선용 트렌치를 형성하는 단계;전면에 베리어 금속층, 금속 시드층을 차례로 형성하는 단계;상기 금속 시드층이 상기 콘택홀 및 트렌치 내측면에 스페이서 형태로 남도록 상기 금속 시드층을 선택적으로 제거하는 단계;무전해 도금 용액에서 금속 입자를 성장시켜 상기 콘택홀과 트렌치 내에 금속 물질을 충진하는 단계;수소환원 분위기에서 열처리하여 상기 금속 물질의 구조를 안정화하는 단계를 포함한다.The present invention relates to a method for forming a metal wiring of a semiconductor device that can improve reliability by improving a buried property of a metal wiring, comprising: forming a plug contact hole and an upper metal wiring trench in an insulating film on a lower metal wiring; Forming a barrier metal layer and a metal seed layer in sequence; selectively removing the metal seed layer such that the metal seed layer remains in a spacer form on the inner side of the contact hole and the trench; growing metal particles in an electroless plating solution Filling a metal material into the contact hole and the trench; and stabilizing the structure of the metal material by heat treatment in a hydrogen reducing atmosphere.
Description
본 발명은 반도체 소자의 금속 배선에 관한 것으로, 특히 금속 배선의 신뢰도를 향상시키는 데 적당한 반도체 소자의 금속 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metal wiring of semiconductor devices, and more particularly to a method for forming metal wiring of semiconductor devices suitable for improving the reliability of metal wiring.
최근의 반도체 집적회로에는 절연을 위해 대개 이산화 실리콘(SiO2) 또는 실리카와 같은 절연층으로 분리된 다층 구조를 포함한다.Recent semiconductor integrated circuits typically include a multilayer structure separated by an insulating layer, such as silicon dioxide (SiO 2 ) or silica, for isolation.
그리고, 반도체 소자의 집적도가 증가함에 따라 절연층의 두께는 1 um로 제한되고 있으며, 플러그의 에스팩트 비율(aspect ratio)이 5:1 이상으로 요구되므로 플러그의 지름은 0.25 um에서 0.18 um 이하로 감소하고 있다.In addition, as the degree of integration of semiconductor devices increases, the thickness of the insulating layer is limited to 1 um, and the diameter of the plug is required to be greater than or equal to 5: 1, so the diameter of the plug is 0.25 um to 0.18 um or less. It is decreasing.
따라서, 금속 배선을 형성하는 물질의 특성이 중요 시 되는데, 플러그가 소형화될수록 속도 성능을 위해서 금속 배선을 형성하는 물질이 더 작은 비저항을 가져야 한다.Therefore, the properties of the material forming the metal wiring are important. As the plug becomes smaller, the material forming the metal wiring should have a smaller specific resistance for speed performance.
일반적으로 반도체 소자의 금속 배선으로 널리 사용하는 금속으로 알루미늄(Al), 알루미늄 합금 및 텅스텐(W) 등이 있다.Generally, metals widely used as metal wirings of semiconductor devices include aluminum (Al), aluminum alloys, and tungsten (W).
그러나, 이러한 금속들은 반도체 소자가 고집적화됨에 따라 낮은 녹는점과 높은 비저항으로 인하여 고집적 반도체 소자에 더 이상 적용이 어렵게 되었다.However, these metals are difficult to be applied to highly integrated semiconductor devices due to the low melting point and high resistivity as the semiconductor devices are highly integrated.
따라서, 금속 배선의 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며 이러한 물질들 중 비저항이 낮고 전자 이동(Electro Migration ; EM)과 스트레스 이동(Stress Migration ; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.Therefore, as an alternative material of the metal wiring, copper (Cu), gold (Au), silver (Ag), cobalt (Co), chromium (Cr), nickel (Ni), and the like, which have excellent conductivity, are among the materials. Copper and copper alloys, which are low in reliability, excellent in electron migration (EM) and stress migration (SM), and inexpensive to produce, are widely applied.
이러한 구리를 사용하여 플러그 및 금속 배선을 형성하는 방법은 전해 도금법(Electro Plating), 물리적 기상 증착법(Physical Vapor Deposition ; PVD), 화학적 기상 증착법(Chemical Vapor Deposition ; CVD), 무전해 도금법(Electroless Plating) 등이 있다.The method of forming a plug and a metal wiring using copper may be performed by electroplating, physical vapor deposition (PVD), chemical vapor deposition (CVD), or electroless plating (Electroless Plating). Etc.
그러나, 물리적 기상 증착법은 단차 피복성이 불량하고, 화학적 기상 증착법은 전자 이동의 신뢰성이 떨어지고 증착 속도가 느리다는 단점이 있다.However, the physical vapor deposition method has a disadvantage in that the step coverage is poor, and the chemical vapor deposition method has a low reliability of electron transfer and a slow deposition rate.
따라서, 콘택홀과 트렌치에 구리 시드층(Seed layer)을 먼저 형성하고 이후 구리 전해 도금법으로 콘택홀과 트렌치를 매립하는 공정을 주로 사용하고 있다.Accordingly, a process of first forming a copper seed layer in the contact hole and the trench and then filling the contact hole and the trench by copper electroplating is mainly used.
이하, 종래 기술에 따른 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method for forming metal wirings of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1f는 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of forming metal wirings of a conventional semiconductor device.
종래의 반도체 소자의 금속 배선 형성방법은 도 1a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상의 절연층(1)내에 하부 금속 배선 형성용 트렌치를 형성하고, 상기 트렌치내에 금속 물질을 매립하여 하부 금속 배선(2)을 형성한다.In the conventional method of forming metal wirings of a semiconductor device, as shown in FIG. 1A, a lower metal wiring forming trench is formed in an insulating layer 1 on a semiconductor substrate (not shown), and a metal material is embedded in the trench. The lower metal wiring 2 is formed.
이어, 상기 하부 금속 배선(2) 상에 실리콘 질화 물질(SiN)을 증착하여 제 1 캡핑층(capping layer)(3)을 형성하고, 상기 제 1 캡핑층(3) 상에 이산화 실리콘(SiO2) 또는 Low-k 물질을 이용하여 층간 절연막(Inter Metal Dielectric)(4)을 형성한다.Subsequently, a silicon nitride material (SiN) is deposited on the lower metal wire 2 to form a first capping layer 3, and silicon dioxide (SiO 2 ) is formed on the first capping layer 3. ) Or a low-k material to form an intermetal dielectric 4.
그리고, 상기 층간 절연막(4)을 선택적으로 식각하여 콘택홀 및 상부 금속배선용 트렌치를 형성한다.The interlayer insulating layer 4 is selectively etched to form a contact hole and an upper metal wiring trench.
여기서, 상기 층간 절연막(4)의 식각은 플라즈마 식각을 포함하는 절연막 식각 공정에 의하여 이루어진다.The etching of the interlayer insulating film 4 is performed by an insulating film etching process including plasma etching.
또한, 이산화 실리콘 및 유기 물질을 식각하는 기술은 버퍼링된 불화수소 및 아세톤 또는 EKC와 같은 화합물을 이용할 수 있다.In addition, techniques for etching silicon dioxide and organic materials may utilize buffered hydrogen fluoride and compounds such as acetone or EKC.
도 1b에 도시한 바와 같이, 클리닝(Cleaning) 공정을 통해 콘택홀 내부에 잔존하는 폴리머(Polymer)를 제거한 후, 노출된 전면에 베리어 금속층(5)을 형성한다.As shown in FIG. 1B, after removing a polymer remaining in the contact hole through a cleaning process, the barrier metal layer 5 is formed on the exposed entire surface.
여기서, 상기 베리어 금속층(5)은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈(Ta), 탄탈 질화막(TaN)중에 어느 하나를 물리적 기상 증착법으로 증착하여 형성한다.Here, the barrier metal layer 5 is formed by depositing any one of titanium (Ti), titanium nitride layer (TiN), tantalum (Ta), and tantalum nitride layer (TaN) by physical vapor deposition.
그리고, 상기 베리어 금속층(5)은 약 25 내지 400Å, 바람직하게 약 100Å의 두께로 형성한다.The barrier metal layer 5 is formed to a thickness of about 25 to 400 kPa, preferably about 100 kPa.
현재는 단차 피복성이 우수한 화학적 기상 증착법(Chemical vapor deposition ; CVD)에 의해 TaN, WC, WN, TiSiN 등을 증착하는 방법을 개발 중에 있다.Currently, a method of depositing TaN, WC, WN, TiSiN, etc. by chemical vapor deposition (CVD) with excellent step coverage is being developed.
이어, 도 1c에 도시한 바와 같이, 콘택홀 및 트렌치 내부에 충진되는 금속물질에 대한 양호한 접착을 제공하기 위해 상기 베리어 금속층(5) 전면에 구리 시드층(6)을 증착한다.Subsequently, as shown in FIG. 1C, a copper seed layer 6 is deposited over the barrier metal layer 5 to provide good adhesion to the metal material filled in the contact hole and the trench.
여기서, 상기 구리 시드층(6)은 물리적 기상 증착법 또는 화학적 기상 증착법에 의해 200 내지 1000Å의 두께로 증착하여 형성한다.Here, the copper seed layer 6 is formed by depositing to a thickness of 200 to 1000Å by physical vapor deposition or chemical vapor deposition.
도 1d에 도시한 바와 같이, 상기 구리 시드층(6) 상에 구리를 전해 도금하여 콘택홀과 트렌치를 완전히 매립할 수 있을 정도의 두께로 구리층(6a)을 증착한다.As shown in FIG. 1D, copper is electroplated on the copper seed layer 6 to deposit a copper layer 6a to a thickness sufficient to completely fill the contact holes and trenches.
여기서, 전해액으로는 황산구리(CuSO4)·5H2O, H2SO4등을 소정의 농도로 혼합하여 사용하며, 구리(Cu)의 농도는 약 17g/L, CuSO4는 약 67g/L, H2SO4는 약 170g/L을 사용하고, 전해액은 상온 약 25℃에서 공급한다.Here, as the electrolyte, copper sulfate (CuSO 4 ) 5H 2 O, H 2 SO 4 and the like are mixed and used at a predetermined concentration. The copper (Cu) concentration is about 17 g / L, CuSO 4 is about 67 g / L, H 2 SO 4 is used at about 170g / L, the electrolyte is supplied at room temperature of about 25 ℃.
전해 도금의 구체적인 공정은, 먼저 구리 시드층(6)이 형성된 기판을 전기도금을 진행할 챔버안으로 로딩한 다음, 기판을 전해액에 담근다.In the specific process of electrolytic plating, first, a substrate on which the copper seed layer 6 is formed is loaded into a chamber to be electroplated, and then the substrate is immersed in the electrolyte solution.
이때, 전해액에 포함된 황산액(H2SO4)에 의해 구리 시드층(6)의 일부가 용해되는데, 일부에서는 시드층이 없어진 부분이 발생한다.At this time, a part of the copper seed layer 6 is dissolved by the sulfuric acid solution (H 2 SO 4 ) contained in the electrolytic solution, in which a part where the seed layer is missing occurs.
그리고, 전류를 인가하여 콘택홀이 매립될 정도의 두께로 구리층(6a)을 형성한다.The copper layer 6a is formed to a thickness such that the contact hole is filled by applying a current.
이때, 전류가 흐르지 않는 상태에서 황산에 의해 구리 시드층(6)이 제거된 부분에서는 구리막이 증착되지 않아서 콘택홀 내에 공동이 형성된다.At this time, the copper film is not deposited in the portion where the copper seed layer 6 is removed by sulfuric acid while no current flows, so that a cavity is formed in the contact hole.
따라서, 소자의 전기적 특성뿐만 아니라 신뢰성에 큰 문제점을 일으키게 된다.Therefore, not only the electrical characteristics but also the reliability of the device is caused.
도 1e에 도시한 바와 같이, 상기 구리층(6a)을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)법으로 평탄화하는데, 평탄화 중에 구리층(6a), 베리어 금속층(5), 층간 절연막(4)의 일부가 구조의 상부에서 제거되어 플러그 및 상부 금속 배선을 형성한다.As shown in Fig. 1E, the copper layer 6a is planarized by Chemical Mechanical Polishing (CMP) method, and the planarization of the copper layer 6a, barrier metal layer 5, and interlayer insulating film 4 is performed during planarization. Some are removed from the top of the structure to form plugs and top metal wiring.
그리고, 표면 세정 공정을 통해 화학적 기계적 연마법으로 유발된 표면 결함 및 불순물 입자(Particle) 등을 제거한다.The surface cleaning process removes surface defects and impurity particles caused by chemical mechanical polishing.
또한, 도 1f에 도시한 바와 같이, 상기 층간 절연막(4)과 상부 금속 배선의 표면에 질화 물질을 증착하여 제 2 캡핑층(7)을 형성한다.In addition, as shown in FIG. 1F, a nitride material is deposited on the surfaces of the interlayer insulating film 4 and the upper metal wiring to form a second capping layer 7.
그러나, 상기와 같은 종래 반도체 소자의 금속 배선 형성방법은 다음과 같은 문제점이 있다.However, the metal wiring formation method of the conventional semiconductor device as described above has the following problems.
높은 단차비와 좁은 콘택홀 및 트렌치를 갖는 패턴에서 물리적 기상 증착법에 의해 베리어 금속층을 형성한 후 전해 도금법으로 금속 물질을 매립하는 경우, 전해 도금을 위한 전기 도전층 역할을 하는 구리 시드층의 결함으로 인해 콘택홀 및 트렌치에 충진되는 금속 배선의 매립 불량이 발생한다.When the barrier metal layer is formed by physical vapor deposition in a pattern having a high step ratio and narrow contact holes and trenches, and the metal material is embedded by electrolytic plating, defects in the copper seed layer serving as an electrically conductive layer for electroplating may be caused. As a result, a poor embedding of the metal wiring filled in the contact hole and the trench occurs.
이로 인해 금속 배선 내부에 동공이 형성되므로 금속 배선의 저항이 높아지며 플러그의 단락이 유발된다.As a result, a cavity is formed in the metal wiring, which increases resistance of the metal wiring and causes a short circuit of the plug.
또한, 콘택홀 및 트렌치 패턴이 없는 영역의 상부에도 금속 배선이 형성되므로, 구조의 상부에 형성된 금속 배선을 제거하기 위한 과도한 CMP 공정에서 금속 배선의 디슁(dishing)현상 및 저유전율 절연막 패턴의 에로젼(errosion)을 초래한다.In addition, since the metal wiring is formed in the upper portion of the region without the contact hole and the trench pattern, the dishing of the metal wiring and the erosion of the low dielectric constant insulating film pattern in an excessive CMP process for removing the metal wiring formed on the upper portion of the structure. results in errosion.
본 발명은 이와 같은 종래 반도체 소자의 금속 배선 형성방법의 문제를 해결하기 위한 것으로, 무전해 도금법을 이용하여 콘택홀과 트렌치 내부에만 선택적으로 금속 물질을 매립함으로써 매립특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 데 그 목적이 있다.The present invention is to solve the problem of the conventional method of forming a metal wiring of the semiconductor device, a semiconductor device capable of improving the buried characteristics by selectively filling the metal material only in the contact hole and the trench inside by using an electroless plating method It is an object to provide a method for forming metal wiring.
도 1a 내지 도 1f는 종래 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도1A to 1F are cross-sectional views illustrating a method of forming metal wirings of a conventional semiconductor device.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도2A to 2F are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21 : 절연층 22 : 하부 금속 배선21: insulating layer 22: lower metal wiring
23 : 확산 방지막 24 : 제 1 층간 절연막23 diffusion barrier film 24 first interlayer insulating film
25 : 제 1 하드마스크 26 : 제 2 층간 절연막25: first hard mask 26: second interlayer insulating film
27 : 제 2 하드마스크 28 : 베리어 금속층27: second hard mask 28: barrier metal layer
29 : 금속 시드층 30 : 금속층29 metal seed layer 30 metal layer
31 : 보호막31: protective film
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 하부 금속 배선상의 절연막에 플러그용 콘택홀 및 상부 금속 배선용 트렌치를 형성하는 단계;전면에 베리어 금속층, 금속 시드층을 차례로 형성하는 단계;상기 금속 시드층이 상기 콘택홀 및 트렌치 내측면에 스페이서 형태로 남도록 상기 금속 시드층을 선택적으로 제거하는 단계;무전해 도금 용액에서 금속 입자를 성장시켜 상기 콘택홀과 트렌치 내에 금속 물질을 충진하는 단계;수소환원 분위기에서 열처리하여 금속 물질의 구조를 안정화하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a metal wiring in a semiconductor device, the method comprising: forming a contact hole for a plug and a trench for forming an upper metal wiring in an insulating layer on a lower metal wiring; forming a barrier metal layer and a metal seed layer on the front surface in turn Selectively removing the metal seed layer such that the metal seed layer remains in the contact hole and the inner surface of the trench in the form of a spacer; growing metal particles in an electroless plating solution to form a metal material in the contact hole and the trench; Filling; It characterized in that it comprises a step of stabilizing the structure of the metal material by heat treatment in a hydrogen reducing atmosphere.
이하, 본 발명의 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method of forming metal wirings of a semiconductor device of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.2A to 2F are cross-sectional views for explaining a method for forming metal wirings of a semiconductor device according to the present invention.
도 2a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상의 절연층(21)내에 하부 금속 배선 형성용 트렌치를 형성하고, 상기 트렌치내에 금속 물질, 예컨대 구리(Cu), 텅스텐(W), 알루미늄(Al) 중에 어느 하나를 매립하여 하부 금속 배선(22)을 형성한다.As shown in FIG. 2A, a trench for forming a lower metal wiring is formed in an insulating layer 21 on a semiconductor substrate (not shown), and a metal material such as copper (Cu), tungsten (W), and aluminum is formed in the trench. Any one of Al is buried to form the lower metal wiring 22.
이어, 상기 하부 금속 배선(22) 상에 확산 방지막(23), 제 1 층간 절연막(24), 제 1 하드마스크(25) 및 제 2 층간 절연막(26), 제 2 하드마스크(27)를 차례로 형성한다.Next, the diffusion barrier 23, the first interlayer insulating layer 24, the first hard mask 25, the second interlayer insulating layer 26, and the second hard mask 27 are sequentially formed on the lower metal wiring 22. Form.
이때, 상기 제 1, 2 층간 절연막(24)(26)은 폴리머 계열의 저유전율(Low-k) 물질을 증착하여 형성한다.In this case, the first and second interlayer insulating films 24 and 26 are formed by depositing a polymer-based low-k material.
그리고, 상기 확산 방지막(23), 제 1 층간 절연막(24) 및 제 1 하드마스크(25)을 선택적으로 제거하여 상기 하부 금속 배선(22)이 노출되도록 플러그용 콘택홀을 형성하고, 상기 제 2 층간 절연막(26) 및 제 2 하드마스크(27)을 선택적으로 제거하여 상부 금속 배선용 트렌치를 형성한다.Then, the diffusion barrier 23, the first interlayer insulating layer 24, and the first hard mask 25 are selectively removed to form a contact hole for a plug to expose the lower metal wiring 22, and the second The interlayer insulating layer 26 and the second hard mask 27 are selectively removed to form an upper metal wiring trench.
여기서, 상기 콘택홀 및 상부 금속 배선용 트렌치를 형성하는 공정은 단일 상감방식(Single Damascene) 또는 이중 상감방식(Dual Damascene)을 이용하여 형성한다.Here, the process of forming the contact hole and the upper metal wiring trench is formed using a single damascene or a dual damascene.
이어, 클리닝(Cleaning) 공정을 통해 콘택홀 내부에 잔존하는 폴리머(Polymer)를 제거하는데, 하부 금속 배선(22)이 텅스텐 또는 알루미늄으로 형성된 경우에는 고주파 전원을 이용하는 RF 플라즈마 세정 방법으로 진행되고, 하부 금속 배선(22)이 구리인 경우에는 리액티브 클리닝(Reactive Cleaning) 방법을 이용하여 콘택홀 내부의 노출된 하부 금속 배선(22) 표면을 세정한다.Subsequently, the remaining polymer inside the contact hole is removed through a cleaning process. When the lower metal wire 22 is formed of tungsten or aluminum, the RF plasma cleaning method using a high frequency power source is performed. When the metal wires 22 are copper, the exposed lower metal wires 22 inside the contact hole are cleaned by using a reactive cleaning method.
그리고, 도 2b에 도시한 바와 같이, 상기 콘택홀과 트렌치 내부를 포함하는 전면에 베리어 금속층(Barrier Metal layer)(28)을 형성하는데, 이때 100Å 이상의 두께로 증착하여 콘택홀 측벽에는 10Å 이상의 두께가 되도록 한다.As shown in FIG. 2B, a barrier metal layer 28 is formed on the entire surface including the contact hole and the inside of the trench, wherein the barrier metal layer 28 is deposited to a thickness of 100 μs or more to have a thickness of 10 μs or more on the sidewall of the contact hole. Be sure to
여기서, 상기 베리어 금속층(28)은 이온화 물리적 기상 증착법(Ionized PVD)이나 유기금속 화학적 기상 증착법(Metal-Organic CVD) 또는 화학적 기상 증착법에 의한 TiN, 이온화 물리적 기상 증착법 또는 화학적 기상 증착법에 의해 Ta, TaN,화학적 기상 증착법에 의한 WN, 물리적 기상 증착법 또는 화학적 기상 증착법에 의한 TiAlN, TiSiN, TaSiN 중에 어느 하나를 이용하여 형성한다.Here, the barrier metal layer 28 may be formed of ionized physical vapor deposition (Ionized PVD), organometallic chemical vapor deposition (Metal-Organic CVD) or chemical vapor deposition, TiN, ionized physical vapor deposition, or chemical vapor deposition. It is formed using any one of WN by chemical vapor deposition, physical vapor deposition or TiAlN, TiSiN, TaSiN by chemical vapor deposition.
이어, 상기 콘택홀 및 트렌치 내부에 충진되는 금속물질에 대한 양호한 접착을 제공하기 위해 상기 베리어 금속층(28) 전면에 금속 시드층(29)을 증착한다.A metal seed layer 29 is then deposited over the barrier metal layer 28 to provide good adhesion to the metal material filled in the contact holes and trenches.
여기서, 상기 금속 시드층(29)은 Cu, Ni, Mo, Pt, Ti, Al 중에 어느 하나를 물리적 기상 증착법이나 화학적 기상 증착법 또는 원자층 증착법(Automic Layer Deposition : ALD)으로 증착하며, 50∼500Å의 두께로 형성한다.The metal seed layer 29 is formed by depositing any one of Cu, Ni, Mo, Pt, Ti, and Al by physical vapor deposition, chemical vapor deposition, or atomic layer deposition (ALLD). It is formed to the thickness of.
이어, 도 2c에 도시한 바와 같이, 전면(Blanket) 식각을 실시하여 상기 콘택홀 및 트렌치 내부의 측면에만 스페이서 형태의 상기 금속 시드층(29)이 남도록 콘택홀 및 트렌치 패턴이 없는 제 2 하드마스크(27) 상의 금속 시드층(29)을 제거한다.Next, as shown in FIG. 2C, a second hard mask without a contact hole and a trench pattern is formed such that a spacer is etched so that the metal seed layer 29 having a spacer form remains only on the side surfaces of the contact hole and the trench. The metal seed layer 29 on 27 is removed.
그리고, 도 2d에 도시한 바와 같이, 무전해 도금 공정을 이용하여 콘택홀 및 트렌치 내부에 금속층(30)을 성장시킨다.As shown in FIG. 2D, the metal layer 30 is grown in the contact hole and the trench using an electroless plating process.
이때, 상기 금속 시드층(29)이 존재하는 부위에서만 구리이온의 환원반응이 진행되므로 금속 입자는 콘택홀과 트렌치 내부에서만 성장한다.At this time, since the reduction reaction of copper ions proceeds only at the site where the metal seed layer 29 exists, the metal particles grow only in the contact hole and the trench.
여기서, 무전해 도금 용액은 구리 양이온을 공급하는 CuSO4, 전자를 공급하는 포르말린(HCHO)과 같은 환원제, 용액의 수명 연장을 위해 첨가하는 롯셀염 등으로 구성되며, pH 조절 용액, 계면 활성제(Surfactant) 등이 첨가된다.Here, the electroless plating solution is composed of a CuSO 4 supplying a copper cation, a reducing agent such as formalin (HCHO) supplying electrons, a lotel salt added to extend the life of the solution, and a pH adjusting solution, a surfactant (Surfactant) ) And the like are added.
또한, 금속층(30)을 성장시키기 위해 상기 무전해 도금 용액은 20∼100℃를유지해야 하며, 10-4∼10M의 Cu2+이온 농도와 pH10∼13의 산도(酸度)를 유지해야 한다.In addition, in order to grow the metal layer 30, the electroless plating solution should be maintained at 20 to 100 ° C., and maintains a Cu 2+ ion concentration of 10 −4 to 10 M and an acidity of pH 10 to 13 .
이후, 도 2e에 도시한 바와 같이, 상온∼350℃의 온도의 수소환원분위기에서 열처리하여 금속층(30)의 결정 구조를 안정화시킨다.Thereafter, as shown in FIG. 2E, the crystal structure of the metal layer 30 is stabilized by heat treatment in a hydrogen reduction atmosphere at a temperature of room temperature to 350 ° C. FIG.
이때, 상기 수소환원분위기는 H2만을 이용하거나, H2+Ar(0∼95%) 또는 H2+N2(0∼95%) 등의 수소혼합기체를 이용한다.In this case, the hydrogen is used in a reducing atmosphere of hydrogen gas mixture, such as using only the H 2, or, H 2 + Ar (0~95% ) or H 2 + N 2 (0~95% ).
그리고, 제 2 하드마스크(27)의 상부가 노출되도록 전면을 화학적 기계적 연마법(CMP)으로 평탄화하여 상기 베리어 금속층(28)을 구조의 상부에서 제거하고, 콘택홀 및 트렌치에 각각 플러그와 상부 금속 배선을 형성한다.The entire surface of the second hard mask 27 is planarized by chemical mechanical polishing (CMP) to remove the barrier metal layer 28 from the upper portion of the structure, and the plug and the upper metal are respectively formed in the contact hole and the trench. Form the wiring.
이어, 도 2f에 도시한 바와 같이, 표면 세정 공정을 통해 화학적 기계적 연마법에 의해 유발된 표면 결함 및 불순물 입자 등을 제거하고, 상기 금속층(30)의 표면에 생성된 구리 자연산화막(도시하지 않음)을 환원시킨 후, 공기 중에 노출시키지 않은 채로 상기 금속층(30)을 포함한 전면에 실리콘 옥사이드 또는 나이트라이드를 증착하여 보호막(passivation)(31)을 형성한다.Subsequently, as illustrated in FIG. 2F, surface defects and impurity particles caused by chemical mechanical polishing are removed through a surface cleaning process, and a copper native oxide film (not shown) formed on the surface of the metal layer 30 is removed. ), And then a passivation layer 31 is formed by depositing silicon oxide or nitride on the entire surface including the metal layer 30 without exposing to air.
여기서, 상기 보호막(31)은 상부 금속 배선내의 구리 원자가 상부의 층간 절연막(도시하지 않음)으로 확산되어 발생하는 배선사이의 누설을 방지하기 위하여 형성된다.Here, the protective film 31 is formed to prevent leakage between the wirings generated by diffusion of copper atoms in the upper metal wirings into the upper interlayer insulating film (not shown).
상기와 같은 본 발명의 반도체 소자의 금속 배선 형성방법은 다음과 같은 효과가 있다.The metal wiring forming method of the semiconductor device of the present invention as described above has the following effects.
첫째, 무전해 도금법을 이용하여 콘택홀과 트렌치 내에 구리를 매립함으로써 크기가 작은 콘택홀 내에도 금속막 매립이 가능하다.First, by embedding copper in the contact hole and the trench using an electroless plating method, the metal film can be embedded in the small contact hole.
따라서, 플러그 내부의 결함 및 단락을 방지하고 금속 배선의 신뢰성을 향상시킬 수 있는 효과가 있다.Therefore, there is an effect that can prevent defects and short circuits inside the plug and improve the reliability of the metal wiring.
둘째, 콘택홀 및 트렌치 내에만 선택적으로 금속막을 형성함으로써 CMP 공정으로 인한 구리막의 디슁 및 저유전율 절연막의 패턴 에로젼을 방지할 수 있다.Second, by selectively forming the metal film only in the contact hole and the trench, pattern erosion of the copper film and the low dielectric constant insulating film due to the CMP process can be prevented.
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