JPH11283979A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、配線材料としてＣｕを用いる半導
体装置の製造に適用して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method suitable for manufacturing a semiconductor device using Cu as a wiring material.
【０００２】[0002]
【従来の技術】ＬＳＩの高速化が進行する中で、配線抵
抗を下げるために配線材料をＡｌからＣｕに置き換える
開発が進められている。現状のＡｌ配線は、半導体基板
上にＡｌ膜を成膜した後、このＡｌ膜を反応性イオンエ
ッチング（ＲＩＥ）法によりパターニングすることによ
り形成される。Ｃｕ配線を現状のＡｌ配線の形成工程と
同様の工程、すなわちＣｕ膜の成膜とＲＩＥ法によるパ
ターニングとにより形成する方法では、Ｃｕ膜のＲＩＥ
技術が確立されていない問題がある。この問題を克服す
る手法として、いわゆるデュアルダマシン（Dual Damas
cene）プロセスがある。これは、層間絶縁膜に接続孔お
よび配線溝を形成した半導体基板上にＣｕ膜を成膜した
後、化学機械研磨（ＣＭＰ）法によりこのＣｕ膜の研磨
を行い、接続孔および配線溝に埋め込まれたＣｕ配線を
形成するプロセスである。このデュアルダマシンプロセ
スは、Ｃｕ膜のドライエッチング技術を必要とせず、し
かも接続孔の埋め込みと配線形成とを同時に行うことが
できることにより、Ｃｕ配線の実用化と工程削減による
プロセスの低コスト化との両面で期待されている技術で
ある。2. Description of the Related Art As the speed of LSIs has increased, development has been underway to replace the wiring material with Al instead of Cu in order to reduce the wiring resistance. The current Al wiring is formed by forming an Al film on a semiconductor substrate and then patterning the Al film by a reactive ion etching (RIE) method. In a method similar to the current Al wiring forming step, that is, a method of forming a Cu film by forming a Cu film and patterning by RIE, the RIE of the Cu film is performed.
There is a problem that the technology has not been established. As a method to overcome this problem, a so-called Dual Damas
cene) process. This is because, after a Cu film is formed on a semiconductor substrate having a connection hole and a wiring groove formed in an interlayer insulating film, the Cu film is polished by a chemical mechanical polishing (CMP) method and embedded in the connection hole and the wiring groove. This is a process for forming a Cu wiring. This dual damascene process does not require the dry etching technology of the Cu film and can simultaneously perform the burying of the connection hole and the formation of the wiring. This technology is expected on both sides.
【０００３】図１３〜図１６に、従来のデュアルダマシ
ンプロセスによる配線形成フローを示す。FIGS. 13 to 16 show a wiring forming flow by a conventional dual damascene process.
【０００４】この従来の技術によれば、まず、図１３に
示すように、あらかじめトランジスタなどの素子（図示
せず）が形成された半導体基板１０１上に層間絶縁膜１
０２を成膜した後、この層間絶縁膜１０２にリソグラフ
ィー技術およびドライエッチング技術により配線溝１０
３を形成し、この配線溝１０３内に第１層目のＣｕ配線
１０４を溝配線として形成する。次に、基板全面に層間
絶縁膜１０５を成膜する。According to this conventional technique, first, as shown in FIG. 13, an interlayer insulating film 1 is formed on a semiconductor substrate 101 on which elements such as transistors (not shown) are formed in advance.
02 is formed on the interlayer insulating film 102 by lithography and dry etching.
3 is formed, and a first-layer Cu wiring 104 is formed in the wiring groove 103 as a groove wiring. Next, an interlayer insulating film 105 is formed over the entire surface of the substrate.
【０００５】次に、図１４に示すように、層間絶縁膜１
０５の所定部分をリソグラフィー技術およびドライエッ
チング技術によりエッチング除去してＣｕ配線１０４に
達する接続孔１０６およびその上の配線溝１０７を形成
する。[0005] Next, as shown in FIG.
A predetermined portion 05 is etched and removed by lithography and dry etching to form a connection hole 106 reaching the Cu wiring 104 and a wiring groove 107 thereon.
【０００６】次に、図１５に示すように、Ｃｕが層間絶
縁膜１０５に拡散するのを防止するための拡散防止膜、
すなわちバリアメタル膜１０８を基板全面に成膜した
後、このバリアメタル膜１０８上にＣｕ膜１０９を接続
孔１０６および配線溝１０７が完全に埋め込まれるよう
に十分に厚く成膜する。Next, as shown in FIG. 15, a diffusion preventing film for preventing Cu from diffusing into the interlayer insulating film 105,
That is, after the barrier metal film 108 is formed on the entire surface of the substrate, a Cu film 109 is formed on the barrier metal film 108 to be sufficiently thick so that the connection holes 106 and the wiring grooves 107 are completely buried.
【０００７】次に、Ｃｕ膜１０９およびバリアメタル膜
１０８をＣＭＰ法により研磨して接続孔１０６の内部お
よび配線溝１０７の内部にのみこれらの膜を残す。これ
によって、図１６に示すように、第２層目のＣｕ配線１
１０がデュアルダマシン配線として形成される。Next, the Cu film 109 and the barrier metal film 108 are polished by the CMP method to leave these films only inside the connection hole 106 and inside the wiring groove 107. As a result, as shown in FIG.
10 is formed as a dual damascene wiring.
【０００８】従来、接続孔１０６および配線溝１０７を
埋め込むＣｕ膜１０９の形成方法としては、スパッタリ
ング法、スパッタリング法とリフロー法との組み合わ
せ、化学気相成長（ＣＶＤ）法などが開発されている
が、これらの技術は個々に問題を抱えており、実現が困
難である。Conventionally, a sputtering method, a combination of a sputtering method and a reflow method, a chemical vapor deposition (CVD) method, and the like have been developed as a method of forming the Cu film 109 filling the connection hole 106 and the wiring groove 107. However, each of these technologies has its own problems and is difficult to implement.
【０００９】すなわち、スパッタリング法については、
段差被覆性（ステップカバレッジ）が悪いという問題が
あり、このスパッタリング法単独でＣｕ膜１０９を接続
孔１０６および配線溝１０７に完全に埋め込むことがで
きるに至っていないのが実状である。また、スパッタリ
ング法とリフロー法との組み合わせでは、デュアルダマ
シン構造のように下地表面の段差が深くなると、接続孔
１０６および配線溝１０７の上部でリフローしたＣｕ膜
１０９がいわゆるブリッジングを起こしてボイドを発生
し、完全に埋め込むことは困難である。That is, regarding the sputtering method,
There is a problem that the step coverage is poor, and the actual situation is that the Cu film 109 cannot be completely buried in the connection hole 106 and the wiring groove 107 by this sputtering method alone. Further, in the combination of the sputtering method and the reflow method, when the step on the base surface becomes deep as in the dual damascene structure, the Cu film 109 reflowed above the connection holes 106 and the wiring grooves 107 causes so-called bridging to cause voids. It occurs and is difficult to completely embed.
【００１０】一方、ＣＶＤ法によるＣｕ膜１０９の埋め
込みは、上述のスパッタリング法のような物理気相成長
（ＰＶＤ）法に比べてステップカバレッジが良いので、
埋め込みには問題がないが、成膜速度が遅い、原料ガス
のコストが高いなどの問題から、量産に適用されるまで
には至っていない。On the other hand, the embedding of the Cu film 109 by the CVD method has better step coverage than the physical vapor deposition (PVD) method such as the sputtering method described above.
Although there is no problem with embedding, it has not been applied to mass production due to problems such as a low film formation rate and a high cost of source gas.
【００１１】上述の問題から、近年、電解めっき法によ
るＣｕ膜の埋め込み技術が急速に発展してきた。この電
解めっき法により成膜されたＣｕ膜は、膜中の不純物濃
度が低いため、ＰＶＤ法やＣＶＤ法により成膜されたＣ
ｕ膜と比較しても比抵抗などの膜特性が同等であること
から、非常に有望視されている。[0011] Due to the above-mentioned problems, a technique of embedding a Cu film by electrolytic plating has been rapidly developed in recent years. Since the Cu film formed by the electrolytic plating method has a low impurity concentration in the film, the Cu film formed by the PVD method or the CVD method is formed.
Since the film characteristics such as specific resistance are equivalent to those of the u film, the film is very promising.
【００１２】この電解めっき法によるＣｕ膜の埋め込み
では、電解めっきを行う前に何らかの方法で基板表面に
シード膜（シードレイヤー）と呼ばれるＣｕ成長の核と
なるＣｕ膜を形成する必要がある。このシード膜として
のＣｕ膜のステップカバレッジは、その後に電解めっき
法により成膜されるＣｕ膜のステップカバレッジに強く
影響する。したがって、シード膜のステップカバレッジ
は、電解めっきのプロセスでは非常に重要な問題であ
る。In embedding the Cu film by the electrolytic plating method, it is necessary to form a Cu film called a seed film (seed layer), which is a seed film (seed layer), which is a nucleus of Cu growth, on the substrate surface before performing the electrolytic plating. The step coverage of the Cu film as the seed film strongly affects the step coverage of the Cu film formed by the electrolytic plating method thereafter. Therefore, step coverage of the seed film is a very important issue in the electrolytic plating process.
【００１３】従来、このシード膜としてのＣｕ膜は、ス
パッタリング法により成膜するのが最も一般的である
（例えば、月刊Semiconductor World 1997.12, p.19
2）。しかしながら、スパッタリング法により成膜され
るＣｕ膜のステップカバレッジは良好でないため、その
上に電解めっき法によりＣｕ膜を成膜する際の成長速度
が不均一となり、その結果、接続孔や配線溝の埋め込み
特性は良好でなかった。Conventionally, the Cu film as the seed film is most commonly formed by a sputtering method (for example, monthly Semiconductor World 1997.12, p.19).
2). However, since the step coverage of the Cu film formed by the sputtering method is not good, the growth rate when the Cu film is formed thereon by the electrolytic plating method is not uniform, and as a result, the connection holes and the wiring grooves are not formed. The embedding characteristics were not good.
【００１４】一方、シード膜としてのＣｕ膜の成膜に、
スパッタリング法に代えてＣＶＤ法を使用する可能性が
示唆されている（例えば、月刊Semiconductor World 19
97.12, p.107）。このＣＶＤ法によれば、良好なステッ
プカバレッジを得ることができるため、シード膜として
のＣｕ膜をスパッタリング法により成膜する場合の問題
を克服することができると考えられる。On the other hand, when forming a Cu film as a seed film,
It has been suggested that a CVD method may be used instead of the sputtering method (for example, monthly Semiconductor World 19
97.12, p.107). According to this CVD method, since good step coverage can be obtained, it is considered that the problem of forming a Cu film as a seed film by a sputtering method can be overcome.
【００１５】[0015]
【発明が解決しようとする課題】しかしながら、上述の
ようにシード膜としてのＣｕ膜をＣＶＤ法により成膜す
る場合、その膜厚の最適化については何ら具体的な検討
がなされていないのが実状である。However, when a Cu film as a seed film is formed by the CVD method as described above, no specific study has been made on the optimization of the film thickness. It is.
【００１６】したがって、この発明の目的は、電解めっ
き法により微細な接続孔および／または配線溝をＣｕ膜
やその他の導電膜で良好な埋め込み特性で高精度に埋め
込むことができる半導体装置の製造方法を提供すること
にある。Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device in which fine connection holes and / or wiring grooves can be buried with a Cu film or another conductive film with good burying characteristics with high precision by electrolytic plating. Is to provide.
【００１７】[0017]
【課題を解決するための手段】上記目的を達成するため
に、この発明は、接続孔および／または配線溝に導電膜
を埋め込むようにした半導体装置の製造方法において、
少なくとも接続孔および／または配線溝の部分の表面に
化学気相成長法により膜厚が１原子層分の膜厚以上１０
０ｎｍ以下の第１の導電膜を形成する工程と、第１の導
電膜上に電解めっき法により第２の導電膜を形成して接
続孔および／または配線溝を埋め込む工程とを有するこ
とを特徴とするものである。To achieve the above object, the present invention relates to a method of manufacturing a semiconductor device in which a conductive film is embedded in a connection hole and / or a wiring groove.
At least the surface of the connection hole and / or the wiring groove portion has a thickness of at least one atomic layer by a chemical vapor deposition method.
A step of forming a first conductive film having a thickness of 0 nm or less; and a step of forming a second conductive film on the first conductive film by an electrolytic plating method to fill connection holes and / or wiring grooves. It is assumed that.
【００１８】この発明において、第１の導電膜は、第２
の導電膜を電解めっき法により形成する際のシード膜と
なる。このとき、この第１の導電膜は、一般的には基板
表面の全面に形成するが、電解めっきを行う際にこの第
１の導電膜を陽極として電圧を印加することができるこ
とを条件として、少なくとも第２の導電膜を形成すべき
領域の表面に連続的に形成すれば足り、また、最低限１
原子層あれば足りる。一方、この第１の導電膜は、厚す
ぎると、その形成の際に接続孔および／または配線溝の
上部の角の近傍の部分で盛り上がりが生じ、この接続孔
および／または配線溝の内部にボイドが発生しやすいな
ど、接続孔および／または配線溝を良好な埋め込み特性
で埋め込むのに支障を来すことから、１００ｎｍ以下と
するのが良く、これが第１の導電膜の膜厚の上限とな
る。この第１の導電膜の膜厚は、良好なステップカバレ
ッジを確保しつつ、成膜時間の短縮を図る観点より、具
体的には、好適には、１原子層分の膜厚以上５０ｎｍ以
下、特に５ｎｍ以上５０ｎｍ以下、より好適には、１原
子層分の膜厚以上４０ｎｍ以下、特に５ｎｍ以上４０ｎ
ｍ以下である。ここで、５０ｎｍという膜厚は、スパッ
タリング法により成膜する場合に実用上許容し得るステ
ップカバレッジが得られる膜厚の下限に相当する。In the present invention, the first conductive film is formed of the second conductive film.
Becomes a seed film when the conductive film is formed by electrolytic plating. At this time, the first conductive film is generally formed on the entire surface of the substrate surface, provided that a voltage can be applied using the first conductive film as an anode during electrolytic plating. It is sufficient that the second conductive film is continuously formed on the surface of the region where the second conductive film is to be formed.
Atomic layer is enough. On the other hand, if the first conductive film is too thick, a bulge occurs in a portion near the upper corner of the connection hole and / or the wiring groove when the first conductive film is formed, and the first conductive film is formed inside the connection hole and / or the wiring groove. Since it is difficult to embed the connection holes and / or wiring grooves with good embedding characteristics, for example, voids are easily generated, the thickness is preferably 100 nm or less. Become. From the viewpoint of shortening the film formation time while ensuring good step coverage, the film thickness of the first conductive film is specifically preferably not less than the thickness of one atomic layer and not more than 50 nm. In particular, 5 nm or more and 50 nm or less, more preferably, the thickness of one atomic layer or more and 40 nm or less, particularly 5 nm or more and 40 n.
m or less. Here, the film thickness of 50 nm corresponds to the lower limit of the film thickness at which practically acceptable step coverage can be obtained when the film is formed by a sputtering method.
【００１９】この発明において、第１の導電膜および第
２の導電膜は、典型的には互いに同一の材料からなる
が、電解めっき法により第２の導電膜を支障なく形成す
ることができる限り、互いに異なる材料からなるもので
あってもよい。具体的には、第１の導電膜の材料として
は、Ｃｕ、Ｐｔ、Ｒｈ、Ａｇ、Ｔｉ、ＴｉＮ／Ｔｉ、Ｔ
ｉＮ／Ｒｈ、ＴｉＮ／Ｐｔなどが挙げられる。また、第
２の導電膜の材料としては、Ｃｕ、Ａｇ、Ｐｔなどが挙
げられる。In the present invention, the first conductive film and the second conductive film are typically made of the same material as each other, as long as the second conductive film can be formed by the electroplating method without any trouble. , May be made of different materials. Specifically, the material of the first conductive film is Cu, Pt, Rh, Ag, Ti, TiN / Ti, T
iN / Rh, TiN / Pt and the like. In addition, examples of the material of the second conductive film include Cu, Ag, and Pt.
【００２０】この発明において、典型的には、第１の導
電膜を形成する前に第１の導電膜および第２の導電膜の
構成元素に対する拡散防止膜を形成する。具体的には、
この拡散防止膜の材料としては、ＴｉＮ、ＴｉＮ／Ｔ
ｉ、Ｔａ、ＴａＮ、ＷＮなどが挙げられる。In the present invention, typically, before forming the first conductive film, a diffusion prevention film for the constituent elements of the first conductive film and the second conductive film is formed. In particular,
As the material of the diffusion prevention film, TiN, TiN / T
i, Ta, TaN, WN and the like.
【００２１】上述のように構成されたこの発明によれ
ば、電解めっき法により第２の導電膜を形成する際のシ
ード膜となる第１の導電膜を化学気相成長法により形成
するようにしていることにより、接続孔および／または
配線溝の部分の表面にこの第１の導電膜をコンフォーマ
ルに形成することができ、良好なステップカバレッジで
均一に形成することができる。According to the present invention having the above-described structure, the first conductive film serving as a seed film when the second conductive film is formed by electrolytic plating is formed by chemical vapor deposition. Accordingly, the first conductive film can be formed conformally on the surface of the connection hole and / or the wiring groove, and can be uniformly formed with good step coverage.
【００２２】次に、この第１の導電膜上に電解めっき法
により第２の導電膜を形成するが、この電解めっきの基
本原理は次の通りである。すなわち、この電解めっきに
おいては、第１の導電膜が形成された基板をめっき液中
に浸し、この基板上に形成された第１の導電膜が陰極、
めっき液中の電極板が陽極となるような電界を印加す
る。めっき液中の陽イオンは、電界の作用によって陰極
の基板側に付着する。これによって、第１の導電膜上に
第２の導電膜が堆積する。このとき、第１の導電膜が良
好なステップカバレッジで均一に形成されていることに
より、その上の第２の導電膜の成長速度も均一になる。
その結果、この第２の導電膜による接続孔および／また
は配線溝の埋め込み特性が良好となる。Next, a second conductive film is formed on the first conductive film by an electrolytic plating method. The basic principle of the electrolytic plating is as follows. That is, in this electrolytic plating, the substrate on which the first conductive film is formed is immersed in a plating solution, and the first conductive film formed on the substrate is used as a cathode,
An electric field is applied so that the electrode plate in the plating solution becomes an anode. The cations in the plating solution adhere to the substrate side of the cathode by the action of the electric field. Thus, a second conductive film is deposited on the first conductive film. At this time, since the first conductive film is uniformly formed with good step coverage, the growth rate of the second conductive film thereon is also uniform.
As a result, the filling characteristics of the connection hole and / or the wiring groove by the second conductive film are improved.
【００２３】[0023]
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２４】図１〜図４はこの発明の第１の実施形態に
よるＬＳＩの製造方法を示し、特にその接続孔形成工程
を示す。FIGS. 1 to 4 show a method of manufacturing an LSI according to the first embodiment of the present invention, and particularly show a process of forming a connection hole.
【００２５】この第１の実施形態においては、まず、図
１に示すように、通常のＬＳＩ製造工程によってあらか
じめトランジスタなどの素子（図示せず）が形成された
Ｓｉ基板のような半導体基板１上にＣＶＤ法や熱酸化法
などによりＳｉＯ2 膜のような層間絶縁膜２を成膜した
後、この層間絶縁膜２の所定部分をリソグラフィー技術
およびドライエッチング技術によりエッチング除去して
配線溝３を形成する。次に、この配線溝３内に第１層目
のＣｕ配線４を溝配線として形成する。この第１層目の
Ｃｕ配線４は、例えば、拡散防止膜としてのＴｉＮ／Ｔ
ｉ膜、配線主材料であるＣｕ膜およびリソグラフィー工
程で必要な反射防止膜としてのＴｉＮ膜が順次積層され
た構造を有する。次に、基板全面にＣＶＤ法などにより
ＳｉＯ2膜のような層間絶縁膜５を成膜した後、この層
間絶縁膜５の所定部分をリソグラフィー技術およびドラ
イエッチング技術によりエッチング除去してＣｕ配線４
に達する接続孔６を形成する。In the first embodiment, first, as shown in FIG. 1, a semiconductor substrate 1 such as a Si substrate on which elements such as transistors (not shown) are formed in advance by a normal LSI manufacturing process. After forming an interlayer insulating film 2 such as a SiO 2 film by a CVD method or a thermal oxidation method, a predetermined portion of the interlayer insulating film 2 is removed by etching using a lithography technique and a dry etching technique to form a wiring groove 3. I do. Next, the first layer Cu wiring 4 is formed in the wiring groove 3 as a groove wiring. The Cu wiring 4 of the first layer is made of, for example, TiN / T as a diffusion prevention film.
It has a structure in which an i film, a Cu film as a main wiring material, and a TiN film as an antireflection film required in a lithography step are sequentially laminated. Next, after an interlayer insulating film 5 such as a SiO 2 film is formed on the entire surface of the substrate by a CVD method or the like, a predetermined portion of the interlayer insulating film 5 is etched and removed by a lithography technique and a dry etching technique to form a Cu wiring
Is formed.
【００２６】次に、例えばスパッタリング法により、基
板全面にバリアメタル膜７を成膜する。このバリアメタ
ル膜７としては例えばＴｉＮ膜を用い、その膜厚は例え
ば５０ｎｍである。このＴｉＮ膜の形成条件の一例を挙
げると、プロセスガスとしてＡｒとＮ2 との混合ガスを
用い、それらの流量をそれぞれ６０ｓｃｃｍおよび１２
０ｓｃｃｍとし、圧力を０．６７Ｐａ、ＤＣ電力を８ｋ
Ｗ、温度を２００℃とする。Next, a barrier metal film 7 is formed on the entire surface of the substrate by, for example, a sputtering method. For example, a TiN film is used as the barrier metal film 7, and its thickness is, for example, 50 nm. As an example of conditions for forming the TiN film, a mixed gas of Ar and N 2 is used as a process gas, and the flow rates thereof are set to 60 sccm and 12 sccm, respectively.
0 sccm, pressure 0.67 Pa, DC power 8 k
W, the temperature is 200 ° C.
【００２７】次に、図２に示すように、バリアメタル膜
７上にＣＶＤ法によりシード膜となるＣｕ膜８を成膜す
る。このＣｕ膜８の膜厚は例えば５０ｎｍである。この
Ｃｕ膜８の成膜条件の一例を挙げると、原料ガスとして
５０℃に温度制御されたＣｕ（ｈｆａｃ）（ｔｍｖ
ｓ）、キャリアガスとしてＨｅ（流量１００ｓｃｃｍ）
を用い、それらの合計流量を３００ｃｃ／ｍｉｎとし、
成膜圧力を１３３Ｐａ、成膜温度を２１０℃とする。こ
のＣＶＤ法により成膜されたＣｕ膜８のステップカバレ
ッジは良好であり、膜厚が均一である。また、このＣｕ
膜８の膜厚は例えば５０ｎｍと薄いので、その成膜時間
は短くて済む。Next, as shown in FIG. 2, a Cu film 8 serving as a seed film is formed on the barrier metal film 7 by a CVD method. The thickness of the Cu film 8 is, for example, 50 nm. An example of the conditions for forming the Cu film 8 is Cu (hfac) (tmv) whose temperature is controlled to 50 ° C. as a source gas.
s), He (a flow rate of 100 sccm) as a carrier gas
And their total flow rate is 300 cc / min,
The film forming pressure is 133 Pa and the film forming temperature is 210 ° C. The step coverage of the Cu film 8 formed by the CVD method is good, and the film thickness is uniform. In addition, this Cu
Since the thickness of the film 8 is as thin as, for example, 50 nm, the film forming time can be short.
【００２８】次に、図３に示すように、Ｃｕ膜８をシー
ド膜としてその全面に電解めっき法によりＣｕ膜９を接
続孔６が完全に埋め込まれるように十分に厚く成膜す
る。このＣｕ膜９の膜厚は例えば５００ｎｍである。こ
のＣｕ膜９の成膜条件の一例を挙げると、めっき液とし
てＣｕＳＯ4 （５Ｈ2 Ｏ）を用い、液温を３０℃、電流
密度を２Ａ／ｄｍ2 とし、陽極板としてＣｕ板を用い
る。Next, as shown in FIG. 3, using the Cu film 8 as a seed film, a Cu film 9 is formed on the entire surface by electrolytic plating so as to be sufficiently thick so that the connection holes 6 are completely buried. The thickness of the Cu film 9 is, for example, 500 nm. As an example of conditions for forming the Cu film 9, CuSO 4 (5H 2 O) is used as a plating solution, the liquid temperature is 30 ° C., the current density is 2 A / dm 2, and a Cu plate is used as an anode plate.
【００２９】次に、例えばＣＭＰ法により、Ｃｕ膜９、
Ｃｕ膜８およびバリアメタル膜７を研磨し、接続孔６の
部分のみにこれらの膜を残す。これによって、図４に示
すように、接続孔６の内部に埋め込まれたＣｕ膜８およ
びＣｕ膜９からなるＣｕプラグ１０が形成される。Next, the Cu film 9,
The Cu film 8 and the barrier metal film 7 are polished to leave these films only in the portions of the connection holes 6. As a result, as shown in FIG. 4, a Cu plug 10 composed of the Cu film 8 and the Cu film 9 embedded in the connection hole 6 is formed.
【００３０】この後、通常のＬＳＩ製造工程により、層
間絶縁膜、第２層目のＣｕ配線、配線保護膜などの形成
工程を経て、目的とするＬＳＩが完成する。Thereafter, the target LSI is completed through the steps of forming an interlayer insulating film, a second-layer Cu wiring, a wiring protection film, and the like in a normal LSI manufacturing process.
【００３１】以上のように、この第１の実施形態によれ
ば、接続孔６を有する基板表面にシード膜となるＣｕ膜
８をＣＶＤ法により成膜しているので、このＣｕ膜８を
良好なステップカバレッジで均一に成膜することができ
る。そして、このシード膜としてのＣｕ膜８上に電解め
っき法によりＣｕ膜９を十分な膜厚に成膜して接続孔６
を埋め込んでいることにより、接続孔６が高アスペクト
比であっても、良好な埋め込み特性で高精度に埋め込み
を行うことができ、接続孔６の埋め込み不良を防止する
ことができる。これによって、接続孔６の内部がＣｕで
完全に埋め込まれたＣｕプラグ１０を形成することがで
きる。以上により、配線材料としてのＣｕが低比抵抗で
かつ優れたエレクトロマイグレーション耐性を有するこ
とと相まって、信頼性が高く、高速動作可能な高性能の
ＬＳＩを高歩留まりで実現することができる。As described above, according to the first embodiment, the Cu film 8 serving as the seed film is formed on the surface of the substrate having the connection holes 6 by the CVD method. A uniform film can be formed with a proper step coverage. Then, a Cu film 9 having a sufficient thickness is formed on the Cu film 8 serving as the seed film by an electrolytic plating method.
By embedding, even if the connection hole 6 has a high aspect ratio, it is possible to bury the connection hole 6 with good embedding characteristics and high accuracy, and it is possible to prevent the embedding failure of the connection hole 6. Thereby, the Cu plug 10 in which the inside of the connection hole 6 is completely buried with Cu can be formed. As described above, coupled with the fact that Cu as a wiring material has low specific resistance and excellent electromigration resistance, it is possible to realize a high-performance LSI with high reliability and high-speed operation at a high yield.
【００３２】図５〜図８はこの発明の第２の実施形態に
よるＬＳＩの製造方法を示し、特にその配線形成工程を
示す。FIGS. 5 to 8 show a method of manufacturing an LSI according to a second embodiment of the present invention, and particularly show a wiring forming process thereof.
【００３３】この第２の実施形態においては、まず、図
５に示すように、通常のＬＳＩ製造工程によってあらか
じめトランジスタなどの素子（図示せず）が形成された
Ｓｉ基板のような半導体基板２１上にＣＶＤ法や熱酸化
法などによりＳｉＯ2 膜のような層間絶縁膜２２を成膜
した後、この層間絶縁膜２２の所定部分をリソグラフィ
ー技術およびドライエッチング技術によりエッチング除
去して接続孔２３を形成する。次に、この接続孔２３内
にＣｕプラグ２４を形成する。このＣｕプラグ２４は、
例えば、拡散防止膜としてのＴｉＮ／Ｔｉ膜、Ｃｕ膜お
よびリソグラフィー工程で必要な反射防止膜としてのＴ
ｉＮ膜が順次積層された構造を有する。次に、基板全面
にＣＶＤ法などによりＳｉＯ2 膜のような層間絶縁膜２
５を形成した後、この層間絶縁膜２５の所定部分をリソ
グラフィー技術およびドライエッチング技術によりエッ
チング除去してＣｕプラグ２４に達する配線溝２６を形
成する。次に、例えばスパッタリング法により、基板全
面に拡散防止膜としてのバリアメタル膜２７を成膜す
る。このバリアメタル膜２７としては例えばＴｉＮ膜を
用い、その膜厚は例えば５０ｎｍである。In the second embodiment, first, as shown in FIG. 5, a semiconductor substrate 21 such as a Si substrate on which elements such as transistors (not shown) are formed in advance by a normal LSI manufacturing process. After forming an interlayer insulating film 22 such as a SiO 2 film by a CVD method or a thermal oxidation method, a predetermined portion of the interlayer insulating film 22 is removed by etching using a lithography technique and a dry etching technique to form a connection hole 23. I do. Next, a Cu plug 24 is formed in the connection hole 23. This Cu plug 24
For example, a TiN / Ti film as a diffusion prevention film, a Cu film, and a T as an antireflection film required in a lithography process.
It has a structure in which iN films are sequentially stacked. Next, an interlayer insulating film 2 such as a SiO 2 film is formed on the entire surface of the substrate by a CVD method or the like.
After forming 5, a predetermined portion of the interlayer insulating film 25 is removed by etching using a lithography technique and a dry etching technique to form a wiring groove 26 reaching the Cu plug 24. Next, a barrier metal film 27 as a diffusion prevention film is formed on the entire surface of the substrate by, for example, a sputtering method. For example, a TiN film is used as the barrier metal film 27, and its thickness is, for example, 50 nm.
【００３４】次に、図６に示すように、バリアメタル膜
２７の全面にＣＶＤ法によりシード膜となるＣｕ膜２８
を成膜する。このＣｕ膜２８の膜厚は、例えば５０ｎｍ
である。このＣｕ膜２８の成膜条件は第１の実施形態と
同様である。Next, as shown in FIG. 6, a Cu film 28 serving as a seed film is formed on the entire surface of the barrier metal film 27 by the CVD method.
Is formed. The thickness of the Cu film 28 is, for example, 50 nm.
It is. The conditions for forming the Cu film 28 are the same as in the first embodiment.
【００３５】次に、図７に示すように、Ｃｕ膜２８をシ
ード膜としてその全面に電解めっき法によりＣｕ膜２９
を配線溝２６が完全に埋め込まれるように十分に厚く成
膜する。このＣｕ膜２９の膜厚は例えば５００ｎｍであ
る。このＣｕ膜２９の成膜条件は第１の実施形態と同様
である。Next, as shown in FIG. 7, a Cu film 29 is formed on the entire surface by electrolytic plating using the Cu film 28 as a seed film.
Is formed sufficiently thick so that the wiring groove 26 is completely buried. The thickness of the Cu film 29 is, for example, 500 nm. The conditions for forming the Cu film 29 are the same as in the first embodiment.
【００３６】次に、例えばＣＭＰ法により、Ｃｕ膜２
９、Ｃｕ膜２８およびバリアメタル膜２７を研磨し、接
続孔２６の部分のみにこれらの膜を残す。これによっ
て、図８に示すように、接続孔２６の内部に埋め込まれ
たＣｕ膜２８およびＣｕ膜２９からなるＣｕ配線３０が
溝配線として形成される。Next, the Cu film 2 is formed by, eg, CMP.
9, the Cu film 28 and the barrier metal film 27 are polished, and these films are left only at the connection holes 26. As a result, as shown in FIG. 8, a Cu wiring 30 including the Cu film 28 and the Cu film 29 embedded in the connection hole 26 is formed as a groove wiring.
【００３７】この後、通常のＬＳＩ製造工程により、層
間絶縁膜、第２層目のＣｕ配線、配線保護膜などの形成
工程を経て、目的とするＬＳＩが完成する。Thereafter, the target LSI is completed through the steps of forming an interlayer insulating film, a second-layer Cu wiring, a wiring protection film, and the like in a normal LSI manufacturing process.
【００３８】以上のように、この第２の実施形態によれ
ば、配線溝２６を有する基板表面にシード膜となるＣｕ
膜２８をＣＶＤ法により成膜しているので、このＣｕ膜
２８を良好なステップカバレッジで均一に形成すること
ができる。そして、このシード膜としてのＣｕ膜２８上
に電解めっき法によりＣｕ膜２９を十分な膜厚に成膜し
て配線溝２６を埋め込んでいることにより、良好な埋め
込み特性で高精度に埋め込みを行うことができ、この配
線溝２６の埋め込み不良を防止することができる。これ
によって、配線溝２６の内部がＣｕで完全に埋め込まれ
た構造のＣｕ配線３０を溝配線として形成することがで
きる。以上により、配線材料としてのＣｕが低比抵抗で
かつ優れたエレクトロマイグレーション耐性を有するこ
とと相まって、信頼性が高く、高速動作可能な高性能の
ＬＳＩを高歩留まりで実現することができる。As described above, according to the second embodiment, the Cu film serving as a seed film is formed on the surface of the substrate having the wiring groove 26.
Since the film 28 is formed by the CVD method, the Cu film 28 can be formed uniformly with good step coverage. Then, a Cu film 29 is formed to a sufficient thickness on the Cu film 28 as a seed film by electrolytic plating to fill the wiring groove 26, so that the filling is performed with good filling characteristics and high precision. This makes it possible to prevent the wiring groove 26 from being buried in a defective manner. Thereby, the Cu wiring 30 having a structure in which the inside of the wiring groove 26 is completely buried with Cu can be formed as a groove wiring. As described above, coupled with the fact that Cu as a wiring material has low specific resistance and excellent electromigration resistance, it is possible to realize a high-performance LSI with high reliability and high-speed operation at a high yield.
【００３９】図９〜図１２はこの発明の第３の実施形態
によるＬＳＩの製造方法を示し、特にその配線形成工程
を示す。この第３の実施形態は、デュアルダマシンプロ
セスを用いる例である。FIGS. 9 to 12 show a method of manufacturing an LSI according to the third embodiment of the present invention, and particularly show a wiring forming step thereof. The third embodiment is an example using a dual damascene process.
【００４０】この第３の実施形態においては、まず、図
９に示すように、通常のＬＳＩ製造工程によってあらか
じめトランジスタなどの素子（図示せず）が形成された
Ｓｉ基板のような半導体基板４１上にＣＶＤ法や熱酸化
法などによりＳｉＯ2 膜のような層間絶縁膜４２を成膜
した後、この層間絶縁膜４２の所定部分をリソグラフィ
ー技術およびドライエッチング技術によりエッチング除
去して配線溝４３を形成する。次に、この配線溝４３内
に第１層目のＣｕ配線４４を溝配線として形成する。こ
の第１層目のＣｕ配線４４は、例えば、拡散防止膜とし
てのＴｉＮ／Ｔｉ膜、配線主材料であるＣｕ膜およびリ
ソグラフィー工程で必要な反射防止膜としてのＴｉＮ膜
が順次積層された構造を有する。次に、基板全面にＣＶ
Ｄ法などによりＳｉＯ2 膜のような層間絶縁膜４５を成
膜した後、この層間絶縁膜４５の所定部分をリソグラフ
ィー技術およびドライエッチング技術によりエッチング
除去して第１層目のＣｕ配線４４に達する接続孔４６お
よびその上の配線溝４７を形成する。次に、例えばスパ
ッタリング法により、基板全面に拡散防止膜としてのバ
リアメタル膜４８を形成する。このバリアメタル膜４８
としては例えばＴｉＮ膜を用い、その膜厚は例えば５０
ｎｍである。In the third embodiment, first, as shown in FIG. 9, a semiconductor substrate 41 such as a Si substrate on which elements such as transistors (not shown) are formed in advance by a normal LSI manufacturing process. After forming an interlayer insulating film 42 such as a SiO 2 film by a CVD method or a thermal oxidation method, a wiring groove 43 is formed by removing a predetermined portion of the interlayer insulating film 42 by lithography and dry etching. I do. Next, a first-layer Cu wiring 44 is formed in the wiring groove 43 as a groove wiring. The first layer Cu wiring 44 has, for example, a structure in which a TiN / Ti film as a diffusion prevention film, a Cu film as a main wiring material, and a TiN film as an antireflection film required in a lithography step are sequentially laminated. Have. Next, CV is applied to the entire surface of the substrate.
After an interlayer insulating film 45 such as a SiO 2 film is formed by the D method or the like, a predetermined portion of the interlayer insulating film 45 is removed by etching using a lithography technique and a dry etching technique to reach the first-layer Cu wiring 44. A connection hole 46 and a wiring groove 47 thereon are formed. Next, a barrier metal film 48 as a diffusion prevention film is formed on the entire surface of the substrate by, for example, a sputtering method. This barrier metal film 48
For example, a TiN film is used, and its thickness is, for example, 50
nm.
【００４１】次に、図１０に示すように、バリアメタル
膜４８の全面にＣＶＤ法によりシード膜となるＣｕ膜４
９を成膜する。このＣｕ膜４９の膜厚は例えば５０ｎｍ
である。このＣｕ膜４９の成膜条件は第１の実施形態と
同様である。Next, as shown in FIG. 10, a Cu film 4 serving as a seed film is formed on the entire surface of the barrier metal film 48 by the CVD method.
9 is formed. The thickness of the Cu film 49 is, for example, 50 nm.
It is. The conditions for forming the Cu film 49 are the same as in the first embodiment.
【００４２】次に、図１１に示すように、Ｃｕ膜４９を
シード膜としてその全面に電解めっき法によりＣｕ膜５
０を接続孔４６および配線溝４７が完全に埋め込まれる
ように十分に厚く成膜する。このＣｕ膜５０の膜厚は例
えば５００ｎｍである。このＣｕ膜５０の成膜条件は第
１の実施形態と同様である。Next, as shown in FIG. 11, a Cu film 5 is formed on the entire surface of the Cu film 49 by electrolytic plating using the Cu film 49 as a seed film.
0 is formed thick enough so that the connection hole 46 and the wiring groove 47 are completely buried. The thickness of the Cu film 50 is, for example, 500 nm. The conditions for forming the Cu film 50 are the same as in the first embodiment.
【００４３】次に、例えばＣＭＰ法により、Ｃｕ膜５
０、Ｃｕ膜４９およびバリアメタル膜４８を研磨し、接
続孔４６および配線溝４７の部分のみにこれらの膜を残
す。これによって、図１２に示すように、接続孔４６お
よび配線溝４７の内部に埋め込まれたＣｕ膜４９および
Ｃｕ膜５０からなるＣｕ配線５１がデュアルダマシン配
線として形成される。Next, the Cu film 5 is formed by, eg, CMP.
0, the Cu film 49 and the barrier metal film 48 are polished, and these films are left only in the connection holes 46 and the wiring grooves 47. As a result, as shown in FIG. 12, a Cu wiring 51 including the Cu film 49 and the Cu film 50 embedded in the connection hole 46 and the wiring groove 47 is formed as a dual damascene wiring.
【００４４】この後、通常のＬＳＩ製造工程により、層
間絶縁膜、配線保護膜などの形成工程を経て、目的とす
るＬＳＩが完成する。Thereafter, the target LSI is completed through the steps of forming an interlayer insulating film, a wiring protection film, and the like in a normal LSI manufacturing process.
【００４５】以上のように、この第３の実施形態によれ
ば、接続孔４６および配線溝４７を有する基板表面にシ
ード膜となるＣｕ膜４９をＣＶＤ法により成膜している
ので、このＣｕ膜４９を良好なステップカバレッジで均
一に形成することができる。そして、このシード膜とし
てのＣｕ膜４９上に電解めっき法によりＣｕ膜５０を十
分な膜厚に成膜して接続孔４６および配線溝４７を埋め
込んでいることにより、良好な埋め込み特性で高精度に
埋め込みを行うことができ、これらの接続孔４６および
配線溝４７の埋め込み不良を防止することができる。こ
れによって、第２層目のＣｕ配線５１を、接続孔４６の
内部および配線溝４７の内部がＣｕで完全に埋め込まれ
た構造のデュアルダマシン配線として形成することがで
きる。以上により、配線材料としてのＣｕが低比抵抗で
かつ優れたエレクトロマイグレーション耐性を有するこ
とと相まって、信頼性が高く、高速動作可能な高性能の
ＬＳＩを高歩留まりで実現することができる。As described above, according to the third embodiment, the Cu film 49 serving as a seed film is formed on the surface of the substrate having the connection holes 46 and the wiring grooves 47 by the CVD method. The film 49 can be formed uniformly with good step coverage. Then, the Cu film 50 is formed to a sufficient thickness on the Cu film 49 as the seed film by the electrolytic plating method and the connection holes 46 and the wiring grooves 47 are buried. Can be embedded in the connection hole 46 and the wiring groove 47. Thus, the Cu wiring 51 of the second layer can be formed as a dual damascene wiring having a structure in which the inside of the connection hole 46 and the inside of the wiring groove 47 are completely buried with Cu. As described above, coupled with the fact that Cu as a wiring material has low specific resistance and excellent electromigration resistance, it is possible to realize a high-performance LSI with high reliability and high-speed operation at a high yield.
【００４６】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications based on the technical concept of the present invention are possible.
【００４７】例えば、上述の第１、第２および第３の実
施形態において挙げた数値、構造、基板、原料、プロセ
スなどはあくまでも例に過ぎず、必要に応じて、これら
と異なる数値、構造、基板、原料、プロセスなどを用い
てもよい。For example, the numerical values, structures, substrates, raw materials, processes, and the like described in the first, second, and third embodiments are merely examples, and different numerical values, structures, and the like may be used as necessary. Substrates, raw materials, processes, and the like may be used.
【００４８】[0048]
【発明の効果】以上説明したように、この発明によれ
ば、少なくとも接続孔および／または配線溝の部分の表
面に化学気相成長法により第１の導電膜を形成し、この
第１の導電膜上に電解めっき法により第２の導電膜を形
成して接続孔および／または配線溝を埋め込むようにし
ていることにより、微細な接続孔および／または配線溝
をＣｕ膜やその他の導電膜で高精度に埋め込むことがで
きる。As described above, according to the present invention, the first conductive film is formed on at least the surface of the connection hole and / or the wiring groove by the chemical vapor deposition method. By forming the second conductive film on the film by the electrolytic plating method so as to fill the connection hole and / or the wiring groove, the fine connection hole and / or the wiring groove can be formed by a Cu film or another conductive film. Can be embedded with high precision.
【図面の簡単な説明】[Brief description of the drawings]
【図１】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 1 is a cross-sectional view for explaining an LSI manufacturing method according to a first embodiment of the present invention.
【図２】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention.
【図３】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention.
【図４】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining the LSI manufacturing method according to the first embodiment of the present invention;
【図５】この発明の第２の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining an LSI manufacturing method according to a second embodiment of the present invention;
【図６】この発明の第２の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining the LSI manufacturing method according to the second embodiment of the present invention;
【図７】この発明の第２の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 7 is a cross-sectional view for explaining the LSI manufacturing method according to the second embodiment of the present invention;
【図８】この発明の第２の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining the LSI manufacturing method according to the second embodiment of the present invention;
【図９】この発明の第３の実施形態によるＬＳＩの製造
方法を説明するための断面図である。FIG. 9 is a cross-sectional view for explaining an LSI manufacturing method according to a third embodiment of the present invention.
【図１０】この発明の第３の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining the LSI manufacturing method according to the third embodiment of the present invention.
【図１１】この発明の第３の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 11 is a cross-sectional view for explaining the LSI manufacturing method according to the third embodiment of the present invention.
【図１２】この発明の第３の実施形態によるＬＳＩの製
造方法を説明するための断面図である。FIG. 12 is a cross-sectional view for explaining the LSI manufacturing method according to the third embodiment of the present invention.
【図１３】従来のデュアルダマシンプロセスによる配線
形成方法を説明するための断面図である。FIG. 13 is a cross-sectional view for explaining a wiring forming method by a conventional dual damascene process.
【図１４】従来のデュアルダマシンプロセスによる配線
形成方法を説明するための断面図である。FIG. 14 is a cross-sectional view for explaining a conventional wiring forming method by a dual damascene process.
【図１５】従来のデュアルダマシンプロセスによる配線
形成方法を説明するための断面図である。FIG. 15 is a cross-sectional view for explaining a conventional wiring forming method by a dual damascene process.
【図１６】従来のデュアルダマシンプロセスによる配線
形成方法を説明するための断面図である。FIG. 16 is a cross-sectional view illustrating a conventional method of forming a wiring by a dual damascene process.
１、２１、４１・・・半導体基板、５、２５、４５・・
・層間絶縁膜、７、２７、４８・・・バリアメタル膜、
８、９、２８、２９、４９、５０・・・Ｃｕ膜1, 21, 41 ... semiconductor substrate, 5, 25, 45 ...
.Interlayer insulating films, 7, 27, 48... Barrier metal films,
8, 9, 28, 29, 49, 50 ... Cu film
Claims (11)
埋め込むようにした半導体装置の製造方法において、 少なくとも上記接続孔および／または配線溝の部分の表
面に化学気相成長法により膜厚が１原子層分の膜厚以上
１００ｎｍ以下の第１の導電膜を形成する工程と、 上記第１の導電膜上に電解めっき法により第２の導電膜
を形成して上記接続孔および／または配線溝を埋め込む
工程とを有することを特徴とする半導体装置の製造方
法。1. A method of manufacturing a semiconductor device in which a conductive film is embedded in a connection hole and / or a wiring groove, wherein at least the surface of the connection hole and / or the wiring groove has a film thickness by a chemical vapor deposition method. Forming a first conductive film having a thickness of one atomic layer or more and 100 nm or less; forming a second conductive film on the first conductive film by electrolytic plating to form the connection hole and / or the wiring; Burying a groove.
膜厚以上５０ｎｍ以下であることを特徴とする請求項１
記載の半導体装置の製造方法。2. The semiconductor device according to claim 1, wherein said first conductive film has a thickness of at least one atomic layer and not more than 50 nm.
The manufacturing method of the semiconductor device described in the above.
０ｎｍ以下であることを特徴とする請求項１記載の半導
体装置の製造方法。3. The film thickness of the first conductive film is not less than 5 nm and not more than 5 nm.
2. The method for manufacturing a semiconductor device according to claim 1, wherein the thickness is 0 nm or less.
膜厚以上４０ｎｍ以下であることを特徴とする請求項１
記載の半導体装置の製造方法。4. The semiconductor device according to claim 1, wherein the thickness of the first conductive film is not less than one atomic layer and not more than 40 nm.
The manufacturing method of the semiconductor device described in the above.
０ｎｍ以下であることを特徴とする請求項１記載の半導
体装置の製造方法。5. The film thickness of the first conductive film is 5 nm or more.
2. The method for manufacturing a semiconductor device according to claim 1, wherein the thickness is 0 nm or less.
膜は互いに同一の材料からなることを特徴とする請求項
１記載の半導体装置の製造方法。6. The method according to claim 1, wherein the first conductive film and the second conductive film are made of the same material.
膜は互いに異なる材料からなることを特徴とする請求項
１記載の半導体装置の製造方法。7. The method according to claim 1, wherein the first conductive film and the second conductive film are made of different materials.
Ａｇ、Ｔｉ、ＴｉＮ／Ｔｉ、ＴｉＮ／ＲｈまたはＴｉＮ
／Ｐｔからなることを特徴とする請求項１記載の半導体
装置の製造方法。8. The first conductive film is made of Cu, Pt, Rh,
Ag, Ti, TiN / Ti, TiN / Rh or TiN
2. The method of manufacturing a semiconductor device according to claim 1, comprising: / Pt.
ｔからなることを特徴とする請求項１記載の半導体装置
の製造方法。9. The second conductive film is made of Cu, Ag or P.
2. The method for manufacturing a semiconductor device according to claim 1, comprising t.
第１の導電膜および上記第２の導電膜の構成元素に対す
る拡散防止膜を形成するようにしたことを特徴とする請
求項１記載の半導体装置の製造方法。10. The method according to claim 1, wherein a diffusion preventing film for a constituent element of the first conductive film and the second conductive film is formed before forming the first conductive film. The manufacturing method of the semiconductor device described in the above.
ｉ、Ｔａ、ＴａＮまたはＷＮからなることを特徴とする
請求項１０記載の半導体装置の製造方法。11. The diffusion preventing film is made of TiN, TiN / T.
11. The method of manufacturing a semiconductor device according to claim 10, comprising i, Ta, TaN or WN.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8120898A JPH11283979A (en) | 1998-03-27 | 1998-03-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8120898A JPH11283979A (en) | 1998-03-27 | 1998-03-27 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283979A true JPH11283979A (en) | 1999-10-15 |
Family
ID=13740078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8120898A Pending JPH11283979A (en) | 1998-03-27 | 1998-03-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
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| JP (1) | JPH11283979A (en) |
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