KR19990078249A - 안정된출력전압을제공하는기준전압발생회로 - Google Patents

안정된출력전압을제공하는기준전압발생회로 Download PDF

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Abstract

기준 전압 발생 회로는 기준측에 제2 트랜지스터(P2)를 갖는 제1 내지 제3 트랜지스터(P1, P2, P3)를 포함하는 제1 전류 미러(CM1), 제1 및 제2 트랜지스터(P1, P2) 각각에 직렬로 접속된 제4 및 제5 트랜지스터(N1, N2)를 포함하는 제2 전류 미러(CM4), 및 제1 전류 미러(CM1)의 출력측에 트랜지스터(P1, P3)의 소스-드레인 전압을 제어하는 전압 제어 블록(Vsd1, Vsd2)을 포함한다. 전압 제어 블록은 제1 전류 미러(CM1)와 유사한 구성을 갖는 제1 제어 블록(Vsd1), 및 제2 전류 미러(CM4)와 유사한 구성을 갖는 제2 제어 블록(Vsd2)을 포함하며, 이들 모두는 직렬로 접속된 대응하는 트랜지스터와 함께, 제1 전류 미러(CM1)와 제2 전류 미러(CM2) 간에 접속된다. 기준 전압 발생 회로를 위한 전압원(Vdd)의 전위변동에 관계없이 안정된 출력 전압이 얻어질 수 있다.

Description

안정된 출력 전압을 제공하는 기준 전압 발생 회로{Reference voltage generation circuit providing a stable output voltage}
본 발명은 반도체 장치에서 사용하기 위한 기준 전압 발생 회로에 관한 것으로, 특히 기준 전압 발생 회로를 위한 전원의 넓은 전압범위에 걸쳐 기준 전압 발생 회로로부터 안정된 출력 전압을 제공하는 기준 전압 발생 회로에 관한 것이다.
기준 전압 발생 회로는 회로동작 및 반도체 특성을 안정화하기 위해서 여러 가지 종류의 반도체 장치에서 사용된다. 예를 들면, 전원 전압보다 큰 전압 혹은 음전압이 필요하기 때문에, 불휘발성 메모리 장치는 일정한 전압을 출력하기 위해서 전압 조정(regulating) 회로를 갖는 부스터 회로를 포함한다. 기준 전압 발생 회로는 기준 전압원으로서 전압 조정회로에 사용된다.
불휘발성 메모리 장치에서, 기준 전압 발생 회로로부터의 출력 전압이 변하면, 변화가 전압 조정회로에서 증폭되어 전압 조정회로로부터의 출력 전압 변화가 현저하게 된다. 전압 조정회로의 출력 전압은 예를 들면 불휘발성 메모리 셀의 플로팅 게이트에 주입될 전자량을 결정하기 때문에, 출력 전압의 감소는 주입되는 전자량의 감소를 야기하고 그럼으로써 불휘발성 메모리 장치의 데이터 보유 특성에 악영향을 미친다. 즉, 기준 전압 발생 회로의 출력 전압 변화는 불휘발성 메모리 장치의 신뢰성을 떨어뜨린다.
더욱이, 기준 전압 발생 회로는 반도체 장치의 내부회로를 통해 흐르는 전류량을 결정한다. 따라서, 기준 전압 발생 회로의 변화는 전체 반도체 장치의 전류소비의 현저한 변화를 야기한다. 제품 규격 혹은 명세를 충족하지 못하는 전류소비를 갖는 반도체 장치는 테스트에서 불합격 처리되기 때문에, 기준 전압 발생 회로의 출력 전압의 변화는 반도체 장치의 수율을 떨어 뜨릴 수 있다.
도 1은 다이오드의 밴드갭 전압을 이용한 종래의 기준 전압 발생 회로의 회로도이다. 기준 전압 발생 회로는 p-채널 트랜지스터(P1, P2, 및 P3)를 포함하며, 이 중에서 트랜지스터(P2)는 기준측에 배치된 제1 전류 미러 회로(CM1); 트랜지스터(P1 및 P2) 각각에 직렬로 접속된 n-채널 트랜지스터(N1 및 N2)를 포함하여 트랜지스터(N1)는 기준측에 배치된 제2 전류 미러 회로(CM4); 트랜지스터(P1 및 N1)에 직렬로 접속된 다이오드(D1); 트랜지스터(P1 및 N2)에 직렬로 접속된 저항기(R1) 및 다이오드(D2); 및 트랜지스터(P3)에 직렬로 접속된 저항기(R2) 및 다이오드(D3)를 포함한다.
트랜지스터(P1, P2, P3)는 동일한 설계 크기를 가지며, 트랜지스터(N1 및 N2)는 동일한 설계 크기를 갖는다. 출력 전압(Vout)은 트랜지스터(P3) 및 저항기(R2)로부터 출력된 전류(Io)로부터 결정된다. 다이오드(D2 및 D3)는 다이오드(D1)와 동일한 설계 크기를 가지며 서로 병렬로 접속된 복수의 (N) 다이오드로 각각 구성된다.
트랜지스터(P1 및 P2)의 각각의 소스 단자는 전압원(Vdd)에 접속되며, 트랜지스터(P1 및 P2)의 각각의 게이트 단자는 함께 접속된다. 따라서, 트랜지스터(P1 및 P2)는 드레인 전류 및 게이트-소스 전압이 동일하다. 트랜지스터(N1 및 N2)의 각각의 게이트 단자는 함께 접속되기 때문에, 트랜지스터(N1 및 N2)는 동일한 게이트 전압을 갖는다. 트랜지스터(N1 및 N2)가 동일한 크기를 갖고 있다고 할 때, 트랜지스터(N1 및 N2)는 동일한 임계 전압을 가지며, 동일한 소스전위를 제공한다. 다이오드(D1 및 D2)의 밴드갭 전압은 다음 식을 제공한다.
R1(Io +(kT/q)ln(Io/Isd2) = (kT/q)ln(Io/Isd2)
여기서, Io은 트랜지스터(P1, P2, P3)를 통해 흐르는 전류이며, ISD1 및 ISD2는 다이오드(D1 및 D2)의 각각의 포화전류이며, T는 절대온도이며, k는 볼츠만 상수이며, q는 전자의 전하이다.
상기 식은 Io 항으로 주어진 식으로 다음과 같이 정리된다.
Io = (1/R1) x (kT/q) x ln N (1)
여기서 N은 다이오드(D1)의 개수이다.
따라서, 출력 전압(Vout)은 다음 식으로 표현된다.
Vout = χ x R1 x Io + (kT/q) x ln (Io/N Isd1)
여기서 χ = R2/R1이다.
식(1)를 상기 식에 대입함으로써, Vout는 다음 식으로 표현된다.
Vout = (kT/q) x [(χ-1) ln N + ln{(kT/q)/R1-Isd1)} + ln(ln N)}] (2)
트랜지스터(P1, P2, P3)의 드레인에 접속된 각각의 노드를 노드 A, B, C로 나타낼 때, 노드 A의 전위는 트랜지스터(N1)의 임계 전압(Vth)과 다이오드(D1)의 순방향 전압 강하(VD1)의 합이며, 노드(B)의 전위는 전원 전압(Vdd)에서 트랜지스터(P2)의 임계 전압(Vtp)을 감하여 얻어진 값과 같으며, 노드(C)의 전위는 식(2)으로 나타낸 바와 같이 Vout이다.
기준 전압 발생 회로를 위한 전원 전압(Vdd)이 변해도, 트랜지스터(N1)의 소스-드레인 전압(Vsd) 및 트랜지스터(P2)의 소스-드레인 전압은 거의 변하지 않지만, 트랜지스터(P1, P3, N2)의 각각의 소스-드레인 전압(Vsd)은 전원 전압(Vdd)의 변화에 관련하여 변한다. 즉, 전류 미러 회로(CM1 및 CM4) 각각의 전류경로를 통해 흐르는 전류(I0) 및 출력 전압(Vout)은 전원 전압(Vdd)의 변화에 관련하여 변한다. 앞에서 언급한 바와 같이, 기준 전압 변화는 반도체 장치에 여러 가지 결점을 야기시킨다. 따라서, 기준 전압 발생 회로의 출력의 변화는 작은 크기로 억제되어야 한다.
도 2는 통상의 트랜지스터의 전압-전류 특성을 보인 그래프로서, 게이트-소스 전압(Vgs)이 일정레벨로 고정된 상태에서 측정된 것이다. 도 2에서, Y 축은 드레인 전류(Id)를 나타내며, X 축은 소스-드레인 전압(Vsd)을 나타낸다. 트랜지스터에서, 소스-드레인 전압(Vsd)이 일정레벨로 고정된 게이트-소스 전압(Vgs)과 함께 증가할 때, 드레인 전류(Id)가 증가한다. MOS 트랜지스터의 채널 길이(소스와 드레인간 거리)(L)가 감소할 때, 드레인 전류(Id)의 증가량이 증가한다. 이것은 채널 길이(L)가 감소함에 따라, 공핍층의 확장의 영향이 현저하게 증가하기 때문이다.
도 3은 기준 전압 발생 회로를 위한 전원 전압(Vdd)의 변화를 동반한 드레인 전류의 변화를 보인 그래프이다. 출력전류(I2)가 트랜지스터(N1 및 N2)에 의해 결정될 때, 다이오드로서 기능하도록 접속된 트랜지스터(P2)의 소스-드레인 전압(Vsd)이 결정된다. 트랜지스터(P3)의 게이트 전압도 결정된다. 전원 전압(Vdd)이 변할 때, 트랜지스터(P3)의 소스-드레인 전압(Vsd)이 증가한다. 이 경우, 채널 길이(L)가 비교적 짧다면, 출력전류는 I2에서 I3로 현저하게 변한다.
기준 전압 발생 회로에서, 전원 전압 변동에 기인한 출력전류의 변동은 도 2에 도시한 바와 같이 채널 길이(L)를 증가시킴으로써 작은 크기로 억제될 수 있다. 그러나, 채널 길이(L)가 증가될 때, 채널폭(W)은 트랜지스터의 상호콘덕턴스를 그대로 유지하기 위해서 그에 따라 증가되어야 하므로 칩의 표면적이 증가하는 문제가 야기된다.
전술한 바에 비추어, 본 발명의 목적은 칩 표면적 증가를 수반하지 않고 기준 전압 발생 회로를 위한 광범위한 전압에 걸쳐 높은 정확도로 출력 전압을 발생하는 기준 전압 발생 회로를 제공하는 것이다.
도 1은 종래의 기준 전압 발생 회로의 회로도.
도 2는 소스-드레인 전압(Vsd)에 대한 드레인 전류(Id)에 관한 채널 길이(L)의 영향을 도시한 그래프.
도 3은 소스-드레인 전압 변동에 기인한 드레인 전류(Id) 변동을 도시한 그래프.
도 4는 본 발명의 제1 실시예에 따른 기준 전압 발생 회로의 회로도.
도 5는 전류 미러 회로의 p-채널 트랜지스터(P2 및 P3)의 전압-전류 특성을 도시한 그래프.
도 6은 소스-드레인 전압 제어회로의 트랜지스터(P5 및 P6)의 전압-전류 특성을 도시한 그래프.
도 7은 본 발명의 제2 실시예에 따른 기준 전압 발생 회로의 회로도.
도 8은 본 발명의 제3 실시예에 따른 기준 전압 발생 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
51 : 전압 리미터
52 : 기준 전압 발생부
CM1-4 : 전류 미러 회로
본 발명은 제1 도전형의 제1 내지 제3 트랜지스터를 포함하는 제1 전류 미러, 상기 제1 내지 제3 트랜지스터는 소스들이 함께 접속되고 상기 제1 전류원의 제1 출력측, 기준측 및 제2 출력측을 각각 구현하며; 상기 제1 도전형에 반대되는 제2 도전형의 제4 및 제5 트랜지스터를 포함하는 제2 전류 미러, 상기 제4 및 제5 트랜지스터는 상기 제2 전류 미러의 기준측 및 출력측 각각을 구현하며, 상기 제4 및 제5 트랜지스터는 각각 상기 제1 및 제2 트랜지스터에 직렬로 접속되며; 상기 제2 및 제5 트랜지스터와 상기 제3 트랜지스터에 각각 직렬로 접속되어 이를 통해 흐르는 전류를 정하는 제1 및 제2 전류원; 및 상기 제1 및 제3 트랜지스터의 소스-드레인 전압을 지정된 범위 내에서 제어하는 전압 제어 블록을 포함하는 기준 전압 발생 회로를 제공한다.
본 발명에 따라서, 전압 제어 블록은 제1 및 제3 트랜지스터의 소스-드레인 전압을 지정된 범위 내에서 제어함으로써 전압 발생 회로를 위한 전원 전압 변동에 관계없이 기준 전압 발생 회로의 출력 전압을 제어한다.
본 발명의 상기 목적 및 다른 목적, 특징 및 잇점은 첨부한 도면을 참조하여 다음 설명으로부터 더욱 명백할 것이다.
본 발명의 실시예를, 도면 전체를 통해 동일 구성요소를 동일 참조부호로 표시한 도면을 참조하여 상세히 기술한다.
도 4에서, 본 발명의 제1 실시예에 따른 기준 전압 발생 회로는 제1 전류 미러 회로(CM1), 제1 소스-드레인 전압 제어회로(Vsd1), 제2 소스-드레인 전압 제어회로(Vsd1), 및 제2 전류 미러 회로(CM4)를 포함한다. 제1 전류 미러 회로(CM1)는 기준측에 배치된 p-채널 트랜지스터(P2) 및 출력측에 배치된 p-채널 트랜지스터(P1 및 P3)를 포함한다. 제1 소스-드레인 전압 제어회로(Vsd1)는 트랜지스터(P4 내지 P6)의 게이트 단자를 함께 접속하고 트랜지스터(P5)의 드레인 및 게이트 단자를 함께 접속한 p-채널 트랜지스터(P4 내지 P6)로 구성된다. 제2 소스-드레인 전압 제어회로(Vsd2)는 트랜지스터(N3 내지 N4)의 게이트 단자를 함께 접속하고 트랜지스터(N3)의 드레인 및 게이트 단자를 함께 접속한 n-채널 트랜지스터(N3 내지 N4)로 구성된다. 제2 전류 미러 회로(CM4)는 기준측에 배치된 n-채널 트랜지스터(N1) 및 출력측에 배치된 n-채널 트랜지스터(N2)를 포함한다.
트랜지스터(P1, P4, N3, N1)는 전압원(Vdd)에서 보았을 때 그 일련의 순서로 접속되어 제1 전류경로를 형성한다. 트랜지스터(P2, P5, N4, N2)는 전압원(Vdd)에서 보았을 때 그 일련의 순서로 접속되어 제2 전류경로를 형성한다. 트랜지스터(P3 및 P6)는 전압원(Vdd)에서 보았을 때 그 일련의 순서로 접속되어 제3 전류경로를 형성한다.
기준 전압 발생 회로는 제1 전류경로에서 트랜지스터(N1)의 접지단자와 소스단자간에 접속된 다이오드(D1); 제2 전류경로에서 트랜지스터(N2)의 접지단자와 소스단자 간에 직렬로 접속된 저항기(R1) 및 다이오드(D2); 및 제3 전류경로에서 트랜지스터(P6)의 접지단자와 드레인 단자간에 접속된 저항기(R2) 및 다이오드(D3)를 더 포함한다. 트랜지스터(P6)의 드레인은 출력노드(Vout)를 형성한다. 다이오드 (D2 및 D3)는 다이오드(D1)와 동일한 설계 크기를 가지며 서로 병렬로 접속된 복수의 (N) 다이오드로 각각 구성된다.
본 실시예에 따른 기준 전압 발생 회로의 동작을 도 6 및 도 6의 그래프를 참조하여 다음에 기술한다. 도 5 및 도 6은 기준측 및 출력측에 배치된 p-채널 트랜지스터의 전압-전류 특성을 도시한 것이다. 도 5 및 도 6에 있는 참조부호 (1) 내지 (9)는 동작순서를 나타낸 것이며 이하 설명 항목에 대응한다.
먼저, 트랜지스터(P2 및 P3)의 동작을 기술한다.
(1) 전류원으로서 작용하는 저항기(R1) 및 밴드갭 전압을 제공하는 다이오드(D1 및 D2)에 의해서, 전류(I2)는 종래기술 단락에서 앞에서 기술한 소정의 값을 취한다.
(2) 트랜지스터(P2)의 게이트 단자 및 드레인 단자는 함께 접속되어 있으므로, 트랜지스터(P2)의 드레인 전류(Id)와 소스-드레인 전압(Vsd)간 관계는 다이오드 특성을 나타낸다. 따라서, 트랜지스터(P2)의 소스-드레인 전압(Vsd)은 전류(I2)에 대응하여 결정된다.
(3) 트랜지스터(P3)의 드레인 전류(Id)와 소스-드레인 전압(Vsd)간 관계는 실제적으로, 트랜지스터(P3)의 게이트-소스 전압(Vsg)이 일정한 한, 일정한 전류 특성을 나타낸다.
(4) 트랜지스터(P2 및 P3)의 각각의 게이트 단자는 함께 접속되어 있으므로, 트랜지스터(P3)의 게이트-소스 전압(Vgs)은 트랜지스터(P2)의 소스-드레인 전압(Vsd)과 같다. 즉, 트랜지스터(P2 및 P3)는 도 5의 2개의 특성 곡선의 교점에서 동작하며, 따라서 I2=I3이 성립한다.
다음에, 트랜지스터(P5 및 P6)의 동작을 설명한다. 트랜지스터(P5)의 게이트 단자와 드레인 단자가 함께 접속되어 있으므로, 트랜지스터(P5)의 드레인 전압은 전원 전압(Vdd)에서 트랜지스터(P5 및 P5)의 임계 전압의 합을 감하여 얻어진 값과 같다. 트랜지스터(P6)의 소스전압은 전원 전압(Vdd)에서 트랜지스터(P2 및 P5)의 임계 전압의 합을 감하고 트랜지스터(P6)의 임계 전압의 결과적인 차에 더함으로써 얻어진 값과 같다. 트랜지스터(P5)의 임계 전압은 트랜지스터(P6)의 임계 전압과 같다. 따라서, 트랜지스터(P6)의 소스전압은 전원 전압(Vdd)에서 트랜지스터(P2)의 임계 전압을 감하여 얻어진 값과 같으며, 트랜지스터(P2)의 드레인 전압은 트랜지스터(P3)의 드레인 전압과 같게 된다. 항목(4)에서 위에서 기술한 바와 같이, 트랜지스터(P3)의 드레인 전류(I3)는 I2와 같다.
(5) 트랜지스터(P5)는 트랜지스터(P2)가 배치된 제2 전류경로에 배치되기 때문에, 전류(I2)는 트랜지스터(P5)를 통해 흐른다.
(6) 트랜지스터(P5)의 게이트 단자 및 드레인 단자는 함께 접속되어 있기 때문에, 트랜지스터(P5)의 드레인 전류(Id)와 소스-드레인 전압(Vsd)간 관계는 다이오드 특성을 나타낸다. 따라서, 드레인 전류(I2)가 결정될 때, 드레인 전류(I2)에 대응하는 소스-드레인 전압(Vsd)(P5)이 결정된다.
(7) 트랜지스터(P6)의 소스단자는 일정-전압원에 접속되었다고 하면, 트랜지스터(P6)는 트랜지스터(P3)의 경우와 같이 일정-전류 특성을 나타낸다. 구체적으로, 트랜지스터(P6)의 게이트-소스 전압(Vgs)은 트랜지스터(P5)의 소스-드레인 전압(Vsd)(P5)과 동일한 특성곡선을 나타낸다. 트랜지스터(P6)의 소스-드레인 전압(Vsd)이 트랜지스터(P5)의 소스-드레인 전압(Vsd)(P5)과 같을 때, 트랜지스터 (P6)의 드레인 전류(I3)는 드레인 전류(I2)와 같게 된다.
(8) 소스전압(Vdd)이 증가할 때, 제1 소스-드레인 전압 제어회로(Vsd1)의 출력측에 배치된 트랜지스터(P6)의 소스-드레인 전압(Vsd)은 저항기(R2) 양단에 나타나는 전압이 거의 일정하기 때문에 증가한다. 따라서, 트랜지스터(P6)의 드레인 전류(I3)는 증가하는 경향을 보인다. 그러나, 항목 (4)에서 위에서 기술한 바와 같이, 트랜지스터(P3)는 이를 통해 흐르는 전류를 제한하여, 트랜지스터(P3)의 드레인 전압이 약간 감소되는 결과로 된다.
(9) 결국, 트랜지스터(P6)의 게이트-소스 전압(Vsg)은 감소하며, 따라서, 전원 전압(Vdd)이 증가해도, 트랜지스터(P6)의 드레인 전류(I3)는 트랜지스터(P2)에 의해 결정된 전류(I2)로 안정하게 된다.
상기 설명에서, 트랜지스터(P2 및 P3)의 동작과 트랜지스터(P5 및 P6)의 동작간 관계만을 기술하였다. 쉽게 알 수 있듯이, 전류 미러 회로(CM1)의 출력측에 배치된 p-채널 트랜지스터(P1) 및 전류 미러 회로(CM4)의 출력측에 배치된 n-채널 트랜지스터(N2)에 동일하게 적용된다.
제1 실시예에 따라, 전류 미러 회로의 출력측에 배치된 트랜지스터의 소스-드레인 전압을 제어하기 위한 소스-드레인 전압 제어회로의 실시예를 통해, 출력전류 변화가 억제된다. 구체적으로, 밴드갭 전압을 사용하는 종래의 기준 전압 발생 회로에 p-채널 트랜지스터(P4 내지 P6) 및 n-채널 트랜지스터(N3 및 N4)를 부가하여, 전류 미러 회로의 출력측에 배치된 트랜지스터(P1, P3, N2)의 소스-드레인 전압(Vsd)은 제한될 수 있다. 결국, 부하 저항기(R1 및 R2)에서 발생하는 전류 변화가 억제될 수 있으므로, 기준 전압은 높은 정확도로 발생될 수 있다. 채용된 트랜지스터가 비교적 단채널 길이 L을 가질 때에도, 출력 전압은 안정화되므로 출력 전압의 안정화와 반도체 장치의 칩 표면적 감소가 양립할 수 있다.
도 7에서, 본 발명이 제2 실시예에 따른 기준 전압 발생 회로는 다이오드(D1 내지 D3)가 생략되어 있고 트랜지스터(N2)의 크기는 트랜지스터(N1)의 배크기(예를 들면 4배)인 점을 제외하곤 제1 실시예와 유사하다. 트랜지스터(N1 내지 N3)는 임계 전압(Vth)을 가지며, 트랜지스터(P1 내지 P6)는 임계 전압(Vtp)을 가지며, 전류(I1 내지 I3)는 제1 내지 제3 전류경로를 통해 흐른다고 할 때, 트랜지스터 (N3)의 드레인 전압은 2Vtn과 같게 되며, 따라서, 트랜지스터(N4)의 소스전압은 Vtn을 취한다. 전원 전압(Vdd)이 변할때에도, 트랜지스터(N2)의 드레인 전압은 Vtn의 일정한 값을 취한다. 따라서, 트랜지스터(N2)의 소스-드레인 전압(Vsd)은 일정하며, 따라서, 소스전압(Vdd)이 변할때에도, 트랜지스터(N2)의 드레인 전류(I2)는 일정하다. 그러므로 본 실시예의 기준 전압 발생 회로는 그렇지 않다면 소스전압의 변화를 동반할 것이나, 기준전류(I2)의 변화를 억제할 수 있다.
마찬가지로, 전류 미러(CM1)의 트랜지스터(P1 및 P3)의 경우에, 소스-드레인 전압(Vsd)은 p-채널 트랜지스터의 임계 전압(Vtp)으로 제한될 수 있다. 트랜지스터(P1)의 드레인 전압은 트랜지스터(P3)의 드레인 전압과 같으며 전원 전압(Vdd)에서 p-채널 트랜지스터의 임계 전압(Vtp)을 감하여 얻어진 값과 같다.
따라서, 전원 전압(Vdd)이 변할 때에도, 트랜지스터(P1 및 P3) 각각의 소스-드레인 전압(Vsd)은 실제적으로 일정레벨로 고정된다. 즉, 출력 전압(Vout)은 일정하게 유지될 수 있다.
도 8에서, 본 발명의 제3 실시예에 따른 기준 전압 발생 회로는 도 1의 종래의 기준 전압 발생 회로와 유사한 방식으로 구성된 기준 전압 발생부(52) 및 기준 전압 발생부(52)의 전원 전압측에 제공된 전압 리미터(51)를 포함한다.
도 3은 기준 전압 발생부(52)를 위한 전원 전압(Vdd1)의 변동을 동반한 드레인 전류 변화를 도시한 것이다. 출력전류(I2)가 트랜지스터(N1 및 N2)에 의해 결정되기 때문에, 다이오드로서 기능하도록 접속된 트랜지스터(P2)의 소스-드레인 전압(Vsd)이 결정된다. 트랜지스터(P3)의 게이트 전압이 또한 결정된다. 전원 전압(Vdd1)이 변할 때, 트랜지스터(P3)의 소스-드레인 전압(Vsd)은 증가한다. 이 경우, 채널 길이(L)가 비교적 짧다면, 출력전류는 I2 내지 I3로 현저하게 변한다.
전압 리미터(51)는 저항기(R23), n-채널 트랜지스터(N23, N24, N25), 및 p-채널 트랜지스터(P27)를 포함한다. 트랜지스터(N23, P27, N25)는 각각 다이오드로서 기능하도록 접속된다. 저항기(R23) 및 트랜지스터(N23, P27, N25)는 이 직렬순서로 전압원(Vdd)과 접지 간에 접속된다. 저항기(R23)는 소정의 전류가 트랜지스터(N23, P27, N25)로 흐르도록 한 것이다. 각각의 트랜지스터(N23, P27, N25)는 그 게이트 단자 및 드레인 단자가 서로 접속되게 접속된다. Vtn과 동일한 전압과 임계 전압(Vtp)을 더한 것이 트랜지스터(N23, P27, N25) 각각의 소스단자와 드레인 단자 간에 형성되게 때문에, 트랜지스터(N23)의 드레인 전압은 (Vtp + 2 x Vtn)을 취한다. 트랜지스터(N24)는 소스 폴로어 회로를 구현한다. 트랜지스터(N24)의 소스전압은 트랜지스터(N24)의 게이트 전압에서 임계 전압(Vtn)을 감하여 얻어진 값과 같다. 따라서, 트랜지스터(N24)의 소스전압은 예를 들면 약 2V의 (Vtp + Vtn)을 취한다. 트랜지스터(N24)의 드레인 단자는 기준 전압 발생부(52)의 소스전압 라인(Vdd1)에 접속된다. 트랜지스터(N23)는 트랜지스터(N24)의 전압강하를 보상하도록 한 것이다. 대안으로, 단지 트랜지스터(P27 및 N25)를 사용해서 충분히 큰 전압이 얻어진다면 혹은 채용된 트랜지스터(N24)가 비교적 작은 임계 전압을 가질 때, 트랜지스터(N23)는 생략될 수 있다. 전압 리미터(51)의 구성은 본 실시예의 것으로 한정되지 않으며, 전원 전압 변동이 작은 크기로 억제될 수 있는한 수정될 수도 있다.
본 발명에 따라서, 전압 리미터(51)는 기준 전압 발생부(52)를 구성하는 제1 전류 미러(CM1)의 p-채널 트랜지스터(P1 내지 P3)에 대한 소스전위를 한정하도록 된 것이며, 이에 의해서 트랜지스터(P1 내지 P3) 각각의 소스-드레인 전압(Vsd)를 소정의 범위로 제한한다.
전술한 바와 같이, 기준 전압 발생부(52)의 p-채널 트랜지스터(P1 내지 P3)에 입력된 전원 전압은 전압제한을 통해 일정레벨로 유지되고, 그럼으로써 기준 전압 발생 회로를 위한 광범위한 전원 전압, 예를 들면 전원 전압(Vdd)가 2.0V 내지 5.0V 범위에 걸쳐 있을 때에도, 전원 전압에 걸쳐 높은 정확도로 전압을 출력한다. 기준 전압 발생 회로의 칩 크기 증가는 포함되지 않는다.
본 실시예는 전압 리미터(51)가 형성되야 할 추가 영역을 필요로 한다. 그러나, MOSFET에 의해 점유된 영역은 채널 길이 L의 제곱에 비례하여 감소하기 때문에, 기준 전압 발생 회로에 의해 점유된 영역은 전압 리미터(51)이 부가적으로 형성될 때에도 채널 길이 L의 감소를 통해 감소될 수 있다. 예를 들면, MOSFET의 채널 길이 L을 100㎛ 내지 20㎛로 줄임으로써, MOSFET에 의해 점유되는 영역은 25 인자만큼 감소하며, 그럼으로써 기준 전압 발생 회로에 의해 점유된 영역을 감소시킨다.
상기 실시예는 단지 예로서 기술된 것이기 때문에, 본 발명은 상기 실시예로 한정되지 않으며 여러 가지 수정 혹은 변경이 본 발명의 범위에서 벗어남이 없이 이 분야에 숙련된 자들에 의해 그로부터 쉽게 행해질 수 있다.

Claims (8)

  1. 기준 전압 발생 회로에 있어서,
    제1 도전형의 제1 내지 제3 트랜지스터들(P1, P2, P3)을 포함하는 제1 전류 미러(CM1)로서, 상기 제1 내지 제3 트랜지스터들(P1, P2, P3)은 모두 접속된 소스들을 가지고 상기 제1 전류원(CM1)의 제1 출력측, 기준측 및 제2 출력측을 각각 구성하는, 상기 제1 전류 미러(CM1)와;
    상기 제1 도전형에 반대되는 제2 도전형의 제4 및 제5 트랜지스터들(N1, N2)을 포함하는 제2 전류 미러(CM4)로서, 상기 제4 및 제5 트랜지스터들(N1, N2)은 상기 제2 전류 미러(CM2)의 기준측 및 출력측을 각각 구성하며, 상기 제4 및 제5 트랜지스터들(N1, N2)은 상기 제1 및 제2 트랜지스터들 각각에 직렬로 접속되는, 상기 제2 전류 미러(CM4)와;
    상기 제2 및 제5 트랜지스터들과 상기 제3 트랜지스터 각각에 직렬로 접속되어 이를 통해 흐르는 전류를 정하는 제1 및 제2 전류원들(R1, R2)을 포함하되,
    상기 제1 및 제3 트랜지스터들(P1, P2)의 소스-드레인 전압들을 지정된 범위 내에서 제어하는 전압 제어 블록(51; Vsd1, Vsd2)을 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  2. 제 1 항에 있어서, 상기 전압 제어 블록(Vsd1, Vsd2)은 상기 제1 및 제3 트랜지스터들의 소스 전압들에서 고정된 레벨을 뺀 전압들로 상기 제1 및 제3 트랜지스터들의 드레인 전압들을 제어하는 기준 전압 발생 회로.
  3. 제 1 항에 있어서, 상기 제1 내지 제3 트랜지스터들(P1, P2, P3)의 소스들은 전압원(Vdd)에 접속된 기준 전압 발생 회로.
  4. 제 4 항에 있어서, 상기 전압 제어 블록(51)은 전압원(Vdd)에 접속된 소스, 상기 제1 내지 제3 트랜지스터들(P1, P2, P3)의 소스들에 접속된 드레인 및 상기 제1 내지 제3 트랜지스터들(P1, P2, P3)의 임계 전압과 상기 제4 및 제5 트랜지스터들(N1, N2)의 임계 전압의 합에 대응하는 전압으로 고정된 게이트를 갖는 상기 제2 도전형의 제6 트랜지스터(N24)를 포함하는 기준 전압 발생 회로.
  5. 제 3 항에 있어서, 상기 전압 제어 블록(51)은 전압원(Vdd)에 접속된 소스,상기 제1 내지 제3 트랜지스터들(P1, P2, P3)의 소스들에 접속된 드레인, 상기 제1 내지 제3 트랜지스터들(P1, P2, P3)의 2배의 임계 전압들과 상기 제4 및 제5 트랜지스터들(N1, N2)의 임계 전압의 합에 대응하는 전압으로 고정된 게이트를 갖는 상기 제2 도전형의 제6 트랜지스터를 포함하는 기준 전압 발생 회로.
  6. 제 1 항에 있어서, 상기 전압 제어 블록은 상기 제3 전류 미러(Vsd1)의 제1 출력측, 기준측 및 제2 출력측 각각을 구성하는 상기 제1 도전형의 제6 내지 제8 트랜지스터들(P4, P5, P6)을 포함하는 제3 전류 미러(Vsd1)와, 상기 제4 전류 미러(Vsd2)의 기준측 및 출력측 각각을 구성하는 상기 제2 도전형의 제9 및 제10 트랜지스터들(N3, N4)을 포함하는 제4 전류 미러(Vsd2)를 포함하며, 상기 제6 및 제9 트랜지스터들(P4, N3)은 상기 제1 및 제4 트랜지스터들(P1, N1)의 드레인들간에 직렬로 접속되며, 상기 제7 및 제10 트랜지스터들(P5, N4)은 상기 제2 및 제5 트랜지스터들(P2, N2)의 드레인들간에 직렬로 접속되는 기준 전압 발생 회로.
  7. 제 1 항에 있어서, 상기 제4, 제5, 및 제3 트랜지스터들(N1, N2, P3)의 드레인들은 제1 다이오드(D1), 직렬로 접속된 제1 저항기(R1) 및 제2 다이오드(D2), 및 직렬로 접속된 제2 저항기(R2) 및 제3 다이오드(D3) 각각을 통해 전압원에 접속되고 상기 제1 및 제2 저항기들(R1, R2)은 상기 제1 및 제2 전류원들을 각각 구성하는 기준 전압 발생 회로.
  8. 제 7 항에 있어서, 상기 제2 및 제3 다이오드들(D2, D3) 각각은 병렬로 접속되며, 상기 제1 다이오드(D1)의 설계 크기와 동일한 설계 크기를 갖는 복수의 다이오드들을 포함하는 기준 전압 발생 회로.
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