JPH0212509A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH0212509A JPH0212509A JP16421588A JP16421588A JPH0212509A JP H0212509 A JPH0212509 A JP H0212509A JP 16421588 A JP16421588 A JP 16421588A JP 16421588 A JP16421588 A JP 16421588A JP H0212509 A JPH0212509 A JP H0212509A
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- type mos
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- 239000000758 substrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、 ０ＭＯ８盤のＩＣにおける定電圧回路に関
し、特に、バンドギャップ製定電圧源に関する。
し、特に、バンドギャップ製定電圧源に関する。
従来の技術
従来、パイポー−）凰のＩＣにおいては、第３図に示す
如きバンドギャップ型定電圧回路が知られている。電源
２９から抵抗２７を介して出方端子２８及び他の回路に
電力を供給している。抵抗２１と２２の値が等しく、か
つトランジスタ２３と２４のエミツタ面積比が１：１０
であるとする。このとき抵抗２１゜２２の両端の電圧は
、出力１子２８の電圧Ｖ’ｏからトランジスタ２３する
いＩ／ｉ２５のペースエミッタ電圧ＶＢｘを減じた値と
なり、はぼ等しく、シたがって流れる電流もほぼ等しく
なる。抵抗２６の両端電圧はトランジスタ２３と２４の
Ｖｓｍの差に相当する電圧が生じており、その値ΔＶ′
は下記式（１）により与えられる。
如きバンドギャップ型定電圧回路が知られている。電源
２９から抵抗２７を介して出方端子２８及び他の回路に
電力を供給している。抵抗２１と２２の値が等しく、か
つトランジスタ２３と２４のエミツタ面積比が１：１０
であるとする。このとき抵抗２１゜２２の両端の電圧は
、出力１子２８の電圧Ｖ’ｏからトランジスタ２３する
いＩ／ｉ２５のペースエミッタ電圧ＶＢｘを減じた値と
なり、はぼ等しく、シたがって流れる電流もほぼ等しく
なる。抵抗２６の両端電圧はトランジスタ２３と２４の
Ｖｓｍの差に相当する電圧が生じており、その値ΔＶ′
は下記式（１）により与えられる。
ここで、 Ｆ３意ｓ、８＊ａはトランジスタ２３ 、２
４のエミッタ面積である。この例の場合には％Ｓ口／ｓ
ｓ＊＝ｉｏ 。
４のエミッタ面積である。この例の場合には％Ｓ口／ｓ
ｓ＊＝ｉｏ 。
度係数は（１）式をＴで偏微分することによりで与えら
れる。今、抵抗２２と２６の比を１０＝１とすれば、抵
抗２２０両肩の電圧は１０ΔＶ＝ ６００ｍＶ、その温
度係数は上記式（２）の１０倍すなわさ２ｍＶ／ｄｅｇ
である。
れる。今、抵抗２２と２６の比を１０＝１とすれば、抵
抗２２０両肩の電圧は１０ΔＶ＝ ６００ｍＶ、その温
度係数は上記式（２）の１０倍すなわさ２ｍＶ／ｄｅｇ
である。
一方、トランジスタ２５のベースエミッタ電圧Ｖ！ＩＩ
ｇは約７００ ｍＶであり、その温度係数は一２ｍＶ／
ｄｅｇである。従って、キルヒホ７の法則からトランジ
スタ２５のＶＢＩと抵抗２２の両端電圧の和で与えられ
る出力電圧ＶＯＩは約Ｌ３００ｍＶであり、その温度係
数はＯとなる。すなわち、 Ｖｏ’は温度変化のない定
電圧回路であることがわかる。Ｖｏ’がシリコンのバン
ドギャップエネルギーにほぼ等しいことから、との回路
はバンドギャップ型定電圧回路と呼ばれている。
ｇは約７００ ｍＶであり、その温度係数は一２ｍＶ／
ｄｅｇである。従って、キルヒホ７の法則からトランジ
スタ２５のＶＢＩと抵抗２２の両端電圧の和で与えられ
る出力電圧ＶＯＩは約Ｌ３００ｍＶであり、その温度係
数はＯとなる。すなわち、 Ｖｏ’は温度変化のない定
電圧回路であることがわかる。Ｖｏ’がシリコンのバン
ドギャップエネルギーにほぼ等しいことから、との回路
はバンドギャップ型定電圧回路と呼ばれている。
発明が解決しようとする課題
しかしながら、以上述べた従来の技術は、バイポーラ盟
のＩＣにおいて実現できるが％′ＭｏＳ型の工Ｃにおい
てはこのような定電圧回路を実現するととができなかっ
た。
のＩＣにおいて実現できるが％′ＭｏＳ型の工Ｃにおい
てはこのような定電圧回路を実現するととができなかっ
た。
本発明は従来の上記実情に鑑みてなされた４のであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能と１−た新規な定電圧回路を提供
することにある。
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能と１−た新規な定電圧回路を提供
することにある。
発明の従来技術に対する相違点
本発明は％ＩＳ型のＩＣにおいて、新たな追加工程表し
に、前述のバンドギャップ型定電圧源と同じ１理に基づ
く、温度係数をもたない定電圧回路を提供するものであ
シ、ＭＯｓトランジスタとダイオードで構成できる点が
従来のものと異なる。
に、前述のバンドギャップ型定電圧源と同じ１理に基づ
く、温度係数をもたない定電圧回路を提供するものであ
シ、ＭＯｓトランジスタとダイオードで構成できる点が
従来のものと異なる。
課題を解決するための手段
前記目的を達成する為に、本発明に係る定電圧回路は、
ソースが電源端子に接続された第１〜第３の第１型ＭＯ
Ｓトランジスタと、該第１及び第２の第１型′ＭＤＳト
ランジスタのドレインにそれぞれドレインが接続された
第１及び第２の第１型Ｎ幻Ｓトランジスタと、一端が基
準電位に接続された第１Ｎ第３のダイオードと、該第２
．第３のダイオードの他端にそれぞれ接続された第１及
び第２の抵抗とを有し、該第１及び第２の抵抗の他端が
それぞれ前記第２の第２型ＭＯＳトランジスタのソース
及び前記第３の第１凰ＭＯＳトランジスタのドレインに
接続され、前記第３の第１型Ｎ幻Ｓトランジスタのド１
ツインを出力端とし、前記第１のダイオードの他端と前
記第１の第２ＷＭ）Ｓトランジスタのソースが接続され
、前記第２の第１型ＭＯＳトランジスタのドレインと前
記第１〜第３の第１型ＭＯＳトランジスタのゲートが互
いに接続され、前記第１の第２ Ｗ ＭＯＳ ）ランジ
スタのドレインと前記第１〜第２の第２７ＪＩ ＭＯＳ
）ランジスタのゲートが互いに接続されて構成され、
更に、本発明に係る定電圧回路の前記第１〜第３のダイ
オードは。
ソースが電源端子に接続された第１〜第３の第１型ＭＯ
Ｓトランジスタと、該第１及び第２の第１型′ＭＤＳト
ランジスタのドレインにそれぞれドレインが接続された
第１及び第２の第１型Ｎ幻Ｓトランジスタと、一端が基
準電位に接続された第１Ｎ第３のダイオードと、該第２
．第３のダイオードの他端にそれぞれ接続された第１及
び第２の抵抗とを有し、該第１及び第２の抵抗の他端が
それぞれ前記第２の第２型ＭＯＳトランジスタのソース
及び前記第３の第１凰ＭＯＳトランジスタのドレインに
接続され、前記第３の第１型Ｎ幻Ｓトランジスタのド１
ツインを出力端とし、前記第１のダイオードの他端と前
記第１の第２ＷＭ）Ｓトランジスタのソースが接続され
、前記第２の第１型ＭＯＳトランジスタのドレインと前
記第１〜第３の第１型ＭＯＳトランジスタのゲートが互
いに接続され、前記第１の第２ Ｗ ＭＯＳ ）ランジ
スタのドレインと前記第１〜第２の第２７ＪＩ ＭＯＳ
）ランジスタのゲートが互いに接続されて構成され、
更に、本発明に係る定電圧回路の前記第１〜第３のダイ
オードは。
それぞれウェルをベースとし、かかるウェル内に構成さ
れたドレインと同一の１穐で作られる２つの対向する電
極をエミッタ及びコレクタとする２チラルトランジスタ
のベース・コレクタショート型のダイオードであること
を特徴とする。
れたドレインと同一の１穐で作られる２つの対向する電
極をエミッタ及びコレクタとする２チラルトランジスタ
のベース・コレクタショート型のダイオードであること
を特徴とする。
本発明は、第１及び第２のダイオードの電流密度を異な
らせ、その順方向電圧の差ΔＶを第１の抵抗の両端に発
生させ、その電圧を第２の抵抗：第１の抵抗でＭＯＳ
）ランジスタを用いて増幅させ、第２の抵抗と第３のダ
イオードの順方向電圧との和を出力とする定電圧回路で
ある。尚、 ＣＭＯＳプロセスで作ることが可能なダイ
オードは一端が電源又は基準電圧に接続されており、第
３図から容易に類推することはできない。
らせ、その順方向電圧の差ΔＶを第１の抵抗の両端に発
生させ、その電圧を第２の抵抗：第１の抵抗でＭＯＳ
）ランジスタを用いて増幅させ、第２の抵抗と第３のダ
イオードの順方向電圧との和を出力とする定電圧回路で
ある。尚、 ＣＭＯＳプロセスで作ることが可能なダイ
オードは一端が電源又は基準電圧に接続されており、第
３図から容易に類推することはできない。
実瘤例
次に本発明をその好ましい各実洩例について図面を参照
しながら具体的に説明する。
しながら具体的に説明する。
第１図は本発明の一実栂例を示す回路構成図である。
第１図を参照するに、電源１２にソースが接続されたＰ
チャネルＭＯＳトランジスタ１，２．３はトランジスタ
２を供給側とするカレントミラーを構成しており、ゲー
トサイズが等しいとすれば、それぞれ等しいドレイン電
流が流れている。従って。
チャネルＭＯＳトランジスタ１，２．３はトランジスタ
２を供給側とするカレントミラーを構成しており、ゲー
トサイズが等しいとすれば、それぞれ等しいドレイン電
流が流れている。従って。
各々トランジスタ４、トランジスタ５と抵抗９、抵抗ｌ
Ｏを介してダイオード６．７．８に流れる電流も等しい
。ここで、ダイオード６と７のサイズ比をｌ：１０とす
れば、その順方向電圧の差ΔＶは前記式（１）と同様に
下記式（３）により与えられる。
Ｏを介してダイオード６．７．８に流れる電流も等しい
。ここで、ダイオード６と７のサイズ比をｌ：１０とす
れば、その順方向電圧の差ΔＶは前記式（１）と同様に
下記式（３）により与えられる。
ΔＶ＝ 上１ｉｎ Ａ’−−０−−−−−１−１１，−
１，−０−０，−＝、＝−９０，（３）ｑ ８ｍ ここで、 Ｅｈ、ｆ３ｔはダイオード６．７のサイズで
ある。
１，−０−０，−＝、＝−９０，（３）ｑ ８ｍ ここで、 Ｅｈ、ｆ３ｔはダイオード６．７のサイズで
ある。
Ｓｔ／５ｓ−１０テロ ルカラ、 Ｔ＝３００°Ｋ Ｋ
テΔＶ＝６０ｍＶとなる。その温度係数は（２）式と
同様に０．２ｍＶ／ｄｅｇである。Ｎチャネル■Ｓトラ
ンジスタ４，５のゲートサイズが等しいとすれば、その
ドレイン電流は前述のように等しいので、ゲート・ソー
ス間電圧も等しい。従って、キルヒホフの法則から、抵
抗９の両地の電圧はΔＶに等しいことがわかる。
テΔＶ＝６０ｍＶとなる。その温度係数は（２）式と
同様に０．２ｍＶ／ｄｅｇである。Ｎチャネル■Ｓトラ
ンジスタ４，５のゲートサイズが等しいとすれば、その
ドレイン電流は前述のように等しいので、ゲート・ソー
ス間電圧も等しい。従って、キルヒホフの法則から、抵
抗９の両地の電圧はΔＶに等しいことがわかる。
抵抗９と１０の比を１：１０とすれば、前述のように等
しい電流がこれらに流れているので、抵抗１０の両端の
電圧は抵抗９の両端の電圧の１０倍、すなわち１０ΔＶ
であり、その温度係数は２ｍＶ／ｄｅｇである。この電
圧と、ダイオード８の鷹方向電圧約７００ｍＶ（温度係
数−２ｍＶ／ｄｅｇ）を加算することにより、出力１子
１１の電圧Ｖｏは１３００ｍＶで温度係数がＯとなる。
しい電流がこれらに流れているので、抵抗１０の両端の
電圧は抵抗９の両端の電圧の１０倍、すなわち１０ΔＶ
であり、その温度係数は２ｍＶ／ｄｅｇである。この電
圧と、ダイオード８の鷹方向電圧約７００ｍＶ（温度係
数−２ｍＶ／ｄｅｇ）を加算することにより、出力１子
１１の電圧Ｖｏは１３００ｍＶで温度係数がＯとなる。
すなわち、温度によらない定電圧回路が、 ＭＯ８トラ
ンジスタとダイオードのみで実現できた。
ンジスタとダイオードのみで実現できた。
なお、ダイオードのサイズ比あるいは抵抗比は上記例に
とられれることなく任意に選択できる。
とられれることなく任意に選択できる。
また、トランジスタの比も必ずしも１：１：１でなくて
もよく％ｍ：１：ｎとすることができる。
もよく％ｍ：１：ｎとすることができる。
また、あえて温度係数をＯでない任意の値に設定するこ
ともできる。
ともできる。
８２図は本発明に用いるダイオードの構成に関するもの
であり、ＣＭＯ８ｆｉＩＣの断面図を示している。
であり、ＣＭＯ８ｆｉＩＣの断面図を示している。
３１はＮ型の基板であり、３２．３３はＰウェルである
。図中のＮ、ＰはそれぞれＮ型半導体、Ｐ型半導体であ
るととを示し、ハツチングされた部分は引き出し電極を
示している。ＰチャネルＭＯＳトランジスタは、ゲート
３０．ドレイン３４、ソース３５からなり、基板を電源
４４に接続するための電極として３６が設けられている
。ＮチャネルＭＯＳトランジスタはＰウェル＆の内に、
ドレイン３７とソース３８及びウェルとソースを接続す
るための電極３９及びゲート４０からなる。このように
ＮチャネルＭＯＳトランジスタのソース電極とバックゲ
ート（すなわちウェル）の電位を等しくすることにより
、第１図のトランジスタ４と５のそれぞれのパンクゲー
ト効果によるドレイン電流の違いを生じさせずにすみ、
精度を向上できる。ウェル３３をベース、Ｎ型電極４１
をエミッタ、Ｎ型電極４２をコレクタとするラテラｙｖ
ＮＰＮ ）ランジスタのペース引き出し電極４３とコ
レクタ４２をショートし九〇−Ｂショートトランジスタ
を構成すれば、このトランジスタが等測的にダイオード
となることは周知である。従って、この構成によってＣ
ＭＯ８Ｉ Ｃ内に容易にダイオードを形成することがで
きる。
。図中のＮ、ＰはそれぞれＮ型半導体、Ｐ型半導体であ
るととを示し、ハツチングされた部分は引き出し電極を
示している。ＰチャネルＭＯＳトランジスタは、ゲート
３０．ドレイン３４、ソース３５からなり、基板を電源
４４に接続するための電極として３６が設けられている
。ＮチャネルＭＯＳトランジスタはＰウェル＆の内に、
ドレイン３７とソース３８及びウェルとソースを接続す
るための電極３９及びゲート４０からなる。このように
ＮチャネルＭＯＳトランジスタのソース電極とバックゲ
ート（すなわちウェル）の電位を等しくすることにより
、第１図のトランジスタ４と５のそれぞれのパンクゲー
ト効果によるドレイン電流の違いを生じさせずにすみ、
精度を向上できる。ウェル３３をベース、Ｎ型電極４１
をエミッタ、Ｎ型電極４２をコレクタとするラテラｙｖ
ＮＰＮ ）ランジスタのペース引き出し電極４３とコ
レクタ４２をショートし九〇−Ｂショートトランジスタ
を構成すれば、このトランジスタが等測的にダイオード
となることは周知である。従って、この構成によってＣ
ＭＯ８Ｉ Ｃ内に容易にダイオードを形成することがで
きる。
発明の詳細
な説明したように、本発明によれば、 ＭＯ８型ＩＣの
内部に容易にバンドギャップ型の定電圧回路を形成する
ことが可能となり、とれにより、約１．３■で温度係数
Ｏの定電圧を発生するこ・とができ、ＴｏるいＦｉあえ
て温度係数を任意に設定することもできる。
内部に容易にバンドギャップ型の定電圧回路を形成する
ことが可能となり、とれにより、約１．３■で温度係数
Ｏの定電圧を発生するこ・とができ、ＴｏるいＦｉあえ
て温度係数を任意に設定することもできる。
これまでＭＯ８型ＩＣの内部に作ることができなかった
高精度の定電圧回路を実現できたことは工業的応用にお
いて大いに有用である。
高精度の定電圧回路を実現できたことは工業的応用にお
いて大いに有用である。
第１図は本発明の一実池例を示す回路構成図、第２図は
ダイオードの構造を示すＭＯ８屋ＩＣの断面図、第３図
は従来のバイポーラ型ＩＣに適した定電圧回路の回路図
である。 １〜３・・・ＰチャネルＭ）Ｓ ）ランジスタ、４，５
・・・ＮチャネルＭＯＳトランジスタ、６〜８・・・ダ
イオード、９．１０・・・抵抗、１１・・・出力端子、
１２・・・電源。 ２１％２２・・・抵抗、２３〜２５・・・ＮＰＮ型バイ
ポーラトランジスタ、２６ 、２７・・・抵抗、２８・
・・出力端子、２９・・・電源、３０・・・Ｐチャネル
ＭＯＳトランジスタのゲート、３１・・・Ｎ型基板、３
２〜３３・・・Ｐウェル、謁・・・ＰチャネルＭＯ８ト
ランジスタのドレイン％３５・・・ＰチャネルＭＤＳト
ランジスタのソース、３６・・・ＰチャネルＭＯＳトラ
ンジスタの基板（パックゲート）電極、３７・・・Ｎチ
ャネル■Ｓトランジスタのドレイン、３８・・・Ｎチャ
ネル■Ｓトランジスタのソース、３９・・・Ｎチャネル
ＭＯＳトランジスタのウェル（バックゲート）電極、
４０・・・ＮチャネルＭＯＳトランジスタのゲート、４
１・・・ラテラル型ＮＰＮ）ランジスタのエミッタ、４
２・・・ラテラルｍ ＮＰＮ ）ランジスタのコレクタ
、４３・・・ラテラル型ＮＰＮ ）ランジスタのベース 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部
ダイオードの構造を示すＭＯ８屋ＩＣの断面図、第３図
は従来のバイポーラ型ＩＣに適した定電圧回路の回路図
である。 １〜３・・・ＰチャネルＭ）Ｓ ）ランジスタ、４，５
・・・ＮチャネルＭＯＳトランジスタ、６〜８・・・ダ
イオード、９．１０・・・抵抗、１１・・・出力端子、
１２・・・電源。 ２１％２２・・・抵抗、２３〜２５・・・ＮＰＮ型バイ
ポーラトランジスタ、２６ 、２７・・・抵抗、２８・
・・出力端子、２９・・・電源、３０・・・Ｐチャネル
ＭＯＳトランジスタのゲート、３１・・・Ｎ型基板、３
２〜３３・・・Ｐウェル、謁・・・ＰチャネルＭＯ８ト
ランジスタのドレイン％３５・・・ＰチャネルＭＤＳト
ランジスタのソース、３６・・・ＰチャネルＭＯＳトラ
ンジスタの基板（パックゲート）電極、３７・・・Ｎチ
ャネル■Ｓトランジスタのドレイン、３８・・・Ｎチャ
ネル■Ｓトランジスタのソース、３９・・・Ｎチャネル
ＭＯＳトランジスタのウェル（バックゲート）電極、
４０・・・ＮチャネルＭＯＳトランジスタのゲート、４
１・・・ラテラル型ＮＰＮ）ランジスタのエミッタ、４
２・・・ラテラルｍ ＮＰＮ ）ランジスタのコレクタ
、４３・・・ラテラル型ＮＰＮ ）ランジスタのベース 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部
Claims (1)
- ソースが電源端子に接続された第１〜第３の第１型ＭＯ
Ｓトランジスタと、該第１及び第２の第１型ＭＯＳトラ
ンジスタのドレインにそれぞれドレインが接続された第
１及び第２の第２型ＭＯＳトランジスタと、一端が基準
電位に接続された第１〜第３のダイオードと、該第２、
第３のダイオードの他端にそれぞれ接続された第１及び
第２の抵抗とを有し、該第１及び第２の抵抗の他端がそ
れぞれ前記第２の第２型ＭＯＳトランジスタのソース及
び前記第３の第１型ＭＯＳトランジスタのドレインに接
続され、前記第３の第１型ＭＯＳトランジスタのドレイ
ンを出力端とし、前記第１のダイオードの他端と前記第
１の第２型ＭＯＳトランジスタのソースが接続され、前
記第２の第１型ＭＯＳトランジスタのドレインと前記第
１〜第３の第１型ＭＯＳトランジスタのゲートが互いに
接続され、前記第１の第２型ＭＯＳトランジスタのドレ
インと前記第１〜第２の第２型ＭＯＳトランジスタのゲ
ートが互いに接続されたことを特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16421588A JPH0212509A (ja) | 1988-06-30 | 1988-06-30 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16421588A JPH0212509A (ja) | 1988-06-30 | 1988-06-30 | 定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212509A true JPH0212509A (ja) | 1990-01-17 |
Family
ID=15788855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16421588A Pending JPH0212509A (ja) | 1988-06-30 | 1988-06-30 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212509A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204724B1 (en) | 1998-03-25 | 2001-03-20 | Nec Corporation | Reference voltage generation circuit providing a stable output voltage |
| US6870421B2 (en) | 2002-03-15 | 2005-03-22 | Seiko Epson Corporation | Temperature characteristic compensation apparatus |
| JP2009199482A (ja) * | 2008-02-25 | 2009-09-03 | Seiko Epson Corp | バンドギャップリファレンス回路 |
| US8100369B2 (en) | 2008-01-21 | 2012-01-24 | Erico International Corporation | I-beam seismic sway brace clamp |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62212713A (ja) * | 1986-03-14 | 1987-09-18 | Hitachi Ltd | Ｍｉｓ電圧安定化装置 |
-
1988
- 1988-06-30 JP JP16421588A patent/JPH0212509A/ja active Pending
Patent Citations (1)
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