JPH10116129A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH10116129A JPH10116129A JP9249125A JP24912597A JPH10116129A JP H10116129 A JPH10116129 A JP H10116129A JP 9249125 A JP9249125 A JP 9249125A JP 24912597 A JP24912597 A JP 24912597A JP H10116129 A JPH10116129 A JP H10116129A
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- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】
【課題】 周辺の温度、外部電源電圧、半導体装置の製
造工程の各変化に対して安定化基準電圧を発生すること
ができる基準電圧発生回路を提供すること。 【解決手段】 外部電源電圧Ｖccの変動に対応してＮＭ
ＯＳトランジスタ２４のゲート電位の変化により、その
ドレイン−ソースチャンネルの電流を変化させて基準電
圧Ｖref のレベルを制御し、この電流の変化に応じてＮ
ＭＯＳトランジスタ２４のドレインに接続した抵抗器２
６の両端の電位が変化し、ＮＭＯＳトランジスタ２８を
抵抗器２６によりサブスレショルド領域で動作させてＮ
ＭＯＳトランジスタ２４のゲートの電圧レベルを制御す
ることにより、基準電圧Ｖref のレベルを一定となるよ
うに安定化させ、かつ正負逆の温度係数を有するＮＭＯ
Ｓトランジスタ２４と２８とにより温度の変化を相殺し
て温度補償を行う。
造工程の各変化に対して安定化基準電圧を発生すること
ができる基準電圧発生回路を提供すること。 【解決手段】 外部電源電圧Ｖccの変動に対応してＮＭ
ＯＳトランジスタ２４のゲート電位の変化により、その
ドレイン−ソースチャンネルの電流を変化させて基準電
圧Ｖref のレベルを制御し、この電流の変化に応じてＮ
ＭＯＳトランジスタ２４のドレインに接続した抵抗器２
６の両端の電位が変化し、ＮＭＯＳトランジスタ２８を
抵抗器２６によりサブスレショルド領域で動作させてＮ
ＭＯＳトランジスタ２４のゲートの電圧レベルを制御す
ることにより、基準電圧Ｖref のレベルを一定となるよ
うに安定化させ、かつ正負逆の温度係数を有するＮＭＯ
Ｓトランジスタ２４と２８とにより温度の変化を相殺し
て温度補償を行う。
Description
【０００１】
【発明の属する技術分野】この発明は、基準電圧発生回
路に関し、より詳細には、温度、半導体装置の製造工
程、外部供給電圧の各変動にほぼ無関係に一定電圧を発
生する基準電圧発生回路に関する。
路に関し、より詳細には、温度、半導体装置の製造工
程、外部供給電圧の各変動にほぼ無関係に一定電圧を発
生する基準電圧発生回路に関する。
【０００２】
【従来の技術】半導体装置の小形化および高集積化の趨
勢により、半導体装置の外部から供給される電源電圧よ
り低い所定のレベルの内部電源電圧を使用する装置が一
般化されている。したがって、最近になっては、このよ
うな内部電源電圧の発生のための基準になる定電圧(con
stant voltage)である基準電圧を供給する基準電圧発生
回路に対する研究が活発に行われている。前記の基準電
圧の設計において、最も力点をおいて考察しなければな
らない事項としては、温度および外部電源電圧の変動、
多様な工程上の変化(process variations)などに無関係
に基準電圧が安定な電圧レベルを維持することができる
ようにすることである。
勢により、半導体装置の外部から供給される電源電圧よ
り低い所定のレベルの内部電源電圧を使用する装置が一
般化されている。したがって、最近になっては、このよ
うな内部電源電圧の発生のための基準になる定電圧(con
stant voltage)である基準電圧を供給する基準電圧発生
回路に対する研究が活発に行われている。前記の基準電
圧の設計において、最も力点をおいて考察しなければな
らない事項としては、温度および外部電源電圧の変動、
多様な工程上の変化(process variations)などに無関係
に基準電圧が安定な電圧レベルを維持することができる
ようにすることである。
【０００３】このような設計条件を満足させる従来の基
準電圧発生技術に関して、韓国特許公告番号第９４−７
２９８号に開示されている。図５は前記の文献に記載さ
れた従来の基準電圧発生回路の構成を示す回路図であ
る。この図５を参照して従来の基準電圧発生回路につい
て説明すると、外部電源電圧Ｖccと接地電圧Ｖssの間に
抵抗器(resistor)１０，１２、Ｎ形チャンネル金属酸化
物半導体電界効果トランジスタ(N-type channel Metal
Oxide Semiconductor Field Effect Transistor : 以
下、「ＮＭＯＳトランジスタという」)１４のドレイン
−ソースチャンネル(drain-souce channel) が直列に接
続されている。
準電圧発生技術に関して、韓国特許公告番号第９４−７
２９８号に開示されている。図５は前記の文献に記載さ
れた従来の基準電圧発生回路の構成を示す回路図であ
る。この図５を参照して従来の基準電圧発生回路につい
て説明すると、外部電源電圧Ｖccと接地電圧Ｖssの間に
抵抗器(resistor)１０，１２、Ｎ形チャンネル金属酸化
物半導体電界効果トランジスタ(N-type channel Metal
Oxide Semiconductor Field Effect Transistor : 以
下、「ＮＭＯＳトランジスタという」)１４のドレイン
−ソースチャンネル(drain-souce channel) が直列に接
続されている。
【０００４】ＮＭＯＳトランジスタ１４のゲート(gate)
端子は抵抗器１０，１２の接続ノード(junction node)
１１に接続されている。接続ノード１１と接地電圧Ｖss
との間にはＰ形チャンネル金属酸化物半導体電界効果ト
ランジスタ（以下、「ＰＭＯＳトランジスタという」）
１６のソース−ドレインチャンネルが接続される。ＰＭ
ＯＳトランジスタ１６のゲート端子はＮＭＯＳトランジ
スタ１４のドレイン端子である接続ノード１３に接続さ
れ、ＰＭＯＳトランジスタ１６のソース端子とバルクバ
イアス(bulk bias) 端子は接続ノード１１に接続され
る。
端子は抵抗器１０，１２の接続ノード(junction node)
１１に接続されている。接続ノード１１と接地電圧Ｖss
との間にはＰ形チャンネル金属酸化物半導体電界効果ト
ランジスタ（以下、「ＰＭＯＳトランジスタという」）
１６のソース−ドレインチャンネルが接続される。ＰＭ
ＯＳトランジスタ１６のゲート端子はＮＭＯＳトランジ
スタ１４のドレイン端子である接続ノード１３に接続さ
れ、ＰＭＯＳトランジスタ１６のソース端子とバルクバ
イアス(bulk bias) 端子は接続ノード１１に接続され
る。
【０００５】以上のように、ＣＭＯＳ技術を使用した従
来の基準電圧発生回路で、外部電源電圧Ｖccが供給され
ると、抵抗器１０を通して電流Ｉ10が流れ、抵抗器１２
を通して電流Ｉ12が流れ、さらに、ＣＭＯＳトランジス
タ１６のドレイン−ソースチャンネルを通じて電流Ｉ16
が流れる。このとき、電流Ｉ12と電流Ｉ16との合計は電
流Ｉ10と同一である。一般的に、優秀な特性をもつ基準
電圧発生回路を得るためには、周知のように、ＰＭＯＳ
トランジスタ１６が相対的に非常に大きい幅をもつよう
に設計されなければならない。このため、ＰＭＯＳトラ
ンジスタ１６は、要すれば、サブスレショルド(sub-thr
eshold region)で動作するようになる。
来の基準電圧発生回路で、外部電源電圧Ｖccが供給され
ると、抵抗器１０を通して電流Ｉ10が流れ、抵抗器１２
を通して電流Ｉ12が流れ、さらに、ＣＭＯＳトランジス
タ１６のドレイン−ソースチャンネルを通じて電流Ｉ16
が流れる。このとき、電流Ｉ12と電流Ｉ16との合計は電
流Ｉ10と同一である。一般的に、優秀な特性をもつ基準
電圧発生回路を得るためには、周知のように、ＰＭＯＳ
トランジスタ１６が相対的に非常に大きい幅をもつよう
に設計されなければならない。このため、ＰＭＯＳトラ
ンジスタ１６は、要すれば、サブスレショルド(sub-thr
eshold region)で動作するようになる。
【０００６】すなわち、ＰＭＯＳトランジスタ１６のゲ
ート端子の電圧は接続ノード１１の電圧に比べてＰＭＯ
Ｓトランジスタ１６のスレショルド電圧より低い動作条
件下にある。このような従来のＣＭＯＳ基準電圧発生回
路の動作に対して、より詳細に説明すると、次のようで
ある。まず、抵抗器１０を通じて流れる電流Ｉ10は次の
式（１）と同じである。
ート端子の電圧は接続ノード１１の電圧に比べてＰＭＯ
Ｓトランジスタ１６のスレショルド電圧より低い動作条
件下にある。このような従来のＣＭＯＳ基準電圧発生回
路の動作に対して、より詳細に説明すると、次のようで
ある。まず、抵抗器１０を通じて流れる電流Ｉ10は次の
式（１）と同じである。
【０００７】
【数１】
【０００８】一方、ＮＭＯＳトランジスタ１４は飽和領
域(saturation region) で動作する。したがって、抵抗
器１２を通じて流れる電流Ｉ12は次の式（２）で表示す
ることができる。
域(saturation region) で動作する。したがって、抵抗
器１２を通じて流れる電流Ｉ12は次の式（２）で表示す
ることができる。
【０００９】
【数２】
【００１０】前記の式（１）、式（２）において、Ｖre
f は接続ノード１１の電圧である基準電圧、Ｖは接続ノ
ード１３の電圧であり、βｎはＮＭＯＳトランジスタ１
４のチャンネルの幅、長さ、キャリア(carrer)の移動度
(mobility)およびゲートチャンネルの間の絶縁膜の厚さ
によって決定される定数であり、ＶtnはＮＭＯＳトラン
ジスタ１４のスレショルド電圧である。前述したよう
に、ＰＭＯＳトランジスタ１６はサブスレショルド領域
で動作するので、ＰＭＯＳトランジスタ１６を通じて流
れる電流Ｉ16は次の式（３Ａ）で示すような一般化され
たサブスレショルド領域からの電流式（Phillip E ,All
enが著述した「CMOS Analog Circuit Design」のＰ１２
４〜１２７参照）から表示することができる。
f は接続ノード１１の電圧である基準電圧、Ｖは接続ノ
ード１３の電圧であり、βｎはＮＭＯＳトランジスタ１
４のチャンネルの幅、長さ、キャリア(carrer)の移動度
(mobility)およびゲートチャンネルの間の絶縁膜の厚さ
によって決定される定数であり、ＶtnはＮＭＯＳトラン
ジスタ１４のスレショルド電圧である。前述したよう
に、ＰＭＯＳトランジスタ１６はサブスレショルド領域
で動作するので、ＰＭＯＳトランジスタ１６を通じて流
れる電流Ｉ16は次の式（３Ａ）で示すような一般化され
たサブスレショルド領域からの電流式（Phillip E ,All
enが著述した「CMOS Analog Circuit Design」のＰ１２
４〜１２７参照）から表示することができる。
【００１１】
【数３】
【００１２】この式（３Ａ）におけるＩdoは定数であ
り、ＷとＬはＰＭＯＳトランジスタ１６のチャンネル幅
と長さをそれぞれ表し、Ｖs とＶg およびＶd はそれぞ
れＰＭＯＳトランジスタ１６のソース−バルク電圧、ゲ
ートバルク電圧およびドレインバルク電圧を表してい
る。
り、ＷとＬはＰＭＯＳトランジスタ１６のチャンネル幅
と長さをそれぞれ表し、Ｖs とＶg およびＶd はそれぞ
れＰＭＯＳトランジスタ１６のソース−バルク電圧、ゲ
ートバルク電圧およびドレインバルク電圧を表してい
る。
【００１３】一方、従来の基準電圧発生回路で、ＰＭＯ
Ｓトランジスタ１６はＮＭＯＳトランジスタ１４と同じ
ように飽和領域で動作し、それのソース−ドレイン電圧
Ｖdsは約１．２Ｖ程度である。したがって、Ｖds（〜
１．２Ｖ）>>３ＶT （ＶT ＝k Ｔ／ｑ）であるから、前
記の式（３Ａ）において、Ｖd に比例する次の式（３
Ａ′）
Ｓトランジスタ１６はＮＭＯＳトランジスタ１４と同じ
ように飽和領域で動作し、それのソース−ドレイン電圧
Ｖdsは約１．２Ｖ程度である。したがって、Ｖds（〜
１．２Ｖ）>>３ＶT （ＶT ＝k Ｔ／ｑ）であるから、前
記の式（３Ａ）において、Ｖd に比例する次の式（３
Ａ′）
【００１４】
【数４】
【００１５】に示す指数項(exponential term)は無視さ
れ、ソース電圧Ｖs は接地電圧Ｖssと同一とするから、
上記式（３Ａ）は次の式（３Ｂ）のように簡略化するこ
とができる。
れ、ソース電圧Ｖs は接地電圧Ｖssと同一とするから、
上記式（３Ａ）は次の式（３Ｂ）のように簡略化するこ
とができる。
【００１６】
【数５】
【００１７】また、上記式（２）からＶx は次の式
（４）のように表示される。
（４）のように表示される。
【００１８】
【数６】
【００１９】以上の式（１）、式（２）をＩ10−Ｉ12＝
Ｉ16に代入すると、次の式（５）が得られる。
Ｉ16に代入すると、次の式（５）が得られる。
【００２０】
【数７】
【００２１】図５に図示された従来の基準電圧発生回路
からは、外部電源電圧の変化に対して、ＮＭＯＳトラン
ジスタ１４とＰＭＯＳトランジスタ１６による電源電圧
補償(power source voltage compensation) が確立され
る。たとえば、外部電源電圧Ｖccのレベルが上昇するよ
うになると、外部電源電圧Ｖccと抵抗器１０とによって
接続ノード１１の基準電圧Ｖref が小幅上昇するように
なる。したがって、外部電源電圧Ｖccが上昇すると、前
記式（５）において、電流Ｉ10に対応する項（Ｖcc−Ｖ
ref ）／Ｒ10の値が非常に増加され、電流Ｉ12に対応す
る式（５）における項（βｎ／２）×（Ｖref −Ｖtn）
2 の値は接続ノード１１の基準電圧Ｖref の小幅増加に
少しだけ上昇するようになる。この結果、式（５）の左
辺項は相当な幅に増加するようになる。
からは、外部電源電圧の変化に対して、ＮＭＯＳトラン
ジスタ１４とＰＭＯＳトランジスタ１６による電源電圧
補償(power source voltage compensation) が確立され
る。たとえば、外部電源電圧Ｖccのレベルが上昇するよ
うになると、外部電源電圧Ｖccと抵抗器１０とによって
接続ノード１１の基準電圧Ｖref が小幅上昇するように
なる。したがって、外部電源電圧Ｖccが上昇すると、前
記式（５）において、電流Ｉ10に対応する項（Ｖcc−Ｖ
ref ）／Ｒ10の値が非常に増加され、電流Ｉ12に対応す
る式（５）における項（βｎ／２）×（Ｖref −Ｖtn）
2 の値は接続ノード１１の基準電圧Ｖref の小幅増加に
少しだけ上昇するようになる。この結果、式（５）の左
辺項は相当な幅に増加するようになる。
【００２２】一方、サブスレショルド領域で動作するＰ
ＭＯＳトランジスタ１６を通じて流れる上記式（３Ｂ）
の電流Ｉ16に対応する次の式（５′）に示す項
ＭＯＳトランジスタ１６を通じて流れる上記式（３Ｂ）
の電流Ｉ16に対応する次の式（５′）に示す項
【００２３】
【数８】
【００２４】の値は基準電圧Ｖref の小幅増加によって
も相当な幅に増加する。これによって、上記の式（５）
の右辺項の値が相当な幅に増加するようになり、左辺の
項と同一になる。したがって、従来のＣＭＯトランジス
タを用いた基準電発生回路は外部電源電圧Ｖccのレベル
が上昇したり、下降したりしても、基準電圧が安定化さ
れることができる。
も相当な幅に増加する。これによって、上記の式（５）
の右辺項の値が相当な幅に増加するようになり、左辺の
項と同一になる。したがって、従来のＣＭＯトランジス
タを用いた基準電発生回路は外部電源電圧Ｖccのレベル
が上昇したり、下降したりしても、基準電圧が安定化さ
れることができる。
【００２５】図６は外部電源電圧Ｖccの変化により前記
の式（５）の左辺(left side) の電流（Ｉ10−Ｉ12）と
右辺(right side)の電流Ｉ16を常用ソフトウェア(comme
rcialware)を利用し、それぞれ図示した図である。この
図６において、Ｙ軸の目盛り(scale) は各辺の電流に対
した任意の対数目盛り(log scake) であり、式（５）の
左辺の電流（Ｉ10−Ｉ12）と右辺の電流Ｉ16が交差する
点の電圧が基準電圧Ｖref である。図６を参照すると、
外部電源電圧Ｖccが２Ｖ，３Ｖ，４Ｖにそれぞれ変わっ
ても、基準電圧Ｖref が殆ど変化のないことがわかる。
の式（５）の左辺(left side) の電流（Ｉ10−Ｉ12）と
右辺(right side)の電流Ｉ16を常用ソフトウェア(comme
rcialware)を利用し、それぞれ図示した図である。この
図６において、Ｙ軸の目盛り(scale) は各辺の電流に対
した任意の対数目盛り(log scake) であり、式（５）の
左辺の電流（Ｉ10−Ｉ12）と右辺の電流Ｉ16が交差する
点の電圧が基準電圧Ｖref である。図６を参照すると、
外部電源電圧Ｖccが２Ｖ，３Ｖ，４Ｖにそれぞれ変わっ
ても、基準電圧Ｖref が殆ど変化のないことがわかる。
【００２６】図５に示す従来の基準電圧発生回路では、
周辺の温度変化による回路の温度補償(temperature com
pensation)ができるようになる。この温度補償はＮＭＯ
Ｓトランジスタ１４とＰＭＯＳトランジスタ１６とから
なる。たとえば、周辺の温度が上昇すると、ＮＭＯＳト
ランジスタ１４のチャンネルを通じて移動するキャリア
などの移動度が減少して、ＮＭＯＳトランジスタ１４の
チャンネル抵抗(channel resistance)が増加する。この
ように、ＮＭＯＳトランジスタ１４のチャンネル抵抗は
正の温度係数(temperature coefficient) を有する。し
たがって、周辺の温度が上昇すると、上記式（５）にお
いて、電流Ｉ12に対する項(item)，すなわち、（βｎ／
２）×（Ｖref −Ｖtn）2 の値が減少して左辺の値が増
加する。
周辺の温度変化による回路の温度補償(temperature com
pensation)ができるようになる。この温度補償はＮＭＯ
Ｓトランジスタ１４とＰＭＯＳトランジスタ１６とから
なる。たとえば、周辺の温度が上昇すると、ＮＭＯＳト
ランジスタ１４のチャンネルを通じて移動するキャリア
などの移動度が減少して、ＮＭＯＳトランジスタ１４の
チャンネル抵抗(channel resistance)が増加する。この
ように、ＮＭＯＳトランジスタ１４のチャンネル抵抗は
正の温度係数(temperature coefficient) を有する。し
たがって、周辺の温度が上昇すると、上記式（５）にお
いて、電流Ｉ12に対する項(item)，すなわち、（βｎ／
２）×（Ｖref −Ｖtn）2 の値が減少して左辺の値が増
加する。
【００２７】一方、サブスレショルド領域で動作するＰ
ＭＯＳトランジスタ１６のスレショルド電圧Ｖtpの絶対
値が負の温度係数を有するということ（すなわち、温度
が上昇するとき、ＰＭＯＳトランジスタ１６のチャンネ
ルを通じて流れる電流が増加すること）はこの技術分野
ではよく知られている事実である。したがって、このた
め、式（５）で電流Ｉ16に対応する右辺の項の値が増加
する。
ＭＯＳトランジスタ１６のスレショルド電圧Ｖtpの絶対
値が負の温度係数を有するということ（すなわち、温度
が上昇するとき、ＰＭＯＳトランジスタ１６のチャンネ
ルを通じて流れる電流が増加すること）はこの技術分野
ではよく知られている事実である。したがって、このた
め、式（５）で電流Ｉ16に対応する右辺の項の値が増加
する。
【００２８】以上のように、周辺の温度が上昇すると、
正の温度係数をもつＮＭＯＳトランジスタ１４と負の温
度係数をもつＰＭＯＳトランジスタ１６との相殺(count
erbalance)作用によって基準電圧Ｖref が一定なレベル
の電圧で維持される。これとは反対に、温度が下降する
と、ＮＭＯＳトランジスタ１４のチャンネル抵抗が減少
して前記の式（５）の左辺の値が減少し、サブスレショ
ルド領域で動作するＰＭＯＳトランジスタ１６によって
前記式（５）の右辺の値もやはり減少するので、基準電
圧Ｖref は安定的に維持される。
正の温度係数をもつＮＭＯＳトランジスタ１４と負の温
度係数をもつＰＭＯＳトランジスタ１６との相殺(count
erbalance)作用によって基準電圧Ｖref が一定なレベル
の電圧で維持される。これとは反対に、温度が下降する
と、ＮＭＯＳトランジスタ１４のチャンネル抵抗が減少
して前記の式（５）の左辺の値が減少し、サブスレショ
ルド領域で動作するＰＭＯＳトランジスタ１６によって
前記式（５）の右辺の値もやはり減少するので、基準電
圧Ｖref は安定的に維持される。
【００２９】図７は温度の変化によって、前記式（５）
の左辺の電流（Ｉ10−Ｉ12）と右辺の電流Ｉ16を常用ソ
フトウェアを利用してそれぞれ図示したものである。こ
の図７において、Ｙ軸の目盛りは各辺の電流に対した任
意の対数目盛りであり、前記式（５）の左辺の電流（Ｉ
10−Ｉ12）と右辺の電流Ｉ16が交差する点の電圧が基準
電圧Ｖref である。この図７を参照すると、周辺の温度
が変わっても、基準電圧Ｖref は殆ど変化のないことが
わかる。
の左辺の電流（Ｉ10−Ｉ12）と右辺の電流Ｉ16を常用ソ
フトウェアを利用してそれぞれ図示したものである。こ
の図７において、Ｙ軸の目盛りは各辺の電流に対した任
意の対数目盛りであり、前記式（５）の左辺の電流（Ｉ
10−Ｉ12）と右辺の電流Ｉ16が交差する点の電圧が基準
電圧Ｖref である。この図７を参照すると、周辺の温度
が変わっても、基準電圧Ｖref は殆ど変化のないことが
わかる。
【００３０】図８は、従来のＣＭＯＳトランジスタによ
る基準電圧発生回路の外部電源電圧Ｖcc対基準電圧Ｖre
f 特性曲線を示す特性図であり、周辺の温度および電圧
の変化による基準電圧Ｖref の変化を示している。この
図８において、Ａ〜Ｃはそれぞれ０℃，２５℃，１００
℃であるときの基準電圧の変化を示すグラフである。こ
の図８を参照すると、周辺の温度および電源電圧の変化
に基準電圧Ｖref は殆ど変化のないことがわかる。
る基準電圧発生回路の外部電源電圧Ｖcc対基準電圧Ｖre
f 特性曲線を示す特性図であり、周辺の温度および電圧
の変化による基準電圧Ｖref の変化を示している。この
図８において、Ａ〜Ｃはそれぞれ０℃，２５℃，１００
℃であるときの基準電圧の変化を示すグラフである。こ
の図８を参照すると、周辺の温度および電源電圧の変化
に基準電圧Ｖref は殆ど変化のないことがわかる。
【００３１】
【発明が解決しようとする課題】しかし、上述した従来
のＣＭＯＳトランジスタによる基準電圧発生回路による
と、半導体装置製造工程上の変化により、ＮＭＯＳトラ
ンジスタ１４のスレショルド電圧ＮtnとＰＭＯＳトラン
ジスタ１６のスレショルド電圧Ｖtpとが微小変化をする
とができる。このようなＣＭＯＳ回路でスレショルド電
圧の変化が発生されると、図９に図示されているよう
に、基準電圧Ｖref のレベルが変わるようになり、半導
体装置の故障と信頼性を低下させるという課題を惹起さ
せる。また、従来の半導体装置の製造技術によると、基
準電圧発生回路の製造のためには、ＣＭＯＳ製造工程が
遂行されなければならないので、第１導電形のトランジ
スタからなる回路の製造に比較して工程が複雑になり、
工程変化問題(parametric processing problems)が発生
する可能性がある。
のＣＭＯＳトランジスタによる基準電圧発生回路による
と、半導体装置製造工程上の変化により、ＮＭＯＳトラ
ンジスタ１４のスレショルド電圧ＮtnとＰＭＯＳトラン
ジスタ１６のスレショルド電圧Ｖtpとが微小変化をする
とができる。このようなＣＭＯＳ回路でスレショルド電
圧の変化が発生されると、図９に図示されているよう
に、基準電圧Ｖref のレベルが変わるようになり、半導
体装置の故障と信頼性を低下させるという課題を惹起さ
せる。また、従来の半導体装置の製造技術によると、基
準電圧発生回路の製造のためには、ＣＭＯＳ製造工程が
遂行されなければならないので、第１導電形のトランジ
スタからなる回路の製造に比較して工程が複雑になり、
工程変化問題(parametric processing problems)が発生
する可能性がある。
【００３２】この発明は、上記従来の課題を解決するた
めになされたもので、周辺温度の変化と外部電源電圧の
変化にそれぞれ適応して安定化された基準電圧を発生す
ることができる基準電圧発生回路を提供することを目的
とする。
めになされたもので、周辺温度の変化と外部電源電圧の
変化にそれぞれ適応して安定化された基準電圧を発生す
ることができる基準電圧発生回路を提供することを目的
とする。
【００３３】また、この発明の別の発明は、半導体装置
製造工程上の変換に対して過敏に反応しない動作特性を
有して、安定化された基準電圧を発生することができる
基準電圧発生回路を提供することを目的とする。
製造工程上の変換に対して過敏に反応しない動作特性を
有して、安定化された基準電圧を発生することができる
基準電圧発生回路を提供することを目的とする。
【００３４】
【課題を解決するための手段】上記目的を達成するため
に、この発明の基準電圧発生回路は、外部から供給され
る第１レベルの外部電源電圧を利用して第２レベルの基
準電圧を発生する基準電圧発生回路において、前記外部
電源電圧に接続される第１端子と、第１接続ノードと、
前記基準電圧を出力するための第２端子と、接地電圧に
接続される第３端子と、前記第１端子と前記第１接続ノ
ードとの間に接続される第１抵抗手段と、前記第１接続
ノードと前記第２端子との間に接続される第２抵抗手段
と、第２接続ノードと、前記第２端子と前記第２接続ノ
ードとの間に接続されるチャンネルと、前記第１接続ノ
ードに接続されるゲートとを有する所定の導電形の第１
電界効果トランジスタと、前記第２接続ノードと前記第
３端子との間に接続される第３抵抗手段と、前記第１接
続ノードと前記第３端子との間に接続されるチャンネル
と、前記第２接続ノードに接続されるゲートとを有する
前記所定の導電形の第２電界効果トランジスタと、を備
えることを特徴とする。
に、この発明の基準電圧発生回路は、外部から供給され
る第１レベルの外部電源電圧を利用して第２レベルの基
準電圧を発生する基準電圧発生回路において、前記外部
電源電圧に接続される第１端子と、第１接続ノードと、
前記基準電圧を出力するための第２端子と、接地電圧に
接続される第３端子と、前記第１端子と前記第１接続ノ
ードとの間に接続される第１抵抗手段と、前記第１接続
ノードと前記第２端子との間に接続される第２抵抗手段
と、第２接続ノードと、前記第２端子と前記第２接続ノ
ードとの間に接続されるチャンネルと、前記第１接続ノ
ードに接続されるゲートとを有する所定の導電形の第１
電界効果トランジスタと、前記第２接続ノードと前記第
３端子との間に接続される第３抵抗手段と、前記第１接
続ノードと前記第３端子との間に接続されるチャンネル
と、前記第２接続ノードに接続されるゲートとを有する
前記所定の導電形の第２電界効果トランジスタと、を備
えることを特徴とする。
【００３５】また、この発明の別の発明は、第１レベル
の第１電圧を第２レベルの第２電圧に変換し、前記第２
電圧を基準電圧として出力する基準電圧発生回路におい
て、前記第１電圧に接続される第１端子と、第１接続ノ
ードと、前記第２電圧を出力するための第２端子と、接
地電圧に接続される第３端子と、前記第１端子と前記第
１接続ノードとの間に接続される第１抵抗手段と、前記
第１接続ノードと前記第２端子との間に接続される第２
抵抗手段と、前記第２端子と前記第２接続ノードとの間
に接続され、前記第１接続ノードの電圧レベルによって
前記第２電圧のレベルを制御する第１電圧レベル制御手
段と、前記第２接続ノードと前記第３端子との間に接続
される第３抵抗手段と、前記第１接続ノードと前記第３
端子との間に接続され、前記第２接続ノードの電圧レベ
ルによって前記第１接続ノードの前記電圧レベルを制御
する第２電圧レベル制御手段と、を備えることを特徴と
する。
の第１電圧を第２レベルの第２電圧に変換し、前記第２
電圧を基準電圧として出力する基準電圧発生回路におい
て、前記第１電圧に接続される第１端子と、第１接続ノ
ードと、前記第２電圧を出力するための第２端子と、接
地電圧に接続される第３端子と、前記第１端子と前記第
１接続ノードとの間に接続される第１抵抗手段と、前記
第１接続ノードと前記第２端子との間に接続される第２
抵抗手段と、前記第２端子と前記第２接続ノードとの間
に接続され、前記第１接続ノードの電圧レベルによって
前記第２電圧のレベルを制御する第１電圧レベル制御手
段と、前記第２接続ノードと前記第３端子との間に接続
される第３抵抗手段と、前記第１接続ノードと前記第３
端子との間に接続され、前記第２接続ノードの電圧レベ
ルによって前記第１接続ノードの前記電圧レベルを制御
する第２電圧レベル制御手段と、を備えることを特徴と
する。
【００３６】
【発明の実施の形態】以下、添付図面を参照してこの発
明の基準電圧発生回路の望ましい実施の形態について説
明する。図１はこの発明の第１の実施の形態の構成を示
す回路図である。この図１に示す第１の実施の形態にお
ける電圧制御手段として、同一のチャンネル導電形、す
なわち、Ｎチャンネル形の電界効果トランジスタ２４、
２８を具備する。これによって、半導体装置製造工程上
の変化に過敏に感応することなく、安定化された動作特
性を有する基準電圧発生回路が得られる。
明の基準電圧発生回路の望ましい実施の形態について説
明する。図１はこの発明の第１の実施の形態の構成を示
す回路図である。この図１に示す第１の実施の形態にお
ける電圧制御手段として、同一のチャンネル導電形、す
なわち、Ｎチャンネル形の電界効果トランジスタ２４、
２８を具備する。これによって、半導体装置製造工程上
の変化に過敏に感応することなく、安定化された動作特
性を有する基準電圧発生回路が得られる。
【００３７】この第１の実施の形態の基準電圧発生回路
では、電界効果トランジスタ２４のソースと接地電圧Ｖ
ssとの間に接続されている抵抗器２６は電界効果トラン
ジスタ２８をサブスレショルド領域で動作させる。した
がって、電界効果トランジスタ２８は負の温度係数を有
する。これによって、正の温度係数を有する電界効果ト
ランジスタ２４と負の温度係数を有する電界効果トラン
ジスタ２８とによって回路の温度補償を行うことができ
る。
では、電界効果トランジスタ２４のソースと接地電圧Ｖ
ssとの間に接続されている抵抗器２６は電界効果トラン
ジスタ２８をサブスレショルド領域で動作させる。した
がって、電界効果トランジスタ２８は負の温度係数を有
する。これによって、正の温度係数を有する電界効果ト
ランジスタ２４と負の温度係数を有する電界効果トラン
ジスタ２８とによって回路の温度補償を行うことができ
る。
【００３８】次に、この図１の第１の実施の形態の構成
について説明する。図示しない第１端子に接続される外
部電源Ｖccと、図示しない第３端子に接続される接地電
圧Ｖssとの間には、抵抗器２０，２２，ＮＭＯＳトラン
ジスタ２４の電流通路であるドレイン−ソースチャンネ
ル、および抵抗器２６が直列に接続されている。ＮＭＯ
Ｓトランジスタ２４のゲート端子は抵抗器２０と抵抗器
２２との接続ノード２１に接続される。また、図示しな
い第２端子から取り出される基準電圧Ｖref は抵抗器２
２とＮＭＯＳトランジスタ２４のドレイン端子の接続ノ
ード２３から得られる。
について説明する。図示しない第１端子に接続される外
部電源Ｖccと、図示しない第３端子に接続される接地電
圧Ｖssとの間には、抵抗器２０，２２，ＮＭＯＳトラン
ジスタ２４の電流通路であるドレイン−ソースチャンネ
ル、および抵抗器２６が直列に接続されている。ＮＭＯ
Ｓトランジスタ２４のゲート端子は抵抗器２０と抵抗器
２２との接続ノード２１に接続される。また、図示しな
い第２端子から取り出される基準電圧Ｖref は抵抗器２
２とＮＭＯＳトランジスタ２４のドレイン端子の接続ノ
ード２３から得られる。
【００３９】また、接続ノード２１と接地電圧Ｖssとの
間には、ＮＭＯＳトランジスタ２８の電流通路であるド
レイン−ソースチャンネルが接続される。ＮＭＯＳトラ
ンジスタ２８のゲート端子はＮＭＯＳトランジスタ２４
のソース端子と抵抗器２６との接続ノード２５に接続さ
れる。
間には、ＮＭＯＳトランジスタ２８の電流通路であるド
レイン−ソースチャンネルが接続される。ＮＭＯＳトラ
ンジスタ２８のゲート端子はＮＭＯＳトランジスタ２４
のソース端子と抵抗器２６との接続ノード２５に接続さ
れる。
【００４０】次に、以上のような構成を有するこの発明
の第１の実施の形態の動作を説明する。まず、外部電源
電圧Ｖccのレベルが上昇すると、接続ノード２１の電
圧、すなわち、ＮＭＯＳトランジスタ２４のゲート電圧
が上昇して抵抗器２２を通じて流れる電流Ｉ22が増加す
る。これによって、ＮＭＯＳトランジスタ２４のドレイ
ン−ソースチャンネルを通じて流れる電流も増加するの
で、基準電圧Ｖref と接続ノード２５の電圧、すなわ
ち、ＮＭＯＳトランジスタ２４のソース電圧が上昇す
る。
の第１の実施の形態の動作を説明する。まず、外部電源
電圧Ｖccのレベルが上昇すると、接続ノード２１の電
圧、すなわち、ＮＭＯＳトランジスタ２４のゲート電圧
が上昇して抵抗器２２を通じて流れる電流Ｉ22が増加す
る。これによって、ＮＭＯＳトランジスタ２４のドレイ
ン−ソースチャンネルを通じて流れる電流も増加するの
で、基準電圧Ｖref と接続ノード２５の電圧、すなわ
ち、ＮＭＯＳトランジスタ２４のソース電圧が上昇す
る。
【００４１】しかし、接続ノード２５の電圧が上昇する
ことにより、ＮＭＯＳトランジスタ２８のゲート電圧も
やはり上昇するので、ＮＭＯＳトランジスタ２８のドレ
イン−ソースチャンネルを通じて流れる電流Ｉ28が増加
する。これによって、接続ノード２１の電圧が低下して
抵抗器２２を通じて流れる電流Ｉ22が減少する。この結
果、ＮＭＯＳトランジスタ２４のドレイン−ソースチャ
ンネルを通じて流れる電流が減少して基準電圧Ｖref は
一定なレベルで維持される。
ことにより、ＮＭＯＳトランジスタ２８のゲート電圧も
やはり上昇するので、ＮＭＯＳトランジスタ２８のドレ
イン−ソースチャンネルを通じて流れる電流Ｉ28が増加
する。これによって、接続ノード２１の電圧が低下して
抵抗器２２を通じて流れる電流Ｉ22が減少する。この結
果、ＮＭＯＳトランジスタ２４のドレイン−ソースチャ
ンネルを通じて流れる電流が減少して基準電圧Ｖref は
一定なレベルで維持される。
【００４２】次に、外部電源電圧Ｖccのレベルが降下す
ると、接続ノード２１の電圧、すなわち、ＮＭＯＳトラ
ンジスタ２４のゲート電圧が低下して抵抗器２２を通じ
て流れる電流Ｉ22が減少する。したがって、ＮＭＯＳト
ランジスタ２４のドレイン−ソースチャンネルを通じて
流れる電流も減少するので、基準電圧Ｖref と接続ノー
ド２５の電圧が低下する。しかし、接続ノード２５の電
圧が低下することによって、ＮＭＯＳトランジスタ２８
のゲート電圧もやはり低下するので、ＮＭＯＳトランジ
スタ２８のドレイン−ソースチャンネルを通じて流れる
電流Ｉ28が減少する。これによって、接続ノード２１の
電圧が上昇し、その結果、ＮＭＯＳトランジスタ２４の
ドレイン−ソースチャンネルを通じて流れる電流が増加
して、基準電圧Ｖref は一定なレベルに維持される。
ると、接続ノード２１の電圧、すなわち、ＮＭＯＳトラ
ンジスタ２４のゲート電圧が低下して抵抗器２２を通じ
て流れる電流Ｉ22が減少する。したがって、ＮＭＯＳト
ランジスタ２４のドレイン−ソースチャンネルを通じて
流れる電流も減少するので、基準電圧Ｖref と接続ノー
ド２５の電圧が低下する。しかし、接続ノード２５の電
圧が低下することによって、ＮＭＯＳトランジスタ２８
のゲート電圧もやはり低下するので、ＮＭＯＳトランジ
スタ２８のドレイン−ソースチャンネルを通じて流れる
電流Ｉ28が減少する。これによって、接続ノード２１の
電圧が上昇し、その結果、ＮＭＯＳトランジスタ２４の
ドレイン−ソースチャンネルを通じて流れる電流が増加
して、基準電圧Ｖref は一定なレベルに維持される。
【００４３】以上のように、ＮＭＯＳトランジスタ２４
は接続ノード２１の電圧レベルによって、基準電圧Ｖre
f のレベルを制御する電圧レベル制御手段として作用す
る。他の一つのＮＭＯＳトランジスタ２８は接続ノード
２５の電圧レベルによって、接続ノード２１の電圧レベ
ルを制御する電圧レベル制御手段として作用する。この
ように、同一なチャンネル導電形のＮＭＯＳトランジス
タのみを使用して周辺の温度変化や、外部電源電圧の変
化に適応して安定化された基準電圧Ｖrefのレベルを一
定に維持することができる。
は接続ノード２１の電圧レベルによって、基準電圧Ｖre
f のレベルを制御する電圧レベル制御手段として作用す
る。他の一つのＮＭＯＳトランジスタ２８は接続ノード
２５の電圧レベルによって、接続ノード２１の電圧レベ
ルを制御する電圧レベル制御手段として作用する。この
ように、同一なチャンネル導電形のＮＭＯＳトランジス
タのみを使用して周辺の温度変化や、外部電源電圧の変
化に適応して安定化された基準電圧Ｖrefのレベルを一
定に維持することができる。
【００４４】一方、この第１の実施の形態の基準電圧発
生回路は、ＮＭＯＳトランジスタ２８のゲート端子と接
地電圧Ｖssとの間に接続された抵抗器２６は、ＮＭＯＳ
トランジスタ２８が負の温度係数を有するサブスレショ
ルド領域で操作させる。このため、正の温度係数をもつ
ＮＭＯＳトランジスタ２４の特性とＮＭＯＳトランジス
タ２８の特性が互いに相殺されるので、温度補償ができ
る。したがって、半導体装置（すなわち、この実施の形
態の基準電圧発生回路）の製造工程の変化に対しては、
過敏に反応せず、安定化された基準電圧を発生すること
ができる。
生回路は、ＮＭＯＳトランジスタ２８のゲート端子と接
地電圧Ｖssとの間に接続された抵抗器２６は、ＮＭＯＳ
トランジスタ２８が負の温度係数を有するサブスレショ
ルド領域で操作させる。このため、正の温度係数をもつ
ＮＭＯＳトランジスタ２４の特性とＮＭＯＳトランジス
タ２８の特性が互いに相殺されるので、温度補償ができ
る。したがって、半導体装置（すなわち、この実施の形
態の基準電圧発生回路）の製造工程の変化に対しては、
過敏に反応せず、安定化された基準電圧を発生すること
ができる。
【００４５】図２はこの第１の実施の形態の基準電圧発
生回路の外部電源電圧Ｖcc対基準電圧Ｖref 特性曲線を
示す特性図である。この図２では、周辺の温度と外部電
源電圧Ｖref の変化による基準電圧Ｖrefの変化の様子
を示している。図２において、Ａ〜Ｃはそれぞれ０℃，
２５℃，１００℃であるときの基準電圧Ｖref の変化を
示すグラフである。この図２を参照すると、周辺の温度
および外部電源電圧Ｖccの変化に無関係にこの第１の実
施の形態の基準電圧発生回路からは、非常に安定化され
た基準電圧Ｖref が出力されることがわかる。
生回路の外部電源電圧Ｖcc対基準電圧Ｖref 特性曲線を
示す特性図である。この図２では、周辺の温度と外部電
源電圧Ｖref の変化による基準電圧Ｖrefの変化の様子
を示している。図２において、Ａ〜Ｃはそれぞれ０℃，
２５℃，１００℃であるときの基準電圧Ｖref の変化を
示すグラフである。この図２を参照すると、周辺の温度
および外部電源電圧Ｖccの変化に無関係にこの第１の実
施の形態の基準電圧発生回路からは、非常に安定化され
た基準電圧Ｖref が出力されることがわかる。
【００４６】図３はこの第１の実施の形態の基準電圧発
生回路と従来のＣＭＯＳトランジスタによる基準電圧発
生回路に対してＰＭＯＳトランジスタのスレショルド電
圧Ｖtp，ＮＭＯＳトランジスタのスレショルド電圧Ｖtn
および外部電源電圧Ｖccを可変してシミュレーション(s
imulation)した結果を示している。
生回路と従来のＣＭＯＳトランジスタによる基準電圧発
生回路に対してＰＭＯＳトランジスタのスレショルド電
圧Ｖtp，ＮＭＯＳトランジスタのスレショルド電圧Ｖtn
および外部電源電圧Ｖccを可変してシミュレーション(s
imulation)した結果を示している。
【００４７】また、図４はこの第１の実施の形態の基準
電圧発生回路の外部電源電圧Ｖcc対基準電圧Ｖref の変
化特性を示している。この図４を参照すると、この実施
の形態では、従来の基準電圧発生回路とは異なり、ＰＭ
ＯＳトランジスタを使用しないことにより、半導体装置
の製造工程上の変化が発生するにもかかわらず、従来の
基準電圧発生回路と比較して安定化された基準電圧Ｖre
f が出力されることが示されている。
電圧発生回路の外部電源電圧Ｖcc対基準電圧Ｖref の変
化特性を示している。この図４を参照すると、この実施
の形態では、従来の基準電圧発生回路とは異なり、ＰＭ
ＯＳトランジスタを使用しないことにより、半導体装置
の製造工程上の変化が発生するにもかかわらず、従来の
基準電圧発生回路と比較して安定化された基準電圧Ｖre
f が出力されることが示されている。
【００４８】
【発明の効果】以上のように、この発明の基準電圧発生
回路によれば、外部電源電圧の変動に応じて所定の導電
形を有する第１電界効果トランジスタが基準電圧のレベ
ルを制御し、第１電界効果トランジスタのソース側の電
圧レベルに応じて第１電界効果トランジスタと同一導電
形の第２電界効果トランジスタにより第１電界効果トラ
ンジスタのゲート電圧レベルを制御することにより、基
準電圧を一定レベルに維持するようにしたので、周辺の
温度変化や外部電源電圧の変化に適応して安定化された
基準電圧を発生することができる。
回路によれば、外部電源電圧の変動に応じて所定の導電
形を有する第１電界効果トランジスタが基準電圧のレベ
ルを制御し、第１電界効果トランジスタのソース側の電
圧レベルに応じて第１電界効果トランジスタと同一導電
形の第２電界効果トランジスタにより第１電界効果トラ
ンジスタのゲート電圧レベルを制御することにより、基
準電圧を一定レベルに維持するようにしたので、周辺の
温度変化や外部電源電圧の変化に適応して安定化された
基準電圧を発生することができる。
【００４９】また、この発明の別の発明によれば、第１
レベルの第１電圧を第１、第２抵抗手段により第２レベ
ルの基準電圧に変換するとともに、第１抵抗手段と第２
抵抗手段との接続点の第１接続ノードの電圧レベルに応
じて第１レベル制御手段により基準電圧を制御し、第１
電圧レベル制御手段と第３抵抗手段との間の第２接続ノ
ードの電圧レベルに応じて第２電圧レベル制御手段によ
り第１接続ノードの電圧レベルを制御して基準電圧を一
定レベルに維持するようにしたので、上記効果に加えて
半導体装置の製造工程の変化に過敏に応答しない動作特
性を有し、安定化された基準電圧を発生することができ
る。
レベルの第１電圧を第１、第２抵抗手段により第２レベ
ルの基準電圧に変換するとともに、第１抵抗手段と第２
抵抗手段との接続点の第１接続ノードの電圧レベルに応
じて第１レベル制御手段により基準電圧を制御し、第１
電圧レベル制御手段と第３抵抗手段との間の第２接続ノ
ードの電圧レベルに応じて第２電圧レベル制御手段によ
り第１接続ノードの電圧レベルを制御して基準電圧を一
定レベルに維持するようにしたので、上記効果に加えて
半導体装置の製造工程の変化に過敏に応答しない動作特
性を有し、安定化された基準電圧を発生することができ
る。
【図１】この発明の基準電圧発生回路の第１の実施の形
態の構成を示す回路図。
態の構成を示す回路図。
【図２】図１の基準電圧発生回路の外部電源電圧対基準
電圧の特性曲線を示す特性図。
電圧の特性曲線を示す特性図。
【図３】図１の基準電圧発生回路と従来のＣＭＯＳトラ
ンジスタによる基準電圧発生回路に対してＰＭＯＳトラ
ンジスタのスレショルド電圧、ＮＭＯＳトランジスタの
スレショルド電圧と外部電源電圧を可変してシミュレー
ションした結果を示す説明図。
ンジスタによる基準電圧発生回路に対してＰＭＯＳトラ
ンジスタのスレショルド電圧、ＮＭＯＳトランジスタの
スレショルド電圧と外部電源電圧を可変してシミュレー
ションした結果を示す説明図。
【図４】図１の基準電圧発生回路の外部電源電圧対基準
電圧の変化特性を示す特性図。
電圧の変化特性を示す特性図。
【図５】従来のＣＭＯＳトランジスタによる基準電圧発
生回路の回路図。
生回路の回路図。
【図６】図５の基準電圧発生回路の外部電源電圧の変化
による基準電圧の変化を示す特性図。
による基準電圧の変化を示す特性図。
【図７】図５の基準電圧発生回路の温度の変化による基
準電圧の変化を示す特性図。
準電圧の変化を示す特性図。
【図８】図５の基準電圧発生回路の外部電源電圧対基準
電圧特性の曲線を示す特性図。
電圧特性の曲線を示す特性図。
【図９】図５の基準電圧発生回路の製造工程上の変化に
よりＣＭＯＳトランジスタのスレショルド電圧が変わっ
たときの基準電圧の変化を示す特性図。
よりＣＭＯＳトランジスタのスレショルド電圧が変わっ
たときの基準電圧の変化を示す特性図。
２０，２２，２６ 抵抗器 ２１，２３，２５ 接続ノード ２４，２８ ＮＭＯＳトランジスタ Ｖcc 外部電源電圧 Ｖref 基準電圧
Claims (11)
- 【請求項１】 外部から供給される第１レベルの外部電
源電圧を利用して第２レベルの基準電圧を発生する基準
電圧発生回路において、 前記外部電源電圧に接続される第１端子と、 第１接続ノードと、 前記基準電圧を出力するための第２端子と、 接地電圧に接続される第３端子と、 前記第１端子と前記第１接続ノードとの間に接続される
第１抵抗手段と、 前記第１接続ノードと前記第２端子との間に接続される
第２抵抗手段と、 第２接続ノードと、 前記第２端子と前記第２接続ノードとの間に接続される
チャンネルと、前記第１接続ノードに接続されるゲート
とを有する所定の導電形の第１電界効果トランジスタ
と、 前記第２接続ノードと前記第３端子との間に接続される
第３抵抗手段と、 前記第１接続ノードと前記第３端子との間に接続される
チャンネルと、前記第２接続ノードに接続されるゲート
とを有する前記所定の導電形の第２電界効果トランジス
タと、を備えることを特徴とする基準電圧発生回路。 - 【請求項２】 請求項１記載の基準電圧発生回路におい
て、 前記第１電界効果トランジスタおよび前記第２電界効果
トランジスタは、ＭＯＳ電界効果トランジスタであるこ
とを特徴とする基準電圧発生回路。 - 【請求項３】 請求項１記載の基準電圧発生回路におい
て、 前記第１電界効果トランジスタのチャンネル抵抗は、正
の温度係数を有することを特徴とする基準電圧発生回
路。 - 【請求項４】 請求項１記載の基準電圧発生回路におい
て、 前記第２電界効果トランジスタのチャンネル抵抗は、負
の温度係数を有することを特徴とする基準電圧発生回
路。 - 【請求項５】 請求項２または請求項４記載の基準電圧
発生回路において、 前記第１および第２電界効果トランジスタは、Ｎチャン
ネル導電形のＭＯＳ電効果トランジスタであることを特
徴とする基準電圧発生回路。 - 【請求項６】 第１レベルの第１電圧を第２レベルの第
２電圧に変換し、前記第２電圧を基準電圧として出力す
る基準電圧発生回路において、 前記第１電圧に接続される第１端子と、 第１接続ノードと、 前記第２電圧を出力するための第２端子と、 接地電圧に接続される第３端子と、 前記第１端子と前記第１接続ノードとの間に接続される
第１抵抗手段と、 前記第１接続ノードと前記第２端子との間に接続される
第２抵抗手段と、 前記第２端子と前記第２接続ノードとの間に接続され、
前記第１接続ノードの電圧レベルによって前記第２電圧
のレベルを制御する第１電圧レベル制御手段と、 前記第２接続ノードと前記第３端子との間に接続される
第３抵抗手段と、 前記第１接続ノードと前記第３端子との間に接続され、
前記第２接続ノードの電圧レベルによって前記第１接続
ノードの前記電圧レベルを制御する第２電圧レベル制御
手段と、を備えることを特徴とする基準電圧発生回路。 - 【請求項７】 請求項６記載の基準電圧発生回路におい
て、 前記第１電圧レベル制御手段は、前記第２端子と前記第
２接続ノードとの間に接続される電流通路と、前記第１
接続ノードに接続される制御端子とを有する所定の導電
形の電界効果トランジスタであることを特徴とする基準
電圧発生回路。 - 【請求項８】 請求項６記載の基準電圧発生回路におい
て、 前記第２電圧レベル制御手段は、前記第１接続ノードと
前記第３端子との間に接続される電流通路と、前記第２
接続ノードに接続される制御端子とを有する所定の導電
形の電界効果トランジスタであることを特徴とする基準
電圧発生回路。 - 【請求項９】 請求項７記載の基準電圧発生回路におい
て、 前記電界効果トランジスタのチャンネル抵抗は、正の温
度係数を有することを特徴とする基準電圧発生回路。 - 【請求項１０】 請求項８記載の基準電圧発生回路にお
いて、 前記電界効果トランジスタのチャンネル抵抗は、負の温
度係数を有することを特徴とする基準電圧発生回路。 - 【請求項１１】 請求項７または請求項８記載の基準電
圧発生回路において、 前記電界効果トランジスタは、Ｎチャンネル導電形のＭ
ＯＳトランジスタであることを特徴とする基準電圧発生
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960039902A KR100253645B1 (ko) | 1996-09-13 | 1996-09-13 | 기준 전압 발생 회로 |
| KR1996P-39902 | 1996-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116129A true JPH10116129A (ja) | 1998-05-06 |
| JP3709059B2 JP3709059B2 (ja) | 2005-10-19 |
Family
ID=19473772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24912597A Expired - Fee Related JP3709059B2 (ja) | 1996-09-13 | 1997-09-12 | 基準電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6040735A (ja) |
| JP (1) | JP3709059B2 (ja) |
| KR (1) | KR100253645B1 (ja) |
| TW (1) | TW340224B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000002771A (ko) * | 1998-06-23 | 2000-01-15 | 윤종용 | 반도체장치의 기준전압 발생기 |
| US6522591B2 (en) | 2000-06-27 | 2003-02-18 | Oki Electric Industry Co., Ltd. | Semiconductor memory circuit |
| JP2006129224A (ja) * | 2004-10-29 | 2006-05-18 | Nippon Precision Circuits Inc | パワーダウン回路 |
| KR100596082B1 (ko) * | 1999-07-19 | 2006-07-05 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치의 승압 회로 |
| JP2007180640A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 電圧生成回路、レギュレータ回路及び集積回路装置 |
| JP2010152510A (ja) * | 2008-12-24 | 2010-07-08 | Seiko Instruments Inc | 基準電圧回路 |
| JP2012164084A (ja) * | 2011-02-04 | 2012-08-30 | Toshiba Corp | 定電圧回路とその半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69933203D1 (de) * | 1999-07-21 | 2006-10-26 | St Microelectronics Srl | Schwellwertreduzierung eines als Diode geschalteten Transistors |
| KR100308255B1 (ko) * | 1999-12-21 | 2001-10-17 | 윤종용 | 저전원전압 반도체 장치의 기준전압 발생회로 및 방법 |
| JP3831894B2 (ja) * | 2000-08-01 | 2006-10-11 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6441680B1 (en) * | 2001-03-29 | 2002-08-27 | The Hong Kong University Of Science And Technology | CMOS voltage reference |
| KR100393226B1 (ko) * | 2001-07-04 | 2003-07-31 | 삼성전자주식회사 | 온도변화에 따라 내부 기준전압 값을 조절할 수 있는 내부기준전압 생성회로 및 이를 구비하는 내부 공급전압생성회로 |
| JP3575453B2 (ja) * | 2001-09-14 | 2004-10-13 | ソニー株式会社 | 基準電圧発生回路 |
| US7236894B2 (en) * | 2004-12-23 | 2007-06-26 | Rambus Inc. | Circuits, systems and methods for dynamic reference voltage calibration |
| KR100675016B1 (ko) * | 2006-02-25 | 2007-01-29 | 삼성전자주식회사 | 온도 의존성이 낮은 기준전압 발생회로 |
| US8391094B2 (en) * | 2009-02-10 | 2013-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and operating methods thereof |
| TWI453567B (zh) * | 2009-06-26 | 2014-09-21 | Univ Michigan | 微微功率參考電壓產生器 |
| US8487660B2 (en) | 2010-10-19 | 2013-07-16 | Aptus Power Semiconductor | Temperature-stable CMOS voltage reference circuits |
| CN103235631B (zh) * | 2013-04-15 | 2015-07-08 | 无锡普雅半导体有限公司 | 一种电压稳定器电路 |
| CN107742498B (zh) * | 2017-11-24 | 2021-02-09 | 京东方科技集团股份有限公司 | 参考电压电路、参考电压提供模组和显示装置 |
| CN112345103B (zh) * | 2020-11-06 | 2021-07-27 | 电子科技大学 | 一种基于mos管的温度传感器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5109187A (en) * | 1990-09-28 | 1992-04-28 | Intel Corporation | CMOS voltage reference |
| KR940007298A (ko) * | 1992-09-04 | 1994-04-27 | 최성모 | 펄프 슬러지를 주원료로 한 압축무늬관의 제조방법 |
| KR0179842B1 (ko) * | 1995-09-27 | 1999-04-01 | 문정환 | 전류원회로 |
-
1996
- 1996-09-13 KR KR1019960039902A patent/KR100253645B1/ko not_active IP Right Cessation
-
1997
- 1997-09-03 TW TW086112651A patent/TW340224B/zh not_active IP Right Cessation
- 1997-09-12 US US08/927,606 patent/US6040735A/en not_active Expired - Lifetime
- 1997-09-12 JP JP24912597A patent/JP3709059B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010152510A (ja) * | 2008-12-24 | 2010-07-08 | Seiko Instruments Inc | 基準電圧回路 |
| JP2012164084A (ja) * | 2011-02-04 | 2012-08-30 | Toshiba Corp | 定電圧回路とその半導体装置 |
| US8604870B2 (en) | 2011-02-04 | 2013-12-10 | Kabushiki Kaisha Toshiba | Constant-voltage circuit and semiconductor device thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| TW340224B (en) | 1998-09-11 |
| JP3709059B2 (ja) | 2005-10-19 |
| KR100253645B1 (ko) | 2000-04-15 |
| KR19980021154A (ko) | 1998-06-25 |
| US6040735A (en) | 2000-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050719 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050805 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080812 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |