JP4838026B2 - 半導体装置の製造方法 - Google Patents
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Description
〔実施例1〕
図1はFRAMの製造工程で欠かせない位置合わせマーク1の溝10の部位を要部として断面図で示した第一の実施例である。図1(A)において、位置合わせマーク1の溝10に埋設されるW膜2は、図示してないFRAMのトランジスタから導出されるプラグをCMPによって研磨してダマシン法によって形成する際に、成膜もCMPによる研磨も一緒に行われる。
2 W膜
3 酸化防止膜
4 SOG膜
10 溝
11 溝周縁部
Claims (9)
- 強誘電体容量をメモリとして用いた半導体装置の製造に際して、溝状に掘って形成したマーク幅が少なくとも2μmの位置合わせマークに埋設したW膜が酸化することを防止した半導体装置の製造方法において、
該溝内で該W膜の表面のうちで最も低い部分が該溝の上端よりも低くなっており、
該強誘電体容量を形成する前に、該W膜をP−SiN又はP−SiONからなり、該溝の内面に倣う凹部を備えた酸化防止膜によって覆い、
次いで、該酸化防止膜に熱処理を行って予め熱収縮させ、
次いで、屈折率1.45〜1.65のP−SiOからなる酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 - 強誘電体容量をメモリとして用いた半導体装置の製造に際して、溝状に掘って形成したマーク幅が少なくとも2μmの位置合わせマークに埋設したW膜が酸化することを防止した半導体装置の製造方法において、
該溝内で該W膜の表面のうちで最も低い部分が該溝の上端よりも低くなっており、
該W膜をP−SiN又はP−SiONからなり、該溝の内面に倣う凹部を備えた酸化防止膜によって覆い、
次いで、該酸化防止膜をCMPによって研磨し、
次いで、該W膜を再度該酸化防止膜によって覆う
ことを特徴とする半導体装置の製造方法。 - 強誘電体容量をメモリとして用いた半導体装置の製造に際して、溝状に掘って形成したマーク幅が少なくとも2μmの位置合わせマークに埋設したW膜が酸化することを防止した半導体装置の製造方法において、
該溝内で該W膜の表面のうちで最も低い部分が該溝の上端よりも低くなっており、
該W膜をCMPによって研磨し、
次いで、該位置合わせマークの溝にSOGを埋設し、
次いで、該SOG上に該溝の内面に倣う凹部を備えた酸化防止膜を形成する
ことを特徴とする半導体装置の製造方法。 - 該P−SiN又はP−SiONが、高密度プラズマ膜である
ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。 - 該P−SiN又はP−SiONからなる酸化防止膜を、N2またはN2Oを用いた200〜450℃のプラズマ処理を行う
ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。 - 該P−SiN又はP−SiONを、SiH4およびN2Oガスを用いて形成する
ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。 - 該P−SiN又はP−SiONからなる酸化防止膜を形成し、
次いで、屈折率1.45〜1.65のP−SiOからなる酸化膜を形成する
ことを特徴とする請求項2又は3に記載の半導体装置の製造方法。 - 該P−SiN又はP−SiONからなる酸化防止膜を形成し、
次いで、Al2O3からなる水素拡散防止膜を形成する
ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。 - 該酸化防止膜の原料ガスとして少なくともNH 3 ガスを用いることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
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