KR19990050491A - 프리차지 등화 회로 - Google Patents

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Abstract

비트 라인 프리차지 등화 회로는 프리차지 전압원을 사용하지 않고 프리차지 기능을 수행할 수 있다. 상기 비트 라인 등화 회로에 있어서, 감지 증폭기는 감지 증폭기 활성화 신호에 의해 동작되어 진위 및 보수의 비트 라인들을 각각 전원 전압 및 기저 전압으로 풀-업 및 풀-다운한다. 프리차지부는 프리차지 제어 신호에 의해 동작되어 상기 감지 증폭기에 의해 전원 전압 및 기저 전압으로 각각 풀-업 및 풀-다운된 상기 진위 및 보수의 비트 라인들을 프리차지 전압으로 프리차지 및 등화한다. 상기 비트 라인 프리차지 등화 회로는 프리차지 전압원을 사용하지 않고 비트 라인의 프리차지 동작이 가능하므로 종래의 디램 설계시 문제시 되어 온 프리차지 전압원의 스태틱 파워 소모를 제거하였고 프리차지 파워 라인 및 프리차지 등화용 트랜지스터들의 소거로 설계시 이들로부터 발생하는 설계 면적을 감소시킬 수 있다.

Description

프리차지 등화 회로
본 발명은 메모리 장치용 비트 라인 등화 회로에 관한 것으로, 특히, 프리차지 전압원을 사용하지 않고 프리차지 기능을 수행할 수 있는 비트 라인 프리차지 등화 회로에 관한 것이다.
일반적으로, 반도체 메모리 소자의 비트 라인은 대기 모드 시에는 반전압 (Vcc/2)으로 프리차지되어 있다가 동작 모드로 동작하면 셀 어레이에 저장되어 있는 셀의 데이터가 비트 라인으로 전달 된 후에 비트 라인 감지 증폭기를 통해 감지 및 증폭되므로 비트 라인을 일정한 전원 전압 (Vcc) 또는 접지 전압 (Vss)으로 변환하게 된다. 데이터가 소자 외부로 출력 된 후, 소자가 다시 대기 모드로 전환하게 되면 전원 전압 (Vcc) 또는 접지 전압 (Vss) 상태를 유지하던 비트 라인은 다시 반전압 (Vcc/2)으로 프리차지되게 된다.
도 1에는 종래의 디램용 비트 라인 프리차지 등화 회로의 구성이 도시되어 있다. 도 1을 참조하면, 메모리 셀 어레이의 일 메모리 셀(100)은 정보를 저장하는 커패시터(C1) 및 상기 커패시터(C1)에 연결되어 상기 커패시터(C1)를 외부의 회로와 연결시켜 주는 스위칭 역할을 하는 패스 트랜지스터(Q1)를 포함한다. 상기 커패시터(C1)의 일단은 접지에 연결된다. 상기 패스 트랜지스터(Q1)는 진위 및 보수의 비트 라인들(BL 및 /BL)에 연결된다. 다수의 메모리 셀들이 상기 진위 및 보수의 비트 라인들(BL 및 /BL) 및 다른 다수의 비트 라인들에 연결된다. 감지 증폭기(100)는 상기 진위 및 보수의 비트 라인들(BL 및 /BL)에 연결된다. 프리차지 전압원(102), 파워 라인(104), 2개의 NMOS형 트랜지스터들(Q2 및 Q3)로 이루어진 프리차지부(106), 및 1개의 NMOS형 트랜지스터로 이루어진 등화부(108)는 종래의 디램용 프리차지 등화 회로(10)를 구성한다.
상기 프리차지 전압원(102)은 비트 라인을 프리차지하기 위한 프리차지 전압, 즉 반전압 (Vcc/2)을 발생한다. 파워 라인(104)은 상기 프리차지 전압원(102)에 의해 발생된 프리차지 전압(Vcc/2)을 프리차지부(106)의 NMOS형 트랜지스터들(Q2 및 Q3)에 전달한다. 상기 프리차지부(106)는 비트 라인 프리차지 제어 신호(EQ)에 의하여 진위 및 보수의 비트 라인들(BL 및 /BL)을 상기 파워 라인(104)으로부터의 프리차지 전압(Vcc/2)으로 충전시킨다. 상기 등화부(108)는 상기 진위 및 보수의 비트 라인들(BL 및 /BL)을 등화시킨다. 도 1에서 점선으로 접속되어 있는 커패시터들(CBL및 C/BL)은 각각 상기 진위 및 보수의 비트 라인들(BL 및 /BL)의 기생 커패시터를 모델링한 것이다.
도 2는 도 1에 프리차지 등화회로의 동작을 설명하기 위한 파형도이다. 비트 라인 프리차지 제어 신호(EQ)는 프리차지부(106)의 NMOS형 트랜지스터들(Q2 및 Q3) 및 등화용 NMOS형 트랜지스터(108)의 게이트 전극들에 각각 공통으로 연결되어 NMOS형 트랜지스터들(Q2 및 Q3) 및 등화용 NMOS형 트랜지스터(108)의 동작을 제어한다. 감지 증폭기 활성화 신호(SAE)는 감지 증폭기(101)에 연결되어 감지 증폭기(101)의 활성화를 제어한다. 시점 t0∼t1의 제1 시간 간격 T1 및 시점 t2∼t3의 제3 시간 간격 T3은 프리차지 제어 신호(EQ)가 기저 전압(Vss)의 로우 논리를 갖는 구간이고, 시점 t1∼t2의 제2 시간 간격 T2는 프리차지 제어 신호(EQ)가 전원 전압 (Vcc)의 하이 논리를 갖는 구간이다.
프리차지 전압원(102)에 의해 발생된 프리차지 전압 Vcc/2이 파워 라인(104)에 공급되고 제1 시간 간격 T1 동안 기저 전압(Vss)의 논리 하이이던 프리차지 제어 신호(EQ)가 시점 t1에 전원 전압(Vcc)의 하이 논리로 변하면, 프리차지부(106)의 트랜지스터들(Q2 및 Q3) 및 등화 트랜지스터(108)이 턴-온된다. 그에 따라 상기 진위 및 보수의 비트 라인들(BL 및 /BL)은 상기 프리차지부(106) 및 등화부(108)에 의해 반전압(Vcc/2)의 전압으로 프리차지된다. 한편 감지 증폭기(101)는 감지 증폭기 활성화 신호(SAE)가 기저 전압(Vss)의 로우 논리이므로 동작하지 않는다.
종래의 디램용 프리차지 등화 회로는 메모리 셀 어레이의 비트 라인을 반전압(Vcc/2)으로 프리차지시키기 위해서는 별도의 프리차지 전압원의 출력을 이용하게 되는데, 동작 모드에서 대기 모드로 전환할 때에 비트 라인을 반전압(Vcc/2)으로 프리차지시켜야 하므로, 전원 전압을 입력으로 하여 등가 저항을 이용하는 전압 분배 형태의 회로로 구성되므로 상당한 스태틱 전력 소비가 발생한다.
따라서, 본 발명의 목적은 상기 문제점을 보완하기 위한 것으로 프리차지 전압원을 사용하지 않고 등화용 트랜지스터 및 감지 증폭기 활성화 신호에 의해 프리차지 및 등화 기능을 수행할 수 있는 비트 라인 프리차지 등화 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 감지 증폭기 활성화 신호에 의해 동작되어 진위 및 보수의 비트 라인들을 각각 전원 전압 및 기저 전압으로 풀-업 및 풀-다운하기 위한 감지 증폭기; 프리차지 제어 신호에 의해 동작되어 상기 감지 증폭기에 의해 전원 전압 및 기저 전압으로 각각 풀-업 및 풀-다운된 상기 진위 및 보수의 비트 라인들을 프리차지 전압으로 프리차지 및 등화하기 위한 프리차지부를 포함하는 것을 특징으로 하는 프리차지 등화 회로를 제공한다.
도 1은 종래의 디램용 비트 라인 프리차지 등화 회로의 구성을 나타낸 회로도이고,
도 2는 도 1에 도시된 비트 라인 프리차지 등화 회로의 동작을 설명하기 위한 파형도이고,
도 3은 본 발명의 실시예에 따른 비트 라인 프리차지 등화 회로의 구성을 나타낸 회로도이고,
도 4는 도 3에 도시된 비트 라인 프리차지 등화 회로의 동작을 설명하기 위한 회로도 이다.
〈도면의 주요 부분에 대한 부호의 설명〉
300 : 메모리 셀 302 : 감지 증폭기
304 : 풀-업 구동 노드선 306 : 풀-다운 구동 노드선
BL,/BL : 비트 라인 Q38 : 프리차지부
도 3에는 본 발명의 실시예에 따른 비트 라인 프리차지 등화 회로가 도시되어 있다. 메모리 어레이의 일 메모리 셀(300)은 워드 라인(WL)에 연결되고, 정보를 저장하는 커패시터(C31) 및 상기 커패시터(C31)에 연결되어 상기 커패시터(C31)를 외부의 회로와 연결시켜 주는 스위칭 역할을 하는 패스 트랜지스터(Q31)를 포함한다. 상기 커패시터(C31)의 일단은 접지에 연결된다. 상기 패스 트랜지스터(Q31)는 진위 및 보수의 비트 라인들(BL 및 /BL)에 연결된다. 다수의 메모리 셀들이 상기 진위 및 보수의 비트 라인들(BL 및 /BL) 및 다른 다수의 비트 라인들에 연결된다.
감지 증폭기(302)는 상기 진위 및 보수의 비트 라인들(BL 및 /BL)에 연결되어 상기 메모리 셀(300)로부터 상기 상기 진위 및 보수의 비트 라인들(BL 및 /BL) 상에 실린 데이터 신호를 감지 및 증폭한다. 풀-업 구동 노드선(304)은 상기 감지 증폭기(302)에 전원 전압(Vcc)을 공급한다. 풀-업 구동 트랜지스터(Q36)은 상기 풀-업 구동 노드선(304)과 전원 전압원(Vcc) 사이에 접속되어 풀-업 구동 활성화 신호(SAP)에 의해 동작되어 전원 전압원으로 부터의 전원 전압(Vcc)을 감지 증폭기(302) 쪽으로 전송하여 상기 감지 증폭기(302)의 동작을 제어한다. 풀-다운 구동 노드선(306)은 상기 감지 증폭기(302)에 기저 전압 Vss를 공급한다. 풀-다운 구동 트랜지스터(Q37)은 상기 풀-다운 구동 노드선(304)과 기저 전압원(Vss) 사이에 접속되어 풀-다운 구동 활성화 신호(SAN)에 의해 동작되어 기저 전압원으로 부터의 기저 전압(Vss)을 감지 증폭기(302) 쪽으로 전송하여 상기 감지 증폭기(302)의 동작을 제어한다. 상기 풀-업 구동 활성화 신호(SAP) 및 풀-다운 구동 활성화 신호(SAN)는 감지 증폭기 활성화 신호를 구성한다.
상기 감지 증폭기(302)는 래치 구조를 형성하는 두개의 PMOS 트랜지스터들(Q32 및 Q33)을 구비한다. 상기 두 개의 PMOS 트랜지스터들(Q32 및 Q33)의 소오스들은 풀-업 구동 노드선(304)에 공통적으로 접속되고, 상기 PMOS 트랜지스터(Q32)의 게이트는 보수의 비트 라인(/BL)에 접속되고, 상기 PMOS 트랜지스터(Q33)의 게이트는 진위의 비트 라인(BL)에 접속되어 있다. 그리고 상기 PMOS 트랜지스터(Q32)의 드레인은 진위의 비트 라인(BL)에 접속되고, 상기 PMOS 트랜지스터(Q33)의 드레인은 보수의 비트 라인(/BL)에 접속되어 있다. 상기 PMOS 트랜지스터(Q32)는 상기 보수의 비트 라인(/BL)을 경유하여 자신의 게이트 전극에 인가되는 메모리 셀(300)로부터의 보수의 데이터가 "0"의 값을 가질 경우, 상기 풀-다운 구동 트랜지스터(Q37)에 의해 제공된 전원 전압(Vcc)을 갖는 상기 제1 감지 증폭기 제어 신호를 상기 진위의 비트 라인(BL) 쪽으로 전송한다. 이 때, 상기 진위의 비트 라인(BL) 상의 "1"의 값을 갖는 진위의 데이터는 상기 제1 감지 증폭기 제어 신호의 전압값을 갖도록 증폭된다. 반대로, 상기 진위의 비트 라인(BL)에 "0"의 값을 갖는 데이터가 상기 메모리 셀(300)로부터 공급될 경우, 상기 PMOS 트랜지스터(Q33)는 상기 제1 감지 증폭기 제어 신호를 상기 보수의 비트 라인(/BL) 쪽으로 전송하여 보수의 비트 라인(/BL) 상의 "1"의 값을 갖는 보수의 데이터가 상기 제1 감지 증폭기 제어 신호의 전압값을 갖도록 증폭한다.
상기 CMOS 래치형 감지 증폭기(302)는 상기 진위 및 보수의 비트 라인들(BL 및 /BL)의 사이에 래치 구조를 형성하도록 접속된 두개의 NMOS 트랜지스터들(Q34 및 Q35)를 추가로 구비한다. 두개의 NMOS 트랜지스터들(Q34 및 Q35)의 소오스들은 상기 풀-다운 구동 노드선(306)에 공통적으로 접속되고, 상기 NMOS 트랜지스터(Q34)의 게이트는 보수의 비트 라인(/BL)에 접속되고, 상기 NMOS 트랜지스터(Q35)의 게이트는 진위의 비트 라인(BL)에 접속되어 있다. 그리고 상기 NMOS 트랜지스터(Q34)의 드레인은 진위의 비트 라인(BL)에 접속되고, 상기 NMOS 트랜지스터(Q35)의 드레인은 보수의 비트 라인(/BL)에 접속되어 있다. 또한 상기 진위 및 보수의 비트 라인들(BL 및 /BL)은 진위 및 보수의 데이터 버스 라인(DB 및 /DB)에 각각 접속되어 있다.
상기 NMOS 트랜지스터(Q34)는 상기 보수의 비트 라인(/BL)을 경유하여 자신의 게이트 전극에 인가되는 메모리 셀(300)로부터의 보수의 데이터가 "1"의 값을 가질 경우, 기저 전압 Vss을 갖는 제2 감지 증폭기 제어 신호를 상기 진위의 비트 라인(BL) 쪽으로 전송한다. 이 때, 상기 진위의 비트 라인(BL) 상의 "0"의 값을 갖는 진위의 데이터는 상기 제2 감지 증폭기 제어 신호의 전압값을 갖도록 감소된다. 반대로, 상기 진위의 비트 라인(BL)에 "1"의 값을 갖는 데이터가 상기 메모리 셀로부터 공급될 경우, 상기 NMOS 트랜지스터(Q34)는 상기 상기 풀-다운 구동 트랜지스터(Q37)에 의해 제공된 기전 전압 Vss을 갖는 제2 감지 증폭기 제어 신호를 상기 보수의 비트 라인(/BL) 쪽으로 전송하여 보수의 비트 라인(/BL) 상의 "0"의 값을 갖는 보수의 데이터가 상기 제2 감지 증폭기 제어 신호의 전압값을 갖도록 감소한다. 상기 CMOS 래치형 감지 증폭기를 구성하는 PMOS 및 NMOS 트랜지스터 쌍들은 상기 진위 및 보수의 비트 라인들(BL 및 /BL) 상의 진위 및 보수 데이터의 전압 차를 크게 되도록 진위 및 보수 데이터를 증폭한다.
프리차지부(Q38)는 프리차지 제어 신호 EQ가 입력되는 게이트 전극, 상기 진위의 비트 라인(BL)된 접속된 드레인 전극, 및 상기 보수의 비트 라인(/BL)에 연결된 소스 전극을 포함하는 모스형 트랜지스터를 포함한다. 프리차지부(Q38)는 프리차지 제어 신호 EQ에 의해 동작되어 상기 감지 증폭기(302)에 의해 전원 전압 및 기저 전압으로 각각 풀-업 및 풀-다운된 상기 진위 및 보수의 비트 라인들(BL 및 /BL)을 프리차지 전압(Vcc/2)으로 프리차지 및 등화한다. 도 3에서 점선으로 접속되어 있는 커패시터들(CBL및 C/BL)은 각각 상기 진위 및 보수의 비트 라인들(BL 및 /BL)의 기생 커패시터를 모델링한 것이다.
도 4는 도 3에 도시된 프리차지 등화 회로의 동작을 설명하기 위한 파형도이다. 도 4의 (A)에 도시된 풀-업 구동 활성화 신호(SAP)는 풀-업 구동 트랜지스터(Q36)의 게이트 전극에 연결되어 상기 풀-업 구동 트랜지스터(Q36)의 동작을 제어하는 신호이다. 도 4의 (B)에 도시된 풀-다운 구동 활성화 신호(SAN)는 풀-다운 구동 트랜지스터(Q37)의 게이트 전극에 연결되어 상기 풀-다운 구동 트랜지스터(Q37)의 동작을 제어하는 신호이다. 도 4의 (C)에 도시된 프리차지 제어 신호(EQ)는 프리차지용 트랜지스터(Q38)의 동작을 제어하는 신호이다.
시점 t0∼t1의 제1 시간 간격 T1, 시점 t2∼t3의 제3 시간 간격 T3, 및 시점 t3∼t4의 제4 시간 간격 T4은 풀-업 구동 활성화 신호(SAP)가 전원 전압 Vcc의 하이 논리를, 풀-다운 구동 활성화 신호(SAN)가 기저 전압(Vss)의 로우 논리를 가져 감지 증폭기(302)가 동작하지 않는 시간 간격이다. 이와는 반대로 시점 t1∼t2의 제2 시간 간격 T2는 풀-업 구동 활성화 신호(SAP)가 기저 전압(Vss)의 로우 논리를, 풀-다운 구동 활성화 신호(SAN)가 전원 전압(Vcc)의 하이 논리를 가져 감지 증폭기(302)가 동작하는 시간 간격이다.
시점 t0∼t1의 제1 시간 간격 T1, 시점 t1∼t2의 제2 시간 간격 T2, 및 시점 t3∼t4의 제4 시간 간격 T4는 프리차지 제어 신호(EQ)가 기저 전압(Vss)의 로우 논리를 가져 트랜지스터를 턴-오프 상태로 유지시키는 시간 간격이다. 이와는 달리, 시점 t2∼t3의 제3 시간 간격 T3은 프리차지 제어 신호(EQ)가 전원 전압(Vcc)의 하이 논리를 가져 트랜지스터를 턴-온 상태로 유지시키는 시간 간격이다.
시점 t0∼t3의 제5 시간 간격 T5은 감지 증폭기(302)가 활성화되어 있는 시점 t1∼t2의 제2 시간 간격 T2과 프리차지용 트랜지스터(Q38)가 동작하는 시점 t2∼t3의 제3 시간 간격 T3을 합한 구간으로 본 발명에 따른 프리차지 등화 회로에 의해 진위 및 보수의 비트 라인들(BL 및 /BL)을 프리차지 전압(Vcc/2)으로 프리차지하는 시간 간격이다.
도 4의 (A), (B), 및 (C)에 도시된 바와 같이, 본 발명의 실시예에서는 상기 프리차지 제어 신호(EQ)는 상기 감지 증폭기 활성화 신호, 풀-업 구동 활성화 신호(SAP) 및 풀-다운 구동 활성화 신호(SAN)가 인에이블된 후에 인에이블되는 것이 바람직하다.
도 4의 (A) 및 (B)에 도시된 바와 같이, 시점 t1에 로우 논리의 풀-업 구동 활성화 신호(SAP)가 풀-업 구동용 트랜지스터(Q36)의 게이트 전극에 인가되면, 풀-업 구동용 트랜지스터(Q36)가 턴-온되어 전원 전압원으로 부터의 전원 전압이 풀-업 구동 노드선(304)을 통하여 감지 증폭기(302)로 전송된다. 이와 동시에 하이 논리의 풀-다운 구동 활성화 신호(SAN)가 풀-다운 구동용 트랜지스터(Q37)의 게이트 전극에 인가되면, 풀-다운 구동용 트랜지스터(Q37)가 턴-온되어 기저 전압원으로 부터의 기저 전압이 풀-다운 구동 노드선(305)을 통하여 감지 증폭기(302)로 전송된다. 그에 따라 진위의 비트 라인(BL)을 전원 전압으로 풀-업되고 보수의 비트 라인(/BL)은 기저 전압으로 풀-다운된다.
시점 t2에 풀-업 구동 활성화 신호(SAP) 및 풀-다운 구동 활성화 신호(SAP)가 각각 하이 논리 및 로우 논리로 비활성화된 후, 제1 시간 간격 T1 및 제2 시간 간격 T2 동안 기저 전압 Vss의 논리 로우이던 프리차지 제어 신호(EQ)가 전원 전압 Vcc의 하이 논리로 변하면, 트랜지스터(Q38)이 턴-온된다. 그에 따라 상기 진위 및 보수의 비트 라인들(BL 및 /BL) 자체가 가지고 있는 비트 라인 정전 용량의 전하 재분배 효과에 의해 상기 진위 및 보수의 비트 라인들(BL 및 /BL)이 프리차지 전압(Vcc/2)으로 프리차지 및 등화된다.
본 발명에 따른 프리차지 등화 회로는 종래의 회로에서 채용되는 프리차지용 2개의 트랜지스터들 및 프리차지 전압원을 사용하지 않고 등화용 트랜지스터 및 감지 증폭기 활성화 신호에 의한 감지 증폭기의 활용으로 프리차지 및 등화 기능을 수행한다.
본 발명에 따른 디램용 비트 라인 프리차지 등화 회로는 종래 회로와는 달리 프리차지 전압원을 사용하지 않고 비트 라인의 프리차지 동작이 가능하므로 종래의 디램 설계시 문제시 되어 온 프리차지 전압원의 스태틱 파워 소모를 제거하였고 프리차지 파워 라인 및 프리차지 등화용 트랜지스터들의 소거로 설계시 이들로부터 발생하는 설계 면적을 감소시킬 수 있다. 일반적으로 디램의 억세스 속도는 프리차지 동작 시간 간격과 무관하므로 본 발명에 의해 증가한 프리차지 시간 간격은 디램의 억세스 성능에 영향을 주지 않는다.
본 발명은 이상과 같이 기재된 실시예에 대하여만 상세히 설명되었지만, 본 발명의 사상과 범위 내에서 변경이나 변형할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 이러한 변경이나 변형은 첨부된 특허 청구 범위에 의하여 제한되어져야 한다.

Claims (4)

  1. 감지 증폭기 활성화 신호에 의해 동작되어 진위 및 보수의 비트 라인들을 각각 전원 전압 및 기저 전압으로 풀-업 및 풀-다운하기 위한 감지 증폭기(302);
    프리차지 제어 신호에 의해 동작되어 상기 감지 증폭기에 의해 전원 전압 및 기저 전압으로 각각 풀-업 및 풀-다운된 상기 진위 및 보수의 비트 라인들을 프리차지 전압으로 프리차지 및 등화하기 위한 프리차지부(Q38)를 포함하는 것을 특징으로 하는 프리차지 등화 회로.
  2. 제 1 항에 있어서, 상기 프리차지 제어 신호는 상기 감지 증폭기 활성화 신호가 인에이블된 후에 인에이블되는 것을 특징으로 하는 프리차지 등화 회로.
  3. 제 1 항에 있어서, 상기 프리차지 등화 회로의 프리차지 시간 간격은 상기 감지 증폭기의 활성화 시간 간격과 상기 프리차지부의 활성화 시간 간격을 합한 시간 간격인 것을 특징으로 하는 프리차지 등화 회로.
  4. 제 1 항에 있어서, 상기 프리차지부(Q38)는 상기 프리차지 제어 신호가 입력되는 게이트 전극, 상기 진위의 비트 라인(BL)된 접속된 드레인 전극, 및 상기 보수의 비트 라인(/BL)에 연결된 소스 전극을 포함하는 모스형 트랜지스터를 포함하는 것을 특징으로 하는 프리차지 등화 회로.
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US8009494B2 (en) 2009-01-19 2011-08-30 Samsung Electronics Co., Ltd. Semiconductor memory device implementing full-VDD bit line precharge scheme using bit line sense amplifier

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