KR100301820B1 - 센스 앰프 - Google Patents

센스 앰프 Download PDF

Info

Publication number
KR100301820B1
KR100301820B1 KR1019990027091A KR19990027091A KR100301820B1 KR 100301820 B1 KR100301820 B1 KR 100301820B1 KR 1019990027091 A KR1019990027091 A KR 1019990027091A KR 19990027091 A KR19990027091 A KR 19990027091A KR 100301820 B1 KR100301820 B1 KR 100301820B1
Authority
KR
South Korea
Prior art keywords
sense amplifier
output
signal
delay unit
amplifier enable
Prior art date
Application number
KR1019990027091A
Other languages
English (en)
Other versions
KR20010008981A (ko
Inventor
정덕주
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019990027091A priority Critical patent/KR100301820B1/ko
Publication of KR20010008981A publication Critical patent/KR20010008981A/ko
Application granted granted Critical
Publication of KR100301820B1 publication Critical patent/KR100301820B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 저전력 센스 앰프에 관한 것으로, 제 2 센스 앰프 인에이블 신호에 따라 동작하는 커런트 미러형 센스 앰프를 포함하고 상기 센스 앰프의 출력을 딜레이시키는 제 1 딜레이부와, 상기 센스 앰프 출력을 딜레이시킨 신호와 제 1 센스 앰프 인에이블 신호를 딜레이시킨 신호를 조합하는 제 2 딜레이부와, 상기 제 1, 2 딜레이부의 출력 신호를 조합하는 제 3 딜레이부와, 상기 제 3 딜레이부의 출력 신호와 상기 제 1 센스 앰프 인에이블 신호에 의해 선택적으로 상기 센스 앰프를 디저블시키는 센스 앰프 인에이블부와, 상기 센스 앰프 인에이블부의 출력신호를 입력받는 전달 게이트와, 상기 센스 앰프의 출력을 반전시키는 CMOS 인버터와, 상기 CMOS 인버터의 출력을 저장하는 래치부를 포함하여 이루어진다.

Description

센스 앰프{SENSE AMPLIFIER}
본 발명은 반도체 소자에 관한 것으로, 특히 소모 전력을 감소시키는데 적당한 센스 앰프(Sense Amplifier)에 관한 것이다.
일반적으로 메모리 셀에 저장된 데이터를 정확하게 감지하고 증폭하여 그 값을 외부에 연결 시켜 주는 센스 앰프(Sense Amplifier;SA)는 DRAM의 중요한 회로 중의 하나이다.
따라서 DRAM의 용량이 증가할수록 센스 앰프의 감도(sensitivity)는 더욱 향상되어야 하고, 그 동작 속도는 감도 및 소비 전력과 밀접한 관계가 있다.
그리고 동작 속도가 빨라지면 감도가 나빠지며 소모전력도 증가하므로, 센싱 증폭 동작시에만 전류 경로를 형성하는 동적(dynamic) 회로를 사용함으로써 소모전력을 감소시킨다.
즉 데이터 버스 센스 앰프(Data Bus SA;이하 'DBSA')에 있어서, DB(Data Bus) 라인과 RD(Read Data) 라인은 길이가 길어 기생 캐패시턴스가 크고 이에 따라 데이터의 전송이 늦어지므로, 동적 회로 개념을 도입하여 DB 라인을 미리 VCC 또는 일정한 전압으로 프리차아지(precharge)하여 전송시간을 줄여 주고 전력소모도 감소시킨다.
이를 위해서는 외부 Y-어드레스가 입력되면 이 사실을 감지하여 입력된 Y-어드레스에 의해 비트 라인의 데이터가 DB 라인으로 전송되기 전에 DB 라인을 프리차아지한다.
예를 들면 DB 라인을 VCC/2로 프리차아지하면 새로운 데이터에 의해 VCC/2만큼만 충방전하면 되므로 보다 고속으로 동작한다.
한편 로우 어드레스신호를 고정하고 컬럼 어드레스만을 변화시켜줌에 따라 비트 라인에 실려 있는 셀 데이터가 순차적으로 출력할 경우, 어드레스 입력에 동기되어 데이터의 전송 및 관련 회로의 활성화를 제어하는 신호 예를 들면 /CAS 신호가 필요하다.
그러나 /CAS(Coloum Address Strobe) 신호 대신 ATD(Address Transiton Detection)신호를 발생시키어 각종 제어 신호로 사용한다.
이와 같은 ATD 신호는 DBSA가 DB 라인의 전압을 증폭하는데 필요한 시간 동안에만 동작되도록 하여 불필요한 전류 소모를 줄이는데도 이용될 수 있다.
한편 DRAM내의 DBSA의 수가 증가하고 고속 페이지 모드(fast page mode)에서는 DBSA의 사용 빈도가 증가하므로 DBSA 자체의 소모 전류를 가능한 한 감소시키어 저전력화를 도모하여야 한다.
이하 첨부도면을 참조하여 종래기술의 센스 앰프에 대해 설명하면 다음과 같다.
도 1 은 종래기술의 센스 앰프를 나타낸 회로도로서, 커런트 미러형 차동 증폭 회로(current mirror differential amplifier)를 이용한 센스 앰프를 도시하고 있다.
즉 전류공급원인 커런트 미러를 구성하는 제 1, 2 PMOS(1,2)와 서로 위상이 다른 동일 레벨의 데이터(D,/D)를 입력으로 공급받는 제 1, 2 NMOS(3,4)로 구성된 차동 증폭부(5)와, 센스 앰프 인에이블 신호(SENH)를 입력받아 상기 차동 증폭부 (5)를 동작하게 하는 스위칭 역할을 하는 동시에 항상 일정량의 전류를 흐르게 하는 제 3 NMOS(6)와, 상기 차동 증폭부(5)의 출력을 반전시키는 CMOS 인버터(7)와, 상기 센스앰프 인에이블 신호(SENH)에 따라 선택적으로 상기 CMOS 인버터(7)를 구동시키는 CMOS 전달 게이트(8)로 구성된다.
이와 같은 종래기술의 센스 앰프에 대해 첨부도면 도 2 를 참조하여 자세히 설명하면 다음과 같다.
도 2 는 도 1 에 따른 출력 타이밍도로서, 셀(cell)로부터 출력된 데이터, /데이터(이하 'D, /D')를 센싱 증폭함에 있어서, 어드레스(address)가 변화될 때마다 발생되는 어드레스 트랜지션 디텍션(Address transition detection;ATD 이하 'ATD' 라 함)신호를 조합하여 ATD_SUM 신호를 발생한다.
여기서 상기 ATD_SUM 신호는 로우 레벨을 나타낸다.
그리고 상기 ATD 신호는 DB 센스 앰프(DB Sense Amplifier;이하 DBSA)가 DB 라인의 전압을 증폭하는데 필요한 시간 동안에만 동작되도록 하여 불필요한 전류 소모를 줄인다.
이어 상기 ATD_SUM 신호와 셀 어레이 블록(cell array block)을 선택하는 어드레스 신호의 조합으로 센스 앰프 구동 신호(SENH)를 발생한다.(9)
이어 상기 센스 앰프 구동신호(SENH)가 로우(low)에서 하이(high)로 트랜지션(transition)하면 제 3 NMOS(6)는 턴온되어 상기 차동 증폭부(5)를 구동한다.
즉 상기 차동 증폭부(5)는 두 입력 D, /D 을 입력받아 그 전위차만큼 차동 증폭한다.
이어 상기 차동 증폭부(5)의 증폭 동작에 의해 D,/D 라인 사이의 전위차 (△V)를 차동 증폭하여 출력된 센스 앰프 출력 신호(이하 'SO')는 데이터 출력 단자(DO)에 전달되기 전에 CMOS 인버터(7)에 입력된다.
이 때 상기 ATD_SUM 신호가 로우인 동안 출력 데이터(이하 DO)는레벨 근사값이 되도록 레벨 쉬프팅된다.
이로 인해 상기 센스 앰프 구동 신호(SENH)가 인에이블된 후, DO신호가 발생되기까지 시간이 빠르게 된다.
이어 상기 ATD 신호로부터 생성되는 SENH 신호를 이용하여 CMOS 전달 게이트 (8)를 구동하므로써 내부 출력(SO) 및 최종 출력 라인(DO)들을 이퀄라이즈시킨다.
이는 읽기(read) 동작시 데이터의 전송이 고속으로 이루어지고 원하는 데이터가 DBSA 에 입력되기 전에 입력되는 불필요한 데이터를 제거하기 위함이다.
이와 같이 VCC, VCC-△V 레벨의 값을 갖는 D, /D는 셀로부터 컬럼 선택 (coloum select)을 통해서 DBSA 에 전달되고, 상기 DBSA 에서 하이나 로우로 증폭되어 데이터(DO)를 출력한다.
그러나 상기와 같은 종래기술의 센스앰프는 센스 앰프 구동 신호(SENH)가 하이인 동안 센스 앰프 회로에서 많은 전류를 소모하므로 칩 전체의 동작 전류가 증가하는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 센스 앰프 동작시 전류 경로를 차단시키어 소비 전력을 감소시키는데 그 목적이 있다.
도 1 은 종래기술의 커런트 미러형 센스앰프 회로도
도 2 는 도 1 에 따른 출력 타이밍도
도 3 은 본 발명에 따른 센스 앰프 회로도
도 4 는 도 3 에 따른 출력 타이밍도
도 5a 내지 도 5b 는 도 4 에 따른 I(VSS)의 변화를 나타낸 그래프.
도면의 주요 부분에 대한 부호의 설명
100 : 커런트 미러형 센스 앰프 101 : 제 1 딜레이부
102 : 제 2 딜레이부 103 : 제 3 딜레이부
104 : 센스 앰프 인에이블부 105 : CMOS 인버터
106 : CMOS 전달 게이트 107 : 래치부
상기의 목적을 달성하기 위한 본 발명에 따른 센스 앰프는 제 2 센스 앰프 인에이블 신호에 따라 동작하는 커런트 미러형 센스 앰프를 포함하고 상기 센스 앰프의 출력을 딜레이시키는 제 1 딜레이부와, 상기 센스 앰프 출력을 딜레이시킨 신호와 제 1 센스 앰프 인에이블 신호를 딜레이시킨 신호를 조합하는 제 2 딜레이부와, 상기 제 1, 2 딜레이부의 출력 신호를 조합하는 제 3 딜레이부와, 상기 제 3 딜레이부의 출력 신호와 상기 제 1 센스 앰프 인에이블 신호에 의해 선택적으로 상기 센스 앰프를 디저블시키는 센스 앰프 인에이블부와, 상기 센스 앰프 인에이블부의 출력신호를 입력받는 전달 게이트와, 상기 센스 앰프의 출력을 반전시키는 CMOS 인버터와, 상기 CMOS 인버터의 출력을 저장하는 래치부를 포함하여 이루어짐을 특징으로 한다.
이하 본 발명에 따른 센스 앰프에 대해 첨부도면을 참조하여 자세히 설명하면 다음과 같다.
도 3 은 본 발명에 따른 센스 앰프의 구성 회로도이다.
즉 본 발명에 따른 센스 앰프는 입력 데이터(D,/D)를 차동 증폭하는 커런트 미러형 센스 앰프(100)와, 상기 센스 앰프(100)의 출력(SO)과 그 출력의 딜레이 (delay)를 조합하는 제 1 딜레이부(101)와, 상기 센스 앰프(100)의 출력의 딜레이와 제 1 센스 앰프 인에이블 신호(SENH)의 딜레이을 조합하는 제 2 딜레이부(102)와, 상기 제 1, 2 딜레이부(101,102)의 딜레이를 조합하는 제 3 딜레이부(103)와, 상기 제 3 딜레이부(103)의 출력과 제 1 센스 앰프 인에이블 신호를 조합하는 센스 앰프 인에이블부(104)와, 상기 센스 앰프 인에이블부(104)의 출력신호인 제 2 센스앰프 인에이블 신호(SAEN)를 입력받는 CMOS 전달 게이트 (105)와, 상기 센스 앰프 (100)의 출력을 반전시키는 CMOS 인버터(106)와, 상기 CMOS 인버터(106)의 출력을 저장하는 래치부(107)를 포함하여 구성된다.
여기서 상기 커런트 미러형 센스 앰프(100)는 전류공급원인 커런트 미러를 구성하는 제 1, 2 PMOS(31,32)와 서로 위상이 다른 동일 레벨의 데이터(D,/D)를 입력으로 공급받는 제 1, 2 NMOS(33,34)로 구성된 차동 증폭부(30)와, 제 2 센스 앰프 인에이블 신호(SAEN)를 입력받아 상기 센스 앰프(100)를 동작하게 하는 스위칭 역할을 하는 동시에 항상 일정량의 전류를 흐르게 하는 제 3 NMOS(35)로 구성된다.
그리고 상기 제 1 딜레이부(101)는 상기 센스 앰프(100)의 출력신호(SO)와 그 딜레이된 신호(36)를 두 입력으로 하는 NOR 게이트(37)와, 상기 NOR 게이트(37)의 출력을 반전시키는 인버터(INV 1)로 구성된다.
또한 상기 제 2 딜레이부(102)는 상기 센스 앰프(100)의 출력의 딜레이 신호 (36)와 제 1 센스 앰프 인에이블 신호(SENH)의 딜레이된 신호(38)를 반전시킨 인버터(INV 3))의 출력을 두 입력으로 하는 NAND 게이트(39)와, 상기 NAND 게이트(39)의 출력을 반전시키는 인버터(INV 2)로 구성된다.
이어 상기 제 3 딜레이부(103)는 상기 제 1 딜레이부(101)의 출력(X)과 제 2 딜레이부(102)의 출력(Y)을 두 입력으로 하는 NAND 게이트(40)와, 상기 NAND 게이트 (40)의 출력을 반전시키는 인버터(INV 4)로 구성된다.
그리고 상기 센스 앰프 인에이블부(104)는 상기 제 3 딜레이부 (103)의 출력 (Z)과 제 1 센스 앰프 인에이블 신호(SENH)를 두 입력으로 하는 NAND게이트(41)와,상기 NAND 게이트(41)의 출력을 반전시키는 인버터(INV 5)로 구성된다.
한편 상기 래치부(107)는 두 개의 CMOS 인버터(INV 6, INV 7)로 구성된다.
이와 같이 구성된 센스 앰프의 동작에 대해 설명하면 다음과 같다.
먼저 어드레스가 변화된 후 ATD_SUM, SENH, D, /D가 인에이블되는 과정은 종래의 센스 앰프와 동일하다.
즉 먼저 셀에 저장된 D, /D 를 센싱 증폭함에 있어서, 어드레스(address)가 변화될 때마다 발생되는 ATD 를 조합하여 ATD_SUM 신호를 발생한다.
이어 상기 ATD_SUM 신호와 셀 어레이 블록(cell array block)을 선택하는 어드레스 신호의 조합으로 제 1 센스 앰프 구동 신호(SENH)를 발생한다.
이어 제 2 센스 앰프 구동신호(SAEN)가 로우에서 하이로 트랜지션하면, 제 3 NMOS(35)는 턴온되어 상기 센스 앰프(100)를 인에이블시키므로 두 입력 D,/D 는 그 전위차만큼 차동 증폭된다.
이어 상기 센스 앰프(100)의 증폭 동작에 의해 D,/D 라인 사이의 전위차를 차동 증폭하여 출력된 SO는 CMOS 인버터(106)와 제 1 딜레이부(101)에 공통으로 입력된다.
여기서 상기 제 2 센스 앰프 인에이블 신호(SAEN)가 로우일 때 상기 센스 앰프(100)는 디저블되고 그 출력인 SO는 항상 하이로 프리차아지(precharge)되어 있으므로, 차동 증폭되어 출력될 경우 SO는 로우로 천이한다.
이어 상기 센스 앰프(100)의 출력 신호인 SO의 로우 신호와 이 신호를 일정시간(T1)만큼 딜레이(36)시킨 신호(M)는 NOR 게이트(37)에 입력된다.
여기서 상기 NOR 게이트(37)는 두 입력이 모두 로우이면 하이 출력을 생성하므로 X 노드에서의 출력 파형은 상기 SO를 딜레이시킨 파형과 동일하다.
즉 상기 X 노드에서는 로우로 천이한다.
그리고 상기 제 1 센스 앰프 인에이블 신호(SENH)를 일정 시간(T2) 딜레이 (38)시킨 신호는 인버터(INV 3)에 입력되어 반전된다.
이어 상기 반전된 신호(N)는 상기 SO를 딜레이 시킨 신호(M)와 함께 NAND 게이트(39)의 두 입력이 된다.
여기서 상기 NAND 게이트(39)는 두 입력중 하나라도 로우이면 그 출력이 하이가 되므로, Y 노드에서의 출력 파형은 X 노드와 동일하다.
즉 상기 Y 노드에서는 로우로 천이한다.
이어 상기 X,Y 노드의 신호들은 제 3 딜레이부(103)의 NAND 게이트(40)의 두 입력이 되고, 상기 NAND 게이트(40)의 출력을 반전시킨 Z 노드에서의 출력 파형은 상기 X, Y 노드의 신호와 동일하다.
이어 상기 Z 노드에서의 출력을 피드백(feedback)시킨 신호와 상기 제 1 센스 앰프 인에이블 신호(SENH)는 NAND 게이트(41)의 두 입력이 되고, 이 때 상기 제 1 센스 앰프 인에이블 신호(SENH)는 인에이블된 상태이므로 하이 상태를 유지하고 있다.
즉 하이 레벨인 제 1 센스 앰프 인에이블 신호(SENH)와 로우 레벨인 Z 노드신호의 입력을 받는 NAND 게이트(41)는 하이로 천이한다.
이어 상기 NAND 게이트(41)의 출력을 반전시킨 신호, 즉 제 2 센스 앰프 인에이블 신호(SAEN)는 SO신호를 딜레이시킨 시간동안 하이 상태가 된다.
그러나 상기 Z 노드가 로우로 천이하면 즉 X, Y 노드의 출력 신호 중 어느 하나라도 로우로 천이하게 되면, 상기 제 2 센스 앰프 인에이블 신호(SAEN)는 로우로 천이하게 되어 상기 센스 앰프(100)를 디저블(disable)시킨다.
또한 상기 SO는 센스 앰프(100)가 인에이블된 후 하이 상태를 계속 유지하거나, 로우 상태로 트랜지션(transition)한다.
이처럼 상기 제 1 센스 앰프 인에이블(SENH) 신호를 하이로 인에이블시키면 제 2 센스 앰프 인에이블 신호(SAEN)는 인에이블되어 센스 앰프(100)의 증폭 동작을 인에이블시키어, 센스 앰프(100)의 출력 신호인 SO를 발생한다.
이 때 상기 제 2 센스 앰프 인에이블 신호(SAEN)가 로우로 디저블되어 센스 앰프(100)가 증폭을 하지 않아도, 데이터 출력단의 전단에 구성된 래치부(107)에 의해 센스 앰프(100)에서 증폭된 데이터는 증폭된 값을 계속 유지한다.
이와 같이 센스 앰프 인에이블 신호를 ATD 펄스로 활성화시킨다면 불필요한 센스 앰프(100)의 동작을 차단하여 DC 전류를 감소시킬 수 있다.
이어 컬럼 셀렉트가 선택되면 비트라인 센스 앰프(도시 생략)에 의해 VCC 와 0V로 증폭되어 있던 비트라인 신호는 D 라인상에 전달되는데 D 라인의 길이가 길어 캐패시턴스가 크기 때문에 D 라인의 차동 신호는 감소한다.
이로 인해 센스 앰프가 고감도이고 고속이라면 입력 신호가 작아진 만큼 동작 속도도 더욱 빨라진다.
이어 제 2 센스 앰프 인에이블 신호(SAEN)가 로우로 되면 상기 신호는 비활성되며 이 때 출력 데이터(DO)는 하이로 충전된다.
하지만 상기 출력 데이터(DO)는 센스 앰프(100)가 활성화되었을 때 래치회로에 저장되어 있으므로, 상기 출력 데이터(DO) 라인이 프리차아지되어도 상기 출력 데이터 (DO)는 유지된다.
또 읽기 동작이 끝났을 때에 라이트 데이터 버스(write data bus:WD)의 신호가 모두 로우로 되므로 데이터는 라이트되지 못한다.
도 5a 도 5b 는 센스 앰프 인에이블 신호에 따른 I(VSS)의 변화를 나타낸 그래프이다.
종래기술의 센스 앰프는 전술한 바와 같이, 센스 앰프를 인에이블시킨 후, 센스 앰프 인에이블 신호가 계속 하이상태를 유지하므로, 증폭단에는 많은 전류 소모가 발생한다.
본 발명에 따른 센스 앰프는 전술한 바와 같이, 센스 앰프(100)를 인에이블시키어 센싱 증폭된 데이터(SO)를 출력하고 이어 제 2 센스 앰프 인에이블 신호(SAEN)를 발생하므로, 상기 센스 앰프(100)를 디저블시킨다.
때문에 센싱 증폭된 데이터(SO)는 CMOS 인버터(106)에서 반전된 후, 래치부(107)에 저장되므로 상기 센스 앰프(100)가 디저블되어도 출력 데이터(DO)는 유효하다.
도 5b의 'A' 에 도시된 바와 같이, 상기 제 2 센스 앰프 인에이블 신호 (SAEN)가 로우로 천이하면 I(VSS)는 흐르지 않는다.
이와 같은 본 발명에 따른 센스 앰프는 센스 앰프 증폭 데이터를 출력한 후 센스 앰프를 디저블시키어 소모 전류를 차단시키므로써 전력 소모를 감소시킬 수 있는 효과가 있다.

Claims (9)

  1. 제 2 센스 앰프 인에이블 신호에 따라 동작하는 커런트 미러형 센스 앰프를 포함하고,
    상기 센스 앰프의 출력을 딜레이시키는 제 1 딜레이부와,
    상기 센스 앰프 출력을 딜레이시킨 신호와 제 1 센스 앰프 인에이블 신호를 딜레이시킨 신호를 조합하는 제 2 딜레이부와,
    상기 제 1, 2 딜레이부의 출력 신호를 조합하는 제 3 딜레이부와,
    상기 제 3 딜레이부의 출력 신호와 상기 제 1 센스 앰프 인에이블 신호에 의해 선택적으로 상기 커런트 미러형 센스 앰프를 디저블시키는 센스 앰프 인에이블부와,
    상기 센스 앰프 인에이블부의 출력신호를 입력받는 전달 게이트와,
    상기 커런트 미러형 센스 앰프의 출력을 반전시키는 CMOS 인버터와,
    상기 CMOS 인버터의 출력을 저장하는 래치부를 포함하여 구성됨을 특징으로 하는 센스 앰프.
  2. 제 1 항에 있어서,
    상기 커런트 미러형 센스 앰프는 전류공급원인 커런트 미러를 구성하는 제 1, 2 PMOS와 셀 데이터를 입력받는 제 1, 2 NMOS로 구성된 차동 증폭부와, 상기 제 2 센스 앰프 인에이블 신호(SAEN)를 입력받아 상기 차동 증폭부를 동작하게 하는스위칭 역할을 하는 제 3 NMOS로 구성됨을 특징으로 하는 센스 앰프.
  3. 제 1 항에 있어서,
    상기 제 1 딜레이부는 상기 커런트 미러형 센스 앰프의 출력신호와 그 딜레이된 신호를 두 입력으로 하는 노아게이트와, 상기 노아게이트의 출력을 반전시키는 인버터로 구성됨을 특징으로 하는 센스 앰프.
  4. 제 1 항에 있어서,
    상기 제 2 딜레이부는 상기 커런트 미러형 센스 앰프의 출력의 딜레이 신호와 제 1 센스 앰프 인에이블 신호를 두 입력으로 하는 낸드 게이트와, 상기 낸드 게이트의 출력을 반전시키는 인버터로 구성됨을 특징으로 하는 센스 앰프.
  5. 제 1 항에 있어서,
    상기 제 3 딜레이부는 상기 제 1 딜레이부의 출력과 제 2 딜레이부의 출력을 두 입력으로 하는 낸드 게이트와, 상기 낸드 게이트의 출력을 반전시키는 인버터로 구성됨을 특징으로 하는 센스 앰프.
  6. 제 1 항에 있어서,
    상기 센스 앰프 인에이블부는 상기 제 3 딜레이부의 출력과 제 1 센스 앰프 인에이블 신호를 두 입력으로 하는 낸드 게이트와, 상기 낸드 게이트의 출력을 반전시키는 인버터로 구성됨을 특징으로 하는 센스 앰프.
  7. 제 1 항에 있어서,
    상기 래치부는 두 개의 CMOS 인버터로 구성됨을 특징으로 하는 센스 앰프.
  8. 제 6 항에 있어서,
    상기 센스 앰프 인에이블부는 상기 제 1 센스 앰프 인에이블 신호가 하이로 트랜지션하면 상기 제 2 센스 앰프 인에이블 신호를 하이로 인에이블시키는 것을 특징으로 하는 센스 앰프.
  9. 제 1 항에 있어서,
    상기 센스 앰프 인에이블부는 상기 제 1, 2 딜레이부의 출력 중 어느 하나라도 로우로 트랜지션하면 상기 커런트 미러형 센스 앰프를 디저블시키도록 낸드 게이트를 포함하는 것을 특징으로 하는 센스 앰프.
KR1019990027091A 1999-07-06 1999-07-06 센스 앰프 KR100301820B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990027091A KR100301820B1 (ko) 1999-07-06 1999-07-06 센스 앰프

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990027091A KR100301820B1 (ko) 1999-07-06 1999-07-06 센스 앰프

Publications (2)

Publication Number Publication Date
KR20010008981A KR20010008981A (ko) 2001-02-05
KR100301820B1 true KR100301820B1 (ko) 2001-11-01

Family

ID=19599684

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990027091A KR100301820B1 (ko) 1999-07-06 1999-07-06 센스 앰프

Country Status (1)

Country Link
KR (1) KR100301820B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057225A (zh) * 2016-07-25 2016-10-26 西安紫光国芯半导体有限公司 一种改善灵敏放大器频率限制的控制电路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4030409B2 (ja) 2002-10-31 2008-01-09 株式会社ルネサステクノロジ レベル判定回路
KR100652414B1 (ko) 2005-06-10 2006-12-01 삼성전자주식회사 딥 파워 다운 모드일 때 일부 데이터를 보존할 수 있는메모리 장치 및 그 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057225A (zh) * 2016-07-25 2016-10-26 西安紫光国芯半导体有限公司 一种改善灵敏放大器频率限制的控制电路
CN106057225B (zh) * 2016-07-25 2019-01-15 西安紫光国芯半导体有限公司 一种改善灵敏放大器频率限制的控制电路

Also Published As

Publication number Publication date
KR20010008981A (ko) 2001-02-05

Similar Documents

Publication Publication Date Title
US5455803A (en) Semiconductor device which operates at a frequency controlled by an external clock signal
KR100295041B1 (ko) 프리차지제어회로를구비하는반도체장치및프리차지방법
JPH0713857B2 (ja) 半導体記憶装置
JPH06150648A (ja) カラム選択回路
US6320806B1 (en) Input/output line precharge circuit and semiconductor memory device adopting the same
JP2003258624A (ja) 入力バッファ回路及び半導体記憶装置
US5373473A (en) Amplifier circuit and semiconductor memory device employing the same
US5812492A (en) Control signal generation circuit and semiconductor memory device that can correspond to high speed external clock signal
US5576641A (en) Output buffer
US6411559B1 (en) Semiconductor memory device including a sense amplifier
KR20010048993A (ko) 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로
US5872465A (en) Self cut-off type sense amplifier operable over a wide range of power supply voltages
KR950005171B1 (ko) 전류 미러 증폭회로 및 그의 구동 방법
US6567326B2 (en) Semiconductor memory device
KR100301820B1 (ko) 센스 앰프
KR100376880B1 (ko) 센스 앰프 동작 제어회로
KR0179859B1 (ko) 반도체 메모리의 출력 제어 회로
KR100484255B1 (ko) 감지증폭기의 동작시 노이즈가 감소된 반도체 메모리 장치
US7512019B2 (en) High speed digital signal input buffer and method using pulsed positive feedback
US6456543B1 (en) Data input/output circuit for semiconductor memory device
KR100365432B1 (ko) 센스 앰프 구동 신호 발생기
KR100291747B1 (ko) 프리차지 등화 회로
JP2950699B2 (ja) 半導体記憶装置
KR100481827B1 (ko) 데이터입/출력버퍼회로를제어하기위한회로들을갖는반도체메모리장치
JP3192709B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090526

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee