JP5462604B2

JP5462604B2 - スイッチトキャパシタ型積分器

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Publication number: JP5462604B2
Application number: JP2009269636A
Authority: JP
Inventors: 健一渡邉
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Priority date: 2009-11-27
Filing date: 2009-11-27
Publication date: 2014-04-02
Anticipated expiration: 2029-11-27
Also published as: JP2011114618A

Description

本発明は、デルタシグマ変調器などで用いられるスイッチトキャパシタ型積分器に関するものであり、特に待機電流を抑制して消費電力の低減を可能にした積分器に関するものである。

デルタシグマ変調器は、高精度のデータ変換が可能なことから、デジタルオーディオ機器向けのＡＤ変換器などに使用されてきたが、近年では、無線通信機器にも搭載されるようになってきている。無線通信機器の多くは、電池で動作するものであるので、長寿命を保つためには、低消費電力であるということが重要である。デルタシグマ変調器は、積分器が主要な構成要素であるが、高精度が出やすい、素子のばらつきに強い等の理由から、スイッチトキャパシタ型の積分器が多く使用されている。

図６に、従来のスイッチトキャパシタ型積分器の一例を示す（例えば、非特許文献１参照）。この積分器は、演算増幅器１、入力信号の電荷をサンプリングして取り込むサンプルキャパシタＣ１（容量値Ｃ１）、サンプリングした電荷を累積する蓄積キャパシタＣ２（容量値Ｃ２）およびスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４で構成されている。演算増幅器１には、明示していない最高電源電位Ｖｄｄと最低電源電位Ｖｓｓが供給され、非反転入力端子（＋）には、基準電位であるＶｃｍが接続されている。また、サンプルキャパシタＣ１の両端もそれぞれスイッチＳＷ２，ＳＷ３を介して基準電位Ｖｃｍに接続されている。

スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の制御は、１周期をφ１とφ２の２相に分けたクロックを発生するクロック源（図示せず）の当該クロックによって、スイッチＳＷ１，ＳＷ２はφ１の時にＯＮ、スイッチＳＷ３，ＳＷ４はφ２の時にＯＮとなる。入力信号ＶｉｎはスイッチＳＷ１の一方の端子である入力端子２から入力され、積分された出力信号Ｖｏｕｔは演算増幅器１の出力端子３から出力される。

ｋ−１周期目のφ２が終了した時点で、蓄積キャパシタＣ２にＱ［ｋ-1]の電荷が蓄えられているとする。このとき、演算増幅器１の利得が十分大きいとすると、第１のノード４（電位Ｖ１）は基準電位Ｖｃｍ（＝０Ｖ、以下同様）と同電位とみなせるから、出力端子３の電位Ｖｏｕｔは、

となる。

次のタイミングのｋ周期目のφ１のとき、スイッチＳＷ１，ＳＷ２がＯＮ、スイッチＳＷ３，ＳＷ４がＯＦＦとなる。サンプルキャパシタＣ１の各端子は、入力端子２と基準電位Ｖｃｍ（＝０Ｖ）にそれぞれ接続されるので、そのサンプルキャパシタＣ１に蓄積される電荷ｑ［ｋ］は、

である。一方、蓄積キャパシタＣ２は、第１のノード４側の端子が孤立しているので、蓄えられている電荷はＱ［ｋ−１］のままである。

次のタイミングのφ２のとき、スイッチＳＷ３，ＳＷ４がＯＮ、ＳＷ１，ＳＷ２がＯＦＦとなる。サンプルキャパシタＣ１の各端子は、一方が基準電位Ｖｃｍ、他方が第１のノード４にそれぞれ接続されるが、前述したように、第１のノード４は基準電位Ｖｃｍと同電位であるので、サンプルキャパシタＣ１に蓄えられる電荷は０になる。一方、サンプルキャパシタＣ１と蓄積キャパシタＣ２の第１のノード４側の端子が接続され、しかも孤立しているから、両者の電荷の和は変化しない。

従って、ｋ周期目のφ２が終了した時点で、蓄積キャパシタＣ２に蓄えられている電荷Ｑ［ｋ］は、

となる。このとき出力端子３の電位Ｖｏｕｔは、

であるので、これらの式から入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの関係を求めると、

となる。すなわち、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎを順次加算して出力する積分電圧になっている。また、積分係数は、２つのキャパシタＣ１，Ｃ２の容量比で決まり、適宜調整することができる。

Behzad Razavi著、「アナログＣＭＯＳ集積回路の設計応用編」、５３４−５３７頁、平成１５年３月３０日発行、丸善株式会社。

しかしながら、上記の積分器は演算増幅器１を用いている。演算増幅器１はキャパシタＣ２に所望の電荷が蓄積され、定常状態になった後も待機電流が流れ続ける。また、φ１においては、出力端子３の電位が所望の値を保持していなくてもよい場合が多い。このときも演算増幅器１には待機電流が流れており、低消費電力の妨げになっている。

本発明は上記問題点を解消し、待機電流を抑制することによって、低消費電力のスイッチトキャパシタ型積分器を実現することを目的とする。

上記目的を達成するために、請求項１にかかる発明は、１つの周期内で互いにオーバラップしない第１および第２の相を持つクロックを発生するクロック源と、前記第１の相において入力信号の電荷をサンプリングするサンプルキャパシタと、前記第２の相において前記サンプルキャパシタの電荷を第１のノードを介して累積する蓄積キャパシタとを有し、前記第１のノードは前記第２の相の終了時に基準電位と同電位に制御され、各周期で入力端子に印加された前記入力信号の電圧が次々に前記蓄積キャパシタに累算されて出力端子に現れるようにしたスイッチトキャパシタ型積分器であって、前記第２の相において、前記第１のノードが前記サンプルキャパシタの電荷に応じて変動することで、前記蓄積キャパシタに前記サンプルキャパシタの電荷を供給する主トランジスタと、該主トランジスタのゲート端子と前記第１のノードとの間に挿入された校正キャパシタと、前記第１の相において、前記第１のノードが前記基準電位にあるときの前記主トランジスタのゲート・ソース間に略閾値電圧となる電位差が生じるように、前記校正キャパシタに対して電荷を供給する校正装置と、を有することを特徴とする。

請求項２にかかる発明は、１つの周期内で互いにオーバラップしない第１および第２の相を持つクロックを発生するクロック源と、前記第１の相において電荷が空にされ前記第２の相において入力信号の電荷をサンプリングするサンプルキャパシタと、前記第２の相において前記サンプルキャパシタと第１のノードを介して直列接続されて電荷を累積する蓄積キャパシタとを有し、前記第１のノードは前記第２の相の終了時に基準電位と同電位に制御され、各周期で入力端子に印加された前記入力信号の電圧が次々に前記蓄積キャパシタに累算されて出力端子に現れるようにしたスイッチトキャパシタ型積分器であって、前記第２の相において、前記第１のノードが前記サンプルキャパシタの電荷に応じて変動することで、前記蓄積キャパシタに前記サンプルキャパシタの電荷を供給する主トランジスタと、該主トランジスタのゲート端子と前記第１のノードとの間に挿入された校正キャパシタと、前記第１の相において、前記第１のノードが前記基準電位にあるときの前記主トランジスタのゲート・ソース間に略閾値電圧となる電位差が生じるように、前記校正キャパシタに対して電荷を供給する校正装置と、を有することを特徴とする。

請求項３にかかる発明は、請求項１または２に記載のスイッチトキャパシタ型積分器において、前記校正装置は、前記第１の相において、前記主トランジスタのゲート端子に、前記主トランジスタのゲート・ソース間電圧が略閾値電圧となるような電位を与え、且つ前記第１のノードに前記基準電圧を与えることを特徴とする。

請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載のスイッチトキャパシタ型積分器において、前記主トランジスタとして、第１の極性のトランジスタと第２の極性のトランジスタをそれぞれ含み、該第１および第２の極性のトランジスタのそれぞれに対応して、前記校正キャパシタと前記校正装置を設けたことを特徴とする。

請求項５にかかる発明は、請求項４に記載のスイッチトキャパシタ型積分器において、前記主トランジスタのゲート・ソース間電圧が略閾値電圧となるような電位を前記主トランジスタのゲート端子に与えたとき流れる前記第１および第２の極性のトランジスタのドレイン電流が等しくなるようにしたことを特徴とする。

請求項６にかかる発明は、請求項１乃至５のいずれか１つに記載のスイッチトキャパシタ型積分器おいて、前記校正装置は、前記第１の相において前記主トランジスタとカレントミラーを構成するようにダイオード接続される校正トランジスタと、直流電流源とを有し、前記第１の相における前記主トランジスタのゲート・ソース間電圧が略閾値電圧となるように、前記直流電流源の電流値と前記校正トランジスタのＷ／Ｌ比を調節してなることを特徴とする。

請求項７にかかる発明は、請求項１乃至６のいずれか１つに記載のスイッチトキャパシタ型積分器において、前記主トランジスタと出力端子の間に、所定バイアスが印加されたカスコードトランジスタを挿入したことを特徴とする。

請求項８にかかる発明は、請求項１乃至７のいずれか１つに記載のスイッチトキャパシタ型積分器において、前記トランジスタをバイポーラトランジスタに置き換えたことを特徴とする。

本発明によれば、蓄積キャパシタに所望の電荷が蓄積されると、その蓄積キャパシタに電荷を供給する主トランジスタがほぼＯＦＦあるいはサブスレッショルド領域の状態になるので、待機電流が抑制され、低消費電力のスイッチトキャパシタ型積分器を実現することが可能となる。

本発明の実施例のスイッチトキャパシタ型積分器の回路図である。本実施例のスイッチトキャパシタ型積分器のφ２のときの回路図である。本実施例のスイッチトキャパシタ型積分器の校正装置を具体化した回路図である。本実施例のスイッチトキャパシタ型積分器の変形例の回路図である。本実施例のスイッチトキャパシタ型積分器の別の変形例の回路図である。従来のスイッチトキャパシタ型積分器の回路図である。

図１に本発明の実施例のスイッチトキャパシタ型積分器を示す。本実施例のスイッチトキャパシタ型積分器は、図６で説明した演算増幅器１が、電荷供給部１１と校正装置１２で置き換えられた以外は、図６とほぼ同じである。電荷供給部１１は、蓄積キャパシタＣ２に電荷を供給する主トランジスタとしてのＰチャネルトランジスタＭＰ１とＮチャネルトランジスタＭＮ２、および校正キャパシタＣ３，Ｃ４から構成され、ＰチャネルトランジスタＭＰ１およびＮチャネルトランジスタＭＮ１のソース端子は、それぞれ最高電源電位Ｖｄｄと最低電源電位Ｖｓｓ（Ｖｓｓ＜０Ｖ、以下同様）に、ゲートはそれぞれ校正キャパシタＣ３，Ｃ４を介して第１のノード４（電位Ｖ１）に接続されている。またドレイン端子は、両者とも出力端子３に接続されている。また、蓄積キャパシタＣ２は、スイッチＳＷ５を介して出力端子３と第１のノード４との間に接続されている。

１周期をφ１とφ２の２相に分けたクロックによって、スイッチＳＷ１，ＳＷ２はφ１の時にＯＮ、スイッチＳＷ３，ＳＷ４、ＳＷ５はφ２の時にＯＮとなるが、校正装置１２はそれぞれの相において以下のように作用する。

（１）φ１のとき、校正キャパシタＣ３の両端子間の電位差が「Ｖｄｄ−Ｖｔｈｐ」（Ｖｃｍ＝０Ｖ）となるように、および校正キャパシタＣ４の両端子間の電位差が「−Ｖｔｈｎ−Ｖｓｓ」となるように、それぞれのキャパシタＣ３，Ｃ４に電荷を供給する。ただし、Ｖｔｈｐ、Ｖｔｈｎは、それぞれＰチャネルトランジスタＭＰ１、ＮチャネルトランジスタＭＮ１の閾値電圧である。
（２）φ２のときは、電荷供給部１１に対して何も作用しない。

以上のように校正装置１２が作用するとき、本発明のスイッチトキャパシタ型積分器は次のように動作する。
ｋ−１周期目のφ２が終了した時点で、蓄積キャパシタＣ２にＱ［ｋ−１］の電荷が蓄えられているとする。後に説明するように、φ２終了時の第１のノード４の電位はＶｃｍ（＝０Ｖ）であるから、出力端子３の電位は、

である。

次のタイミングのｋ周期目のφ１のとき、スイッチＳＷ１，ＳＷ２がＯＮ、スイッチＳＷ３，ＳＷ４，ＳＷ５がＯＦＦとなる。サンプルキャパシタＣ１の各端子は入力端子２と基準電位Ｖｃｍにそれぞれ接続されるので、そのサンプルキャパシタＣ１に蓄積される電荷ｑ［ｋ］は、

である。

一方、蓄積キャパシタＣ２は、スイッチＳＷ５がＯＦＦで端子が孤立しているので、蓄えられている電荷はＱ［ｋ−１］のままである。また、上述したようにφ１の終了時点で、校正キャパシタＣ３の電位差が「Ｖｄｄ−Ｖｔｈｐ」となるように、校正キャパシタＣ４の両端子の電位差が「−Ｖｔｈｎ−Ｖｓｓ」となるように、それぞれのキャパシタＣ３，Ｃ４に電荷が蓄えられている。

次のタイミングのφ２のとき、スイッチＳＷ３，ＳＷ４，ＳＷ５がＯＮ、スイッチＳＷ１，ＳＷ２がＯＦＦとなり、また校正装置１２は電荷供給部１１に何も作用しないので、図２に示すような回路になる。このとき、校正キャパシタＣ３，Ｃ４の一方の端子がそれぞれトランジスタＭＰ１，ＭＮ１のゲートに接続され孤立しているので、この期間を通して校正キャパシタＣ３，Ｃ４に蓄えられている電荷に変化はない。したがって、校正キャパシタＣ３，Ｃ４の両端の電位差にも変化がない。

Ｖｉｎ[ｋ]＞０のとき、サンプルキャパシタＣ１の入力側に蓄えられている電荷は正であるから、φ２に切り替えた直後では、Ｖ１＜０である。このとき、ＮチャネルトランジスタＭＮ１は、そのゲート・ソース間電圧Ｖｇｓｎが、

であるのでＯＦＦとなり、従ってそのＮチャネルトランジスタＭＮ１は何も作用しない。

一方、ＰチャネルトランジスタＭＰ１は、そのゲート・ソース間電圧Ｖｇｓｐが、

であるのでＯＮになり、ＰチャネルトランジネタＭＰ１にドレイン電流が流れる。

この電流によって、正電荷が蓄積キャパシタＣ２を経て第１のノード４に移動し、Ｖ１＜０であった電位を上昇させる。ｑ［ｋ］＝Ｃ１・Ｖｉｎ［ｋ］の電荷が移動したとき、第１のノード４の電位は０となり、ＰチャネルトランジスタＭＰ１のゲート・ソース間電圧Ｖｇｓｐ＝Ｖｔｈｐとなる。この時点で、ＰチャネルトランジスタＭＰ１はＯＦＦになり、電荷の移動は止まる。

結局、φ２の終了時、蓄積キャパシタＣ２に蓄えられる電荷は、ｑ［ｋ］＝Ｃ１・Ｖｉｎ［ｋ］だけ増加して、

となり、第１のノード４の電位は０となる。従って、

の関係が成立し、積分器として動作する。

Ｖｉｎ［ｋ］＜０のときは、φ２に切り替えた直後では、ＰチャネルトランジスタＭＰ１がＯＦＦ、ＮチャネルトランジスタＭＮ１がＯＮとなり、同様な動作をする。

電荷の移動が終了した時点で、トランジスタＭＰ１，ＭＮ１は、ＯＦＦあるいはサブスレッショルド領域にあるので、待機電流はほとんど流れない。

図３に校正装置１２を具体化した実施例を示す。破線で囲んだ部分１２Ａ，１２Ｂ，１２Ｃが校正装置１２を構成する。校正装置１２は、ダイオード接続された校正トランジスタとしてのＰチャネルトランジスタＭＰ２、同じく校正トランジスタとしてのＮチャネルトランジスタＭＮ２、直流電流源Ｉ１，Ｉ２、スイッチＳＷ６，ＳＷ７，ＳＷ８，ＳＷ９からなる。

スイッチＳＷ８がＯＮのとき、直流電流源Ｉ１、ＰチャネルトランジスタＭＰ２およびＰチャネルトランジスタＭＰ１がカレントミラーを構成する。同様に、スイッチＳＷ９がＯＮのとき、直流電流源Ｉ２、ＮチャネルトランジスタＭＮ２およびＮチャネルトランジスタＭＮ１がカレントミラーを構成する。これらのとき、トランジスタＭＰ１，ＭＮ１に流れるドレイン電流が非常に小さくなるように、直流電流源Ｉ１，Ｉ２の電流値およびトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２のＷ／Ｌ比を調節する。このようにしたとき、校正装置１２は以下のように動作する。

（１）φ１のとき、スイッチＳＷ８はＯＮであるので、上述したようにＰチャネルトランジスタＭＰ１には小さなドレイン電流が流れる。ドレイン電流が小さいので、ＰチャネルトランジスタＭＰ１のゲート・ソース間電圧Ｖｇｓｐは、ほぼＶｔｈｐである。従って、ＰチャネルトランジスタＭＰ１のゲート端子の電位は「Ｖｄｄ−Ｖｔｈｐ」である。また、スイッチＳＷ７がＯＮで第１のノード４の電位はＶｃｍ（＝０）だから、校正キャパシタＣ３の両端の電位差は「Ｖｄｄ−Ｖｔｈｐ」となり、φ１終了時には、校正キャパシタＣ３の両端の電位差が「Ｖｄｄ−Ｖｔｈｐ」となるように、電荷が蓄えられている。同様に校正キャパシタＣ４にも、両端の電位差が「−Ｖｔｈｎ−Ｖｓｓ」となるように、電荷が蓄えられる。
（２）φ２のとき、校正装置１２と電荷供給部１１を接続するスイッチＳＷ６，ＳＷ７，ＳＷ８，ＳＷ９はすべてＯＦＦであるので、何も作用しない。

以上のように、この装置はφ１、φ２のそれぞれの相で、前述したような校正装置１２の条件を満たすので、校正装置として動作する。また、この装置は素子のばらつきや温度によってトランジスタＭＰ１，ＭＮ１の閾値電圧が変化しても、それに応じて校正キャパシタＣ３，Ｃ４の両端の電位差が変化するので、素子変動に強い回路になっている。

上述の校正時、ＰチャネルトランジスタＭＰ１のドレイン電流とＮチャネルトランジスタＭＮ１のドレイン電流は、原理的には等しくする必要はないが、実際には以下の理由で等しくすることが望ましい。

φ１の校正時、わずかながらドレイン電流を流すので、このときのドレイン・ソース間電圧は閾値電圧より少しだけ大きな値になっている。従って、φ２の終わり付近で第１のノード４の電位が基準電位Ｖｃｍに到達した時も、トランジスタＭＰ１，ＭＮ１は校正時のドレイン電流を流そうとする。

Ｖｉｎ［ｋ］＞０のときを考える（Ｖｉｎ［ｋ］＜０のときも同様）。φ２の開始時、ＰチャネルトランジスタＭＰ１はＯＮ状態であるので大きなドレイン電流が流れ、その後、第１のノード４の電位が基準電位に接近すると、ドレイン電流は小さくなり校正時の値に近づく。一方、ＮチャネルトランジスタＭＮ１は、φ２の開始時、ほぼ完全なＯＦＦ状態であるが、第１のノード４の電位が基準電位に近づくにつれてドレイン電流が流れ始め、これも校正時の値に近づく。両者のドレイン電流が一致したとき、蓄積キャパシタＣ２への電荷の供給がなくなり、定常状態になるが、このとき第１のノード４の電位が基準電位になっていなければ、サンプルキャパシタＣ１に電荷が残り、加算値に誤差が生じる。しかし、校正時のドレイン電流を両者で等しくしておけば、ドレイン電流が一致したときの第１のノード４の電位が基準電位にあることが保証されるので、誤差は生じない。

また、トランジスタＭＰ１，ＭＮ１の出力抵抗はなるべく大きいことが望ましい。出力抵抗が小さいと、ドレイン電流が一致したときの第１のノード４の電位が、出力端子３の電位Ｖｏｕｔによって変化し、やはり加算値に誤差が生じるからである。

図４に示した回路は、トランジスタＭＰ１，ＭＮ１のドレイン端子と出力端子３の間に、それぞれ固定バイアスのカスコードトランジスタＭＰ３，ＭＮ３を挿入した電荷供給部１１Ａを備えたものである。このようにすると、出力端子３の電位Ｖｏｕｔが変化しても、トランジスタＭＰ１，ＭＮ１のドレイン電流はほとんど変化しないので、上記の間題を回避できる。カスコードトランジスタＭＰ３，ＭＮ３のゲート端子は、それぞれ適当な電圧源に接続してもよいし、第１のノード４等、他の適当な端子に接続してもよい。

なお、以上では、スイッチＳＷ１〜ＳＷ４とサンプルキャパシタＣ１を、クロール型のスイッチトキャパシタとして使用するために、φ１においてサンプルキャパシタＣ１で入力電圧をサンプリングして、φ２においてその電荷を蓄積キャパシタＣ２に転送するように、スイッチＳＷ１〜ＳＷ４をφ１、φ２でＯＮ／ＯＦＦ制御したが、これに限らず、φ１でサンプルキャパシタＣ１の電荷をクリアにし、φ２でサンプルキャパシタＣ１によるサンプリングと蓄積キャパシタＣ２への蓄積を同時に行うバタフライ型のスイッチトキャパシタとして使用することもできる。このときは、図５に示すように、スイッチＳＷ１、Ｗ４をφ２のときＯＮ、φ１のときＯＦＦさせ、スイッチＳＷ２，ＳＷ３をφ１のときＯＮ、φ２のときＯＦＦさせるように制御すればよい。

また、正の入力信号Ｖｉｎ（＞Ｖｃｍ）のみを積分する場合は、校正キャパシタＣ４、ＮチャネルトランジスタＭＮ１は不要であり、よって校正装置１２の部分１２Ｂも不要である。また、負の入力信号Ｖｉｎ（＜Ｖｃｍ）のみを積分する場合は、校正キャパシタＣ３、ＰチャネルトランジスタＭＰ１は不要であり、よって校正装置１２の部分１２Ａも不要である。

また、トランジスタはＭＯＳトランジスタに限られず、バイポーラトランジスタに置き換えることができる。このとき、ゲート端子はベース端子に、ドレイン端子はコレクタ端子に、ソース端子はエミッタ端子に置き換えられ、ＰチャネルはＰＮＰ型に、ＮチャネルはＮＰＮ型に置き換えられる。

１：演算増幅器、２：入力端子、３：出力端子、４：第１のノード、１１，１１Ａ：電荷供給部、１２，１２Ａ，１２Ｂ，１２Ｃ：校正装置

Claims

１つの周期内で互いにオーバラップしない第１および第２の相を持つクロックを発生するクロック源と、前記第１の相において入力信号の電荷をサンプリングするサンプルキャパシタと、前記第２の相において前記サンプルキャパシタの電荷を第１のノードを介して累積する蓄積キャパシタとを有し、前記第１のノードは前記第２の相の終了時に基準電位と同電位に制御され、各周期で入力端子に印加された前記入力信号の電圧が次々に前記蓄積キャパシタに累算されて出力端子に現れるようにしたスイッチトキャパシタ型積分器であって、
前記第２の相において、前記第１のノードが前記サンプルキャパシタの電荷に応じて変動することで、前記蓄積キャパシタに前記サンプルキャパシタの電荷を供給する主トランジスタと、
該主トランジスタのゲート端子と前記第１のノードとの間に挿入された校正キャパシタと、
前記第１の相において、前記第１のノードが前記基準電位にあるときの前記主トランジスタのゲート・ソース間に略閾値電圧となる電位差が生じるように、前記校正キャパシタに対して電荷を供給する校正装置と、
を有することを特徴とするスイッチトキャパシタ型積分器。
１つの周期内で互いにオーバラップしない第１および第２の相を持つクロックを発生するクロック源と、前記第１の相において電荷が空にされ前記第２の相において入力信号の電荷をサンプリングするサンプルキャパシタと、前記第２の相において前記サンプルキャパシタと第１のノードを介して直列接続されて電荷を累積する蓄積キャパシタとを有し、前記第１のノードは前記第２の相の終了時に基準電位と同電位に制御され、各周期で入力端子に印加された前記入力信号の電圧が次々に前記蓄積キャパシタに累算されて出力端子に現れるようにしたスイッチトキャパシタ型積分器であって、
前記第２の相において、前記第１のノードが前記サンプルキャパシタの電荷に応じて変動することで、前記蓄積キャパシタに前記サンプルキャパシタの電荷を供給する主トランジスタと、
該主トランジスタのゲート端子と前記第１のノードとの間に挿入された校正キャパシタと、
前記第１の相において、前記第１のノードが前記基準電位にあるときの前記主トランジスタのゲート・ソース間に略閾値電圧となる電位差が生じるように、前記校正キャパシタに対して電荷を供給する校正装置と、
を有することを特徴とするスイッチトキャパシタ型積分器。
請求項１または２に記載のスイッチトキャパシタ型積分器において、
前記校正装置は、前記第１の相において、前記主トランジスタのゲート端子に、前記主トランジスタのゲート・ソース間電圧が略閾値電圧となるような電位を与え、且つ前記第１のノードに前記基準電圧を与えることを特徴とするスイッチトキャパシタ型積分器。
請求項１乃至３のいずれか１つに記載のスイッチトキャパシタ型積分器において、
前記主トランジスタとして、第１の極性のトランジスタと第２の極性のトランジスタをそれぞれ含み、該第１および第２の極性のトランジスタのそれぞれに対応して、前記校正キャパシタと前記校正装置を設けたことを特徴とするスイッチトキャパシタ型積分器。
請求項４に記載のスイッチトキャパシタ型積分器において、
前記主トランジスタのゲート・ソース間電圧が略閾値電圧となるような電位を前記主トランジスタのゲート端子に与えたとき流れる前記第１および第２の極性のトランジスタのドレイン電流が等しくなるようにしたことを特徴とするスイッチトキャパシタ型積分器。
請求項１乃至５のいずれか１つに記載のスイッチトキャパシタ型積分器おいて、
前記校正装置は、前記第１の相において前記主トランジスタとカレントミラーを構成するようにダイオード接続される校正トランジスタと、直流電流源とを有し、前記第１の相における前記主トランジスタのゲート・ソース間電圧が略閾値電圧となるように、前記直流電流源の電流値と前記校正トランジスタのＷ／Ｌ比を調節してなることを特徴とするスイッチトキャパシタ型積分器。
請求項１乃至６のいずれか１つに記載のスイッチトキャパシタ型積分器において、
前記主トランジスタと出力端子の間に、所定バイアスが印加されたカスコードトランジスタを挿入したことを特徴とするスイッチトキャパシタ型積分器。
請求項１乃至７のいずれか１つに記載のスイッチトキャパシタ型積分器において、
前記トランジスタをバイポーラトランジスタに置き換えたことを特徴とするスイッチトキャパシタ型積分器。