JPH0430561A - 半導体集積回路装置およびその実装構造 - Google Patents
半導体集積回路装置およびその実装構造Info
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- JPH0430561A JPH0430561A JP13804790A JP13804790A JPH0430561A JP H0430561 A JPH0430561 A JP H0430561A JP 13804790 A JP13804790 A JP 13804790A JP 13804790 A JP13804790 A JP 13804790A JP H0430561 A JPH0430561 A JP H0430561A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にLSIパッ
ケージの高密度実装に適用して有効な技術に関するもの
である。
ケージの高密度実装に適用して有効な技術に関するもの
である。
LSIパッケージを基板に高密度実装する方式の一つと
して、複数個のLSIパッケージを基板に垂直な方向に
積層する多段実装方式が提案されている。従来、D I
P(Dual In−1ine Package)、
S OJ (Small [Iutline Pack
age> 、T A B(Tape^utomated
Bonding)などを用いた種々ノ多段実装構造が
提案されているが、薄形化に有利なTABを用いた多段
実装構造が特に注目されている。例えば日経BP社、1
989年12月1日発行の「日経マイクロデバイス」P
48には、TABを用いた多段実装構造の具体例として
、SRAMチップを搭載したTABを4個積層してメモ
リー・カード用モジニールを構成したものが記載されて
いる。
して、複数個のLSIパッケージを基板に垂直な方向に
積層する多段実装方式が提案されている。従来、D I
P(Dual In−1ine Package)、
S OJ (Small [Iutline Pack
age> 、T A B(Tape^utomated
Bonding)などを用いた種々ノ多段実装構造が
提案されているが、薄形化に有利なTABを用いた多段
実装構造が特に注目されている。例えば日経BP社、1
989年12月1日発行の「日経マイクロデバイス」P
48には、TABを用いた多段実装構造の具体例として
、SRAMチップを搭載したTABを4個積層してメモ
リー・カード用モジニールを構成したものが記載されて
いる。
しかし、本発明者の検討によれば、TABを用いた多段
実装構造には下記のような問題がある。
実装構造には下記のような問題がある。
すなわち、TABは約35μ工程度の極tて薄いCu箔
でリードを形成しているため、TABを積層する工程で
リードが変形し易いなど、組立て工程での取り扱いに細
心の注意を必要とする煩わしさがある。また、TABテ
ープからアウターリードを打ち抜く工程が必要となるな
ど、生産性の点においても問題がある。
でリードを形成しているため、TABを積層する工程で
リードが変形し易いなど、組立て工程での取り扱いに細
心の注意を必要とする煩わしさがある。また、TABテ
ープからアウターリードを打ち抜く工程が必要となるな
ど、生産性の点においても問題がある。
本発明は上記した問題点に着目してなされたものであり
、その目的はLSIパッケージの高密度実装を容易に実
現することのできる技術を提供することにある。
、その目的はLSIパッケージの高密度実装を容易に実
現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
本願の一発明は、半導体チップを封止したパッケージ本
体の周縁部に沿ってその上下面を貫通する貫通孔を設け
、この貫通孔内にその下端がノ<−1ケ一ジ本体の下面
から下方に突出し、その上端が貫通孔の上端よりも下方
に位置するようにリードピンを挿入したLSIパッケー
ジ構造である。
体の周縁部に沿ってその上下面を貫通する貫通孔を設け
、この貫通孔内にその下端がノ<−1ケ一ジ本体の下面
から下方に突出し、その上端が貫通孔の上端よりも下方
に位置するようにリードピンを挿入したLSIパッケー
ジ構造である。
上記した手段によれば、第一のパフケージ本体上に第二
のパッケージ本体を積層し、第二のパッケージ本体の下
面から下方に突出するリードピンを第一のパッケージ本
体の上面の貫通孔内に挿入することにより、多段実装構
造を容易に実現することができる。
のパッケージ本体を積層し、第二のパッケージ本体の下
面から下方に突出するリードピンを第一のパッケージ本
体の上面の貫通孔内に挿入することにより、多段実装構
造を容易に実現することができる。
第1図は本実施例によるLSIパッケージの断面図、第
2図はこのLSIパッケージの斜視図である。
2図はこのLSIパッケージの斜視図である。
LSIパッケージ1のパッケージ本体2は、例えばエポ
キシ樹脂、BTレジン(ビスマレイミド−トリアジン樹
脂)、ポリイミド樹脂などの合成樹脂にガラス繊維を含
浸したものからなる。パッケージ本体2の寸法は、縦X
横が約20!l1lOX20鼠程度、厚さが約1〜1.
5IIII11程度である。パッケージ本体2の上面中
央部には、キャビティ3が形成されてふり、キャビティ
3の内部にはメモリLSIなどを形成した半導体チップ
4が収容されている。半導体チップ4は、エポキシ系樹
脂からなる接着層5を介してキャビティ3の底面に接合
されている。半導体チップ4は、Au、CuまたはAI
lからなるボンディングワイヤ6を介してパッケージ本
体2の配線層7と電気的に接続されている。半導体チッ
プ4は、キャピテイ3の内部に充填されたエポキシ系の
ポツティング樹脂8によって封止されている。
キシ樹脂、BTレジン(ビスマレイミド−トリアジン樹
脂)、ポリイミド樹脂などの合成樹脂にガラス繊維を含
浸したものからなる。パッケージ本体2の寸法は、縦X
横が約20!l1lOX20鼠程度、厚さが約1〜1.
5IIII11程度である。パッケージ本体2の上面中
央部には、キャビティ3が形成されてふり、キャビティ
3の内部にはメモリLSIなどを形成した半導体チップ
4が収容されている。半導体チップ4は、エポキシ系樹
脂からなる接着層5を介してキャビティ3の底面に接合
されている。半導体チップ4は、Au、CuまたはAI
lからなるボンディングワイヤ6を介してパッケージ本
体2の配線層7と電気的に接続されている。半導体チッ
プ4は、キャピテイ3の内部に充填されたエポキシ系の
ポツティング樹脂8によって封止されている。
上記パッケージ本体2の周縁部には、パッケージ本体2
の上面から下面に貫通する多数の貫通孔9が所定の間隔
をおいて形成されている。貫通孔9の内径は、約0.5
u程度であるが、その上端部はそれよりも幾分大径と
なっている。貫通孔9の内壁には、前記配線層7と電気
的に接続されたCUなどのメツキ層10が形成されてい
る。
の上面から下面に貫通する多数の貫通孔9が所定の間隔
をおいて形成されている。貫通孔9の内径は、約0.5
u程度であるが、その上端部はそれよりも幾分大径と
なっている。貫通孔9の内壁には、前記配線層7と電気
的に接続されたCUなどのメツキ層10が形成されてい
る。
上記多数の貫通孔9のそれぞれには、LSIノeッケー
ジ1の外部端子を構成するリードピン11が挿入されて
いる。リードピン11は、その上端が貫通孔9の上端よ
りも下方に位置するように挿入されている。また、リー
ドピン11は、その下端がパッケージ本体2の下面から
下方に突出するように挿入されている。リードピン11
は、42アロイ、コバールなどのFe系合金からなり、
その径は約0.5 mm程度である。本実施例のリード
ピン11は、その上端部の径が他の部分よりも太いネイ
ルヘッド状をなしている。これは、パッケージ本体2の
上方から貫通孔9内にリードピン11を打ち込んだとき
、リードピン11のパッケージ本体2下面から突出する
部分の長さを揃えるためである。
ジ1の外部端子を構成するリードピン11が挿入されて
いる。リードピン11は、その上端が貫通孔9の上端よ
りも下方に位置するように挿入されている。また、リー
ドピン11は、その下端がパッケージ本体2の下面から
下方に突出するように挿入されている。リードピン11
は、42アロイ、コバールなどのFe系合金からなり、
その径は約0.5 mm程度である。本実施例のリード
ピン11は、その上端部の径が他の部分よりも太いネイ
ルヘッド状をなしている。これは、パッケージ本体2の
上方から貫通孔9内にリードピン11を打ち込んだとき
、リードピン11のパッケージ本体2下面から突出する
部分の長さを揃えるためである。
第3図は、上記の構成からなる本実施例のLSIパッケ
ージ1を基板12に多段実装してモジュールを構成した
例を示している。LSIパッケージ1を基板12に多段
実装するには、例えば基板12のマウントパッド13上
に半田ペーストを被着した後、リードピン11とマウン
トパッド13とが重なるようにLSIパッケージ1を基
板12上に位置決めする。次に、上記LSIパッケージ
1の上に第二のLSIパッケージ1を積層し、そのパッ
ケージ本体2の下面から下方に突出するり−ドビン11
を第一のLSIパッケージ1の貫通孔9内に挿入し、そ
の下端を第一のLSIパッケージ1のリードピン11の
上端と接触させる。このとき、あらかじめ第二のLSI
パッケージ1のリードピン11の下端、または第一のL
SIパッケージ1のリードピン11の上端に半田ペース
トを被着しておく。このようにして、所望する数のLS
Iパッケージ1を順次積層した後、基板12をリフロー
炉内に搬送し、半田ペーストを加熱、溶融することによ
ってリードピン11とマウントパッド13、および上下
に重なるLSIパッケージ1のそれぞれのリードピン1
1同士を半田で固定する。
ージ1を基板12に多段実装してモジュールを構成した
例を示している。LSIパッケージ1を基板12に多段
実装するには、例えば基板12のマウントパッド13上
に半田ペーストを被着した後、リードピン11とマウン
トパッド13とが重なるようにLSIパッケージ1を基
板12上に位置決めする。次に、上記LSIパッケージ
1の上に第二のLSIパッケージ1を積層し、そのパッ
ケージ本体2の下面から下方に突出するり−ドビン11
を第一のLSIパッケージ1の貫通孔9内に挿入し、そ
の下端を第一のLSIパッケージ1のリードピン11の
上端と接触させる。このとき、あらかじめ第二のLSI
パッケージ1のリードピン11の下端、または第一のL
SIパッケージ1のリードピン11の上端に半田ペース
トを被着しておく。このようにして、所望する数のLS
Iパッケージ1を順次積層した後、基板12をリフロー
炉内に搬送し、半田ペーストを加熱、溶融することによ
ってリードピン11とマウントパッド13、および上下
に重なるLSIパッケージ1のそれぞれのリードピン1
1同士を半田で固定する。
以上のような構成からなる本実施例によれば、下記のよ
うな作用、効果を得ることができる。
うな作用、効果を得ることができる。
(1)0貫通孔9内に挿入したリードピン11の一部を
パッケージ本体2から突出させるようにしたので、搬送
時や組立て時に変形し難いリードピン11が得られる。
パッケージ本体2から突出させるようにしたので、搬送
時や組立て時に変形し難いリードピン11が得られる。
また、パッケージ本体2から突出する部分の長さを揃え
易いため、平坦度の高いリードピン11が得られる。こ
れにより、LSIパッケージ1を容易に基板12に実装
することができる。
易いため、平坦度の高いリードピン11が得られる。こ
れにより、LSIパッケージ1を容易に基板12に実装
することができる。
(2)1貫通孔9に挿入されたリードピン11の上端を
貫通孔9の上端よりも下方に配置し、1つのLSIパッ
ケージ1のリードピン11をもう1つのLSIパッケー
ジ1の貫通孔9内に挿入できるようにしたので、多数の
LSIパッケージ1を簡単に積層することができ、かつ
多数のLSIパッケージ1を積層した際の全体の高さを
低くすることができる。
貫通孔9の上端よりも下方に配置し、1つのLSIパッ
ケージ1のリードピン11をもう1つのLSIパッケー
ジ1の貫通孔9内に挿入できるようにしたので、多数の
LSIパッケージ1を簡単に積層することができ、かつ
多数のLSIパッケージ1を積層した際の全体の高さを
低くすることができる。
(3)、リードピン11をパッケージ本体2の下面から
突出させるようにしたので、LSIパッケージ1を多段
実装した際に、基板12の主面とパッケージ本体2の下
面との間、および上段のLSIパッケージ1と下段のL
SIパッケージ1との間に適度の隙間が形成される。こ
れにより、LSIパッケージlを基板12に実装した後
の洗浄作業を容易に行うことができる。また、LSIパ
ッケージ1の放熱性も向上する。
突出させるようにしたので、LSIパッケージ1を多段
実装した際に、基板12の主面とパッケージ本体2の下
面との間、および上段のLSIパッケージ1と下段のL
SIパッケージ1との間に適度の隙間が形成される。こ
れにより、LSIパッケージlを基板12に実装した後
の洗浄作業を容易に行うことができる。また、LSIパ
ッケージ1の放熱性も向上する。
(4)、上記〔1〕〜(3)により、LSIパッケージ
1の高密度実装を容易に実現することができる。
1の高密度実装を容易に実現することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば第4図に示すように、パッケージ本体2の下面か
ら突出するリードピン11の側面をパッケージ本体2の
一部で被覆してもよい。このようにすると、搬送時や組
立て時におけるリードピン11の変形を確実に防止する
ことができる。
ら突出するリードピン11の側面をパッケージ本体2の
一部で被覆してもよい。このようにすると、搬送時や組
立て時におけるリードピン11の変形を確実に防止する
ことができる。
また第5図に示すように、パッケージ本体2の下面から
突出するリードピン11の先端にテーパーを設けてもよ
い。このようにすると、1つのLSIパッケージのリー
ドピンを他のLSIパッケージの貫通孔内に挿入する作
業が一層容易になる。
突出するリードピン11の先端にテーパーを設けてもよ
い。このようにすると、1つのLSIパッケージのリー
ドピンを他のLSIパッケージの貫通孔内に挿入する作
業が一層容易になる。
また第6図に示すように、貫通孔9に挿入されたリード
ピン11の上端に凹溝14を設け、この凹溝14内に他
のLSIパッケージのリードピンを挿入するようにして
もよい。このようにすると、1つのLSIパッケージの
リードピンと他のLSIパッケージのリードピンとの接
続信頼性が向上する。
ピン11の上端に凹溝14を設け、この凹溝14内に他
のLSIパッケージのリードピンを挿入するようにして
もよい。このようにすると、1つのLSIパッケージの
リードピンと他のLSIパッケージのリードピンとの接
続信頼性が向上する。
前記実施例では、パッケージ本体を合成樹脂で構成した
例について説明したが、これに限定されるものではなく
、セラミックで構成することもできる。またこの場合に
は、パッケージ本体のキャビティ内に収容された半導体
チップをセラミックキャップで気密封止してもよい。
例について説明したが、これに限定されるものではなく
、セラミックで構成することもできる。またこの場合に
は、パッケージ本体のキャビティ内に収容された半導体
チップをセラミックキャップで気密封止してもよい。
前記実施例では、半導体チップとパッケージ本体の配線
層との電気的接続をボンディングワイヤを用いて行った
例について説明したが、これに限定されるものではなく
、半田やAuのバンプ(突起電極)を介して半導体チッ
プとパッケージ本体の配線層との電気的接続を行っても
よい。
層との電気的接続をボンディングワイヤを用いて行った
例について説明したが、これに限定されるものではなく
、半田やAuのバンプ(突起電極)を介して半導体チッ
プとパッケージ本体の配線層との電気的接続を行っても
よい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
半導体チップを封止したパッケージ本体の周縁部に沿っ
て前記パッケージ本体の上下面に貫通する貫通孔を設け
、前記貫通孔内にその下端が前記パッケージ本体の下面
から下方に突出し、その上端が前記貫通孔の上端よりも
下方に位置するようにリードピンを挿入した本発明の半
導体集積回路装置によれば、L、S Iパッケージの多
段実装を容易に実現することができるので、半導体集積
回路装置の実装密度を向上させることができる。
て前記パッケージ本体の上下面に貫通する貫通孔を設け
、前記貫通孔内にその下端が前記パッケージ本体の下面
から下方に突出し、その上端が前記貫通孔の上端よりも
下方に位置するようにリードピンを挿入した本発明の半
導体集積回路装置によれば、L、S Iパッケージの多
段実装を容易に実現することができるので、半導体集積
回路装置の実装密度を向上させることができる。
第1図は、本発明の一実施例である半導体集積回路装置
を示す第2図のI−I線における断面図、12図は、こ
の半導体集積回路装置の斜視図、第3i!Iは、この半
導体集積回路装置の実装構造を示す断面図、 第4図乃至第6図は、本発明の他の実施例である半導体
集積回路装置をそれぞれ示す要部断面図である。 1・・・LSIパッケージ、2・・・パッケージ本体、
3・・・キャビティ、4・・・半導体チップ、5・・・
接着層、6・・・ボンディングワイヤ、7・・・配線層
、8・・・ポツティング樹脂、9・・・貫通孔、1o・
・・メツキ層、11・・リードピン、12・・・基板、
13・・・マウントパッド、14・・・凹溝。 代理人 弁理士 筒 井 大 和
を示す第2図のI−I線における断面図、12図は、こ
の半導体集積回路装置の斜視図、第3i!Iは、この半
導体集積回路装置の実装構造を示す断面図、 第4図乃至第6図は、本発明の他の実施例である半導体
集積回路装置をそれぞれ示す要部断面図である。 1・・・LSIパッケージ、2・・・パッケージ本体、
3・・・キャビティ、4・・・半導体チップ、5・・・
接着層、6・・・ボンディングワイヤ、7・・・配線層
、8・・・ポツティング樹脂、9・・・貫通孔、1o・
・・メツキ層、11・・リードピン、12・・・基板、
13・・・マウントパッド、14・・・凹溝。 代理人 弁理士 筒 井 大 和
Claims (1)
- 【特許請求の範囲】 1、半導体チップを封止したパッケージ本体の周縁部に
沿って前記パッケージ本体の上下面を貫通する貫通孔を
設け、前記貫通孔内にその下端が前記パッケージ本体の
下面から下方に突出し、その上端が前記貫通孔の上端よ
りも下方に位置するようにリードピンを挿入したことを
特徴とする半導体集積回路装置。 2、第一の半導体集積回路装置のパッケージ本体上に第
二の半導体集積回路装置のパッケージ本体を積層し、前
記第二のパッケージ本体の下面から下方に突出するリー
ドピンを前記第一のパッケージ本体の上面の貫通孔内に
挿入したことを特徴とする請求項1記載の半導体集積回
路装置の実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13804790A JPH0430561A (ja) | 1990-05-28 | 1990-05-28 | 半導体集積回路装置およびその実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13804790A JPH0430561A (ja) | 1990-05-28 | 1990-05-28 | 半導体集積回路装置およびその実装構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
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