KR200264436Y1 - 셋, 리셋이 가능한 에지 트리거 플립플롭 구조 - Google Patents

Abstract

본 고안은 기존의 에지 트리거 플립플롭 구조에 최소한의 트랜지스터를 추가시키는 것으로 초기화 명령인 셋, 리셋을 수행할 수 있는 플립플롭을 설계하는 것에 관한 것이다. 본 고안은 기존 에지 트리거 플립플롭에서 데이터 입력단자와 인버터(INV2)사이에 피모스 트랜지스터와 엔모스 트랜지스터를 연결시켜 셋, 리셋 제어 신호에 따라 하이 신호, 로우신호를 인버터(INV1), 인버터(INV2)로 구성된 래치에 저장하게 하여 동기식 셋, 리셋을 수행하도록 하였다.

Description

셋, 리셋이 가능한 에지 트리거 플립플롭 구조{Edge triggered flip-flop structure with set and reset}

본 고안은 기존의 에지 트리거 플립플롭 구조에 최소한의 트랜지스터를 추가시키는 것으로 초기화 명령인 셋, 리셋을 수행할 수 있는 플립플롭을 설계하는 것에 관한 것이다.

도 1은 초기화 기능이 없는 에지 트리거 플립플롭을 나타낸 회로도이다. 도 1에서 두 개의 인버터로 구성된 래치가 모두 두 개인 것을 알 수 있다. 래치를 살펴보면 인버터(INV2)의 출력신호는 인버터(INV1)에 입력되고 인버터(INV1)의 출력신호는 다시 인버터(INV2)에 입력되어 루프를 형성한다. 만약 인버터(INV1)에 논리값 1의 신호가 입력되면 인버터(INV2)에는 논리값 0의 신호가 들어가며 인버터(INV2)의 출력신호는 논리값 1이 되어 다시 인버터(INV1)에 입력된다. 즉 어느 인버터에서 입력을 반전 시켜 출력을 보내면 그 출력은 다른 인버터에서 다시 반전되어 결국은 처음의 입력과 같은 값을 받아들이게 된다. 이와 같은 루프가 계속 되어 각각의 인버터는 최초의 입력값을 유지하게 된다. 즉 다음 데이터가 입력될 때까지 이미 입력되어 있는 데이터의 논리값을 계속 유지한다. 이와 같은 동작은 인버터(INV3)와 인버터(INV4)로 이루어진 래치에서도 마찬가지이다.

래치에서 인버터(INV2)의 출력을 다시 인버터(INV2)의 입력으로 피드백하는인버터(INV1)는 일반적으로 인버터(INV2)보다 사이즈가 작은 위크 인버터를 쓴다. 위크 인버터인 인버터(INV1)은 사이즈가 상대적으로 작기 때문에 전하의 충전이 빨라서 인버터(INV1)을 인버터(INV2)와 같은 사이즈로 정했을 때보다 빨리 인버터(INV2)의 출력을 반전시켜서 인버터(INV2)의 입력으로 넣어준다. 그 결과 루프가 더 빨리 생성되어 래치가 안정화하게 된다. 우측의 래치에서 인버터(INV3)도 이와 같은 역할을 한다.

각 래치의 입력단에는 트랜스미션 게이트로 구현한 스위치가 존재한다. 트랜스미션 게이트(TR1)는 데이터 입력단자(D)와 인버터(INV2)의 입력단의 스위치 역할을 하고 트랜스미션 게이트(TR2)는 인버터(INV2)의 출력단과 인버터(INV4)의 입력단에서 스위치 역할을 한다. 트랜스미션 게이트(TR1)과 트랜스미션 게이트(TR2)는 클럭신호(CLK), 반클럭신호()와 서로 반대로 연결되어 있어서 CLK에 변화에 서로 다르게 반응한다. 만약 클럭신호(CLK)가 하이 레벨이면 반클럭신호()는 로우 레벨이며 이 때 트랜스미션 게이트(TR1)은 턴 오프되고 트랜스미션 게이트(TR2)는 턴 온된다. 반대로 클럭신호(CLK)가 로우 레벨이면 반클럭신호()는 하이 레벨이며 이 때 트랜스미션 게이트(TR1)은 턴 온되고 트랜스미션 게이트(TR2)는 턴 오프된다. 즉 트랜스미션 게이트는 서로 반대로 동작한다.

플립플롭의 동작을 전체적으로 살펴보면 다음과 같다.

클럭신호(CLK)가 로우레벨이면 트랜스미션 게이트(TR1)은 턴 온되며 트랜스미션 게이트(TR2)는 턴 오프된다. 이 때 데이터 입력단자(D)로부터 데이터가 인버터(INV2)에 입력된다. 이 때 트랜스미션 게이트(TR2)는 턴 오프되어 있기 때문에 인버터(INV4)는 인버터(INV2)의 출력 단자에서 나오는 반전된 데이터에 영향을 받지 않고 기존의 값을 계속 유지한다. 이제 클럭신호가 하이 레벨로 변하면 트랜스미션 게이트(TR1)은 턴 오프되어 데이터 입력단자(D)와 인버터(INV2)의 연결은 끊어져서 새로운 데이터를 받지 못하게 만든다. 인버터(INV2)가 앞에서 입력받은 데이터는 인버터(INV1), 인버터(INV2)로 구성된 래치에 저장된다. 이 때 트랜스미션 게이트(TR2)는 턴 온이 되어 있기 때문에 인버터(INV4)는 인버터(INV2)에서 출력된 반전된 데이터를 입력받는다. 그리고 인버터(INV4)에서 출력된 데이터는 데이터 출력 단자(Q)를 통해 플립플롭외부로 출력된다. 여기서 데이터 출력 단자(Q)를 통하는 데이터는 앞에서 클럭신호(CLK)이 로우레벨일 때 데이터 입력단자(D)로부터 받아 들여던 데이터와 같다. 이 상태에서 다시 클럭 신호(CLK)가 다시 로우 레벨이 되면 트랜스미션 게이트(TR2)는 턴 오프되어 인버터(INV4)에 새로운 신호가 입력되지 않게 하여 기존의 데이터를 유지시킨다. 반면 트랜스미션 게이트(TR1)은 턴 온되어 데이터 입력 단자(D)로부터 다시 새로운 데이터를 입력받아 저장한다.

따라서 위의 에지 트리거 플립플롭은 입력되는 클럭신호(CLK)에 따라 데이터 입력 단자(D)로부터 데이터를 받아서 저장하고 출력하는 기능을 가지고 있다.

그런데 이 플립플롭는 클럭 신호(CLK)와 데이터 입력 단자(D)에 대해서만 저장한 값을 바꿀 수 있어 시스템이 셋이나 리셋과 같은 초기화 명령을 수행하고자 할 때 그 것을 수행할 수 없다는 단점을 가지고 있다.

본 고안의 목적은 기존의 에지 트리거 플립플롭에 셋과 리셋과 같은 초기화 기능을 추가하는데 있다.

도 1은 초기화 기능이 없는 에지 트리거 플립플롭 구조의 회로도

도 2는 도 1의 회로도에 피모스 트랜지스터와 엔모스 트랜지스터를 이용하여 구현한 셋, 리셋이 가능한 에지 트리거 플립플롭 구조

도 3는 도 3의 회로에서 반전 셋 신호와 클럭에 따른 출력 신호 Q의 변화

도 4는 도 3의 회로에서 리셋 신호와 클럭에 따른 출력 신호 Q의 변화

<도면의 주요부분에 대한 부호의 설명>

TR1, TR2 : 트랜스미션 게이트

INV1, INV3 : 위크 인버터

INV2, INV4 : 인버터

PM1 : 피모스 트랜지스터

NM1 : 엔모스 트랜지스터

D : 데이터 입력단자

Q : 데이터 출력단자

CLK : 클럭단자

: 반전 클럭단자

RESET : 리셋단자

: 반전 셋단자

본 고안은 데이터 입력 단자(D), 데이터 출력 단자(Q), 클럭 신호 단자(CLK), 반전 클럭 단자()를 가지고 있으며 데이터 입력 단자(D)를 통하여 데이터를 입력 받아 저장하는 인버터(INV1), 인버터(INV2)로 구성된 래치와 클럭 신호에 따라 온·오프되어 데이터 입력을 제한하는 트랜스미션 게이트(TR1)과 인버터(INV2)의 출력값을 받아 저장하는 인버터(INV3), 인버터(INV4) 래치와 이 두 래치간의 연결을 클럭 신호에 따른 온 ·오프로 조정하는 트랜스미션 게이트(TR2)로 구성되어진 기존의 에지 트리거 플립플롭 구조에 새로이 반전 셋 단자와 리셋 단자, 그리고 인버터(INV2)의 입력 단자가 드레인에, 구동전원(VDD)이 소스에, 반전 셋 단자가 게이트에 연결된 피모스 트랜지스터와 인버터의 입력 단자가 드레인에, 구동전원(VSS)가 소스에, 리셋 단자가 게이트에 연결된 엔모스 트랜지스터를 추가하여 이루어진다.

이와 같이 나타난 본 고안의 셋, 리셋을 도 2를 통하여 설명하겠다. 위에서 언급했듯이 셋, 리셋이 가능한 에지 트리거 플립플롭은 인버터(INV2)은 입력단자에 피모스 트랜지스터, 엔모스 트랜지스터가 연결되어 있으면 이들은 각각 반전 셋단자(), 리셋 단자(RESET)을 통해 제어 신호를 받아서 동작한다. 리셋 단자(RESET)는 평소에 로우 레벨로 맞추어져 있으며 하이 레벨인 신호가 들어오면리셋을 행한다. 반면에 반전 셋단자()는 평소에 하이 레벨로 맞추어져 있으며 로우 레벨인 신호가 들어오면 셋을 행한다. 그래서 평상시에 피모스 트랜지스터의 게이트에는 하이 레벨이 인가되어 있으며 엔모스 트랜지스터의 경우는 로우 레벨이 인가되어 둘 다 턴 오프된다. 그래서 이 때에는 일반적인 에지 트리거 플립플롭으로 동작한다.

반전 셋 단자에 로우 레벨 신호가 들어오면 피모스의 게이트도 로우 레벨 신호를 받게 된다. 그렇게 되면 피모스 트랜지스터는 턴 온되고 구동전압(VDD)이 인버터(INV2) 입력 단자에 인가되어 인버터(INV2)는 입력값으로 논리값 1을 출력값으로 논리값 0을 지니게 된다. 이 때 주의할 점은 클럭신호(CLK)가 로우레벨이라면 트랜스미션 게이트(TR2)가 턴 오프이므로 인버터(INV3), 인버터(INV4) 래치의 값에는 영향을 주지 못한다는 것이다. 즉 클럭신호가 하이레벨이 되어야 트랜스미션 게이트(TR2)가 턴 온이 되어 인버터(INV4)가 인버터(INV2)의 출력을 받아 데이터 출력 단자(Q)로 논리값 1을 보내게 된다. 즉 본 고안의 셋 기능은 클럭의 영향을 받는다. (도 3참조)

리셋 단자에 하이 레벨 신호가 들어오면 엔모스의 게이트도 하이레벨 신호를 받게 된다. 그렇게 되면 엔모스 트랜지스터는 턴 온되고 구동전압(VSS)이 인버터(INV2) 입력 단자에 인가되어 인버터(INV2)는 입력값으로 논리값 0을 출력값으로 논리값 1을 지니게 된다. 위와 마찬가지로 만약 클럭신호(CLK)가 로우레벨이라면 트랜스미션 게이트(TR2)가 턴 오프이므로 인버터(INV3), 인버터(INV4) 래치의 값에는 영향을 주지 못한다는 것이다. 즉 클럭신호가 하이레벨이 되어야 트랜스미션 게이트(TR2)가 턴 온이 되어 인버터(INV4)가 인버터(INV2)의 출력을 받아 데이터 출력 단자(Q)로 논리값 0을 보내게 된다. 즉 본 고안의 리셋 기능도 클럭의 영향을 받는다. (도 4참조)

이와 같이 본 고안에 의하면, 단순히 기존의 에지 트리거 플립플롭에 피모스 트랜지스터 1개와 엔모스 트랜지스터 1개를 추가 배치함으로서 셋과 리셋 기능을 지원하는 플립플롭을 제작할 수 있으면 이때 추가되는 트랜지스터는 단 2개이므로 회로가 간단하여 집적화에 유리하다.

Claims (1)

1. 데이터 입력 단자(D), 데이터 출력 단자(Q), 클럭 신호 단자(CLK), 반전 클럭 단자(), 반전 셋 단자와 리셋 단자를 가지고 있으며 데이터 입력 단자(D)를 통하여 데이터를 입력 받아 저장하는 인버터(INV1), 인버터(INV2)로 구성된 래치와 클럭 신호에 따라 온·오프되어 데이터 입력을 제한하는 트랜스미션 게이트(TR1)과 인버터(INV2)의 출력값을 받아 저장하는 인버터(INV3), 인버터(INV4) 래치와 이 두 래치간의 연결을 클럭 신호에 따른 온·오프로 조정하는 트랜스미션 게이트(TR2), 인버터(INV4)의 출력된 데이터가 데이터 출력 단자(Q)로 출력되며 인버터(INV2)의 입력 단자가 드레인에, 구동전원(VDD)이 소스에, 반전 셋 단자가 게이트에 연결된 피모스 트랜지스터와 인버터의 입력 단자가 드레인에, 구동전원(VSS)가 소스에, 리셋 단자가 게이트에 연결된 엔모스 트랜지스터를 각각 반전 셋 신호, 리셋 신호를 주어 온·오프 시킴으로서 셋, 리셋이 가능한 에지 트리거 플립플롭 구조.