KR100210845B1 - 클럭 위상 검출 회로 - Google Patents

Abstract

본 발명은 클럭 위상 검출 회로에 관한 것으로, 메인 클럭 신호를 입력으로 받아 소정 시간 동안 지연시킨 다음 출력하는 제1지연 수단과; 상기 메인 클럭 신호를 입력으로 받아 소정 시간 동안 지연시킨 다음 입력된 메인 클럭 신호를 반전시켜 출력하는 제2지연 수단과; 내부 클럭 신호를 입력으로 받아 소정 시간 동안 지연시킨 다음 출력하는 제3지연 수단과; 상기 제1지연 수단 또는 상기 제2지연 수단에서 출력되는 신호에 따라 온·오프 동작하여 상기 제3지연 수단에서 출력되는 상기 내부 클럭 신호의 전달을 제어하는 제1전송 수단과; 상기 제1전송 수단을 통해 전송된 내부 클럭 신호가 입력되어 저장되고, 또 입력된 신호의 출력이 이루어지는 신호 저장 수단과; 상기 제1지연 수단 또는 상기 제2지연 수단에서 출력되는 신호에 따라 온·오프 동작하여 상기 신호 저장 수단에서 출력되는 내부 클럭 신호의 전달을 제어하는 제2전송 수단을 포함하여 이루어져서, 소정의 지연 시간을 갖는 지연 회로를 통하여 메인 클럭 신호 및 내부 클럭 신호의 입력 타이밍을 조절하고, 메인 클럭 신호를 통하여 내부 클럭 신호의 출력 타이밍을 제어함으로써 내부 클럭 신호와 메인 클럭 신호의 위상을 일치시켜서 출력하는 효과를 제공한다.

Description

클럭 위상 검출 회로

본 발명은 클럭 위상 검출 회로에 관한 것으로, 특히 메인 클럭 신호의 위상과 내부 클럭 신호의 위상이 다른 경우 이를 메인 클럭 신호의 위상에 일치시켜서 출력하는 위상 검출 회로에 관한 것이다.

일반적으로 데이타 입출력 장치들을 구비한 시스템에서 사용되는 클럭 신호로서 시스템 내에서 사용되는 내부 클럭 신호와 데이타의 입출력에 사용되는 메인 클럭 신호가 있다.

이와 같은 내부 클럭 신호와 메인 클럭 신호의 위상이 서로 다른 경우에 이를 일치시켜서 출력하기 위한 위상 검출 회로를 제1도와 제2도를 참조하여 설명하면 다음과 같다.

제1도는 종래의 클럭 위상 검출 회로를 나타낸 회로도이다.

제1도에 나타낸 바와 같이, 낸드 게이트(13)에는 메인 클럭 신호(CLK)가 입력되고, 낸드 게이트(14)에는 하이 레벨의 전원 전압(VDD)과 내부 클럭 신호(INCLK)가 입력된다.

또 낸드 게이트(13)의 출력 신호가 낸드 게이트(14)에 입력되고, 낸드 게이트(14)의 출력 신호가 낸드 게이트(13)에 입력된다.

낸드 게이트(12)에는 메인 클럭 신호(CLK)가 입력되고, 낸드 게이트(11)에는 낸드 게이트(14)의 출력 신호와 낸드 게이트(12)의 출력 신호가 입력된다.

또 낸드 게이트(11)의 출력 신호는 낸드 게이트(12)에 입력되고, 낸드 게이트(12)의 출력 신호는 낸드 게이트(11)(13)에 각각 입력된다.

낸드 게이트(15)에는 낸드 게이트(12)의 출력 신호가 입력되고, 낸드 게이트(16)에는 낸드 게이트(13)의 출력 신호가 입력된다.

또 낸드 게이트(15)의 출력 신호가 낸드 게이트(16)에 입력되며, 낸드 게이트(16)의 출력 신호가 낸드 게이트(15)에 입력된다.

낸드 게이트(17)에는 낸드 게이트(15)의 출력 신호가 입력되며, 또 메인 클럭 신호(CLK)가 인버터(18)에 의해 반전되어 입력되며, 낸드 게이트(17)의 출력 신호는 인버터(19)에 의해 반전되어 출력된다.

이와 같은 종래의 클럭 위상 검출 회로의 동작을 제2도를 참조하여 설명하면 다음과 같다.

제2도는 종래의 클럭 위상 검출 회로의 동작을 설명하기 위한 동작 타이밍 차트로서, (a)는 메인 클럭 신호가 내부 클럭 신호보다 위상이 앞선 경우의 타이밍 차트이고, (b)는 메인 클럭 신호가 내부 클럭 신호보다 위상이 뒤선 경우의 타이밍 차트이다.

먼저 제2도(a)에 나타낸 바와 같이 메인 클럭 신호(CLK)가 내부 클럭 신호(INCLK)보다 위상이 앞서는 경우를 설명하면 다음과 같다.

메인 클럭 신호(CLK)와 내부 클럭 신호(INCLK)가 모두 로우 레벨인 상태에서는 세 개의 낸드 게이트(12)(13)(14)의 출력 신호가 모두 하이 레벨로 된다.

다음으로 내부 클럭 신호(INCLK)가 아직 로우 레벨인 상태에서 메인 클럭 신호(CLK)가 먼저 하이 레벨로 되면 낸드 게이트(13)의 출력은 로우 레벨로 된다.

이때 낸드 게이트(12)의 출력 신호인 노드(Nl)의 신호는 계속 하이 레벨을 유지하고, 낸드 게이트(14)의 출력 신호 역시 하이 레벨을 유지한다.

이와 같은 상태에서 내부 클럭 신호(INCLK)가 하이 레벨로 되고, 다음으로 메인 클럭 신호(CLK)가 로우 레벨로 되면 낸드 게이트(13)의 출력 신호는 하이 레벨로 되며, 이때에도 노드(N1)의 신호는 계속 하이 레벨을 유지한다.

즉, 노드(N1)의 출력은 항상 하이 레벨이 되고, 노드(N2)의 출력은 메인 클럭 신호(CLK)의 반전된 신호가 출력되어, 이와 같은 두 개의 노드(N1)(N2)의 각각의 출력 신호가 플립플롭을 구성하는 두개의 낸드 게이트(15)(16)에 각각 입력되면, 기본적인 플립플롭의 동작 특성에 따라 낸드 게이트(15)의 출력 신호는 항상 로우 레벨이 된다.

상술한 낸드 게이트(15)의 로우 레벨 출력 신호와 함께 인버터(18)에 의하여 반전된 메인 클럭 신호(CLK)가 낸드 게이트(17)에 입력되는데, 낸드 게이트(17)는 인버터(19)와 함께 앤드 게이트를 구성하므로, 인버터(19)의 출력 신호(OUT)는 항상 로우 레벨이 된다.

즉, 메인 클럭 신호(CLK)가 내부 클럭 신호(INCLK)보다 위상이 앞서는 경우에는 출력 신호(OUT)가 항상 로우 레벨이 되는 것이다.

다음으로, 제2도(b)에 나타낸 바와 같이 내부 클럭 신호(INCLK)가 메인 클럭 신호(CLK)보다 위상이 앞서는 경우를 설명하면 다음과 같다.

메인 클럭 신호(CLK)와 내부 클럭 신호(INCLK)가 모두 로우 레벨일 때에는 세개의 낸드 게이트(12)(13)(14)의 출력 신호가 모두 하이 레벨로 된다.

다음으로 메인 클럭 신호(CLK)가 아직 로우 레벨인 상태에서 내부 클럭 신호(INCLK)가 먼저 하이 레벨로 되면 낸드 게이트(14)의 출력은 로우 레벨로 된다.

이때 낸드 게이트(13)의 출력 신호인 노드(N2)의 신호는 계속 하이 레벨의 상태를 유지하는데, 그 이유는 다음과 같다.

로우 레벨의 메인 클럭 신호(CLK)가 입력되는 동안에는 낸드 게이트(13)의 출력은 하이 레벨이 된다.

또, 메인 클럭 신호(CLK)가 하이 레벨일 때에는, 메인 클럭 신호(CLK)보다 먼저 하이 레벨로 된 내부 클럭 신호(INCLK)에 의해 낸드 게이트(14)의 출력이 로우 레벨이 되어 낸드 게이트(11)의 출력 신호를 하이 레벨로 만든다.

다음으로 낸드 게이트(11)의 하이 레벨 출력 신호와 역시 하이 레벨인 메인 클럭 신호(CLK)에 의해 낸드 게이트(12)의 출력 신호는 로우 레벨이 되어 낸드 게이트(13)에 입력됨으로써, 낸드 게이트(13)의 출력 신호 즉 노드(N2)의 신호는 항상 하이 레벨이 되는 것이다.

노드(N1)의 신호는 메인 클럭 신호(CLK)가 로우 레벨일 때에는 낸드 게이트(12)의 출력은 하이 레벨이고, 메인 클럭 신호(CLK)가 하이 레벨인 경우에는 클럭 신호(INCLK)의 레벨에 따라 출력이 달라진다.

즉, 메인 클럭 신호(CLK)가 하이 레벨이고 내부 클럭 신호(INCLK)가 로우 레벨인 경우에는 낸드 게이트(14)의 출력 신호가 하이 레벨로 되어 낸드 게이트(12)의 출력은 로우 레벨로 된다.

또 메인 클럭 신호(CLK)가 하이 레벨이고 내부 클럭 신호(INCLK) 역시 하이 레벨인 경우에는 낸드 게이트(14)의 출력 신호가 로우 레벨로 되어 낸드 게이트(11)의 출력 신호를 하이 레벨로 만들어 낸드 게이트(12)의 출력 신호는 로우 레벨로 된다.

상술한 바와 같이 내부 클럭 신호(INCLK)가 하이 레벨인 경우에는 노드(N1)의 신호가 로우 레벨로 되고, 내부 클럭 신호(INCLK)가 로우 레벨인 경우에는 노드(N1)의 신호가 하이 레벨이 된다.

따라서 노드(N1)의 출력은 내부 클럭 신호(INCLK)의 반전된 신호가 출력되고, 노드(N2)의 출력은 항상 하이 레벨이 되어, 이와 같은 두 개의 노드(N1)(N2)의 각각의 출력 신호가 플립플롭을 구성하는 두개의 낸드 게이트(15)(16)에 각각 입력되면, 기본적인 플립플롭의 동작 특성에 따라 낸드 게이트(15)의 출력 신호는 낸드 게이트(15)에 입력되는 신호의 반전된 신호가 출력된다.

즉, 노드(N1)의 출력 신호는 내부 클럭 신호(INCLK)의 반전된 신호이므로, 낸드 게이트(15)에서 출력되는 신호는 내부 클럭 신호(INCLK)와 동일한 위상의 신호가 출력되는 것이다.

이와 같은 낸드 게이트(15)의 출력 신호와 인버터(18)에 의하여 반전 입력되는 메인 클럭 신호(CLK)가 앤드 게이트의 기능을 수행하는 낸드 게이트(17)와 인버터(19)를 통하여 출력된다.

즉, 낸드 게이트(15)의 출력 신호가 하이 레벨이고 메인 클럭 신호(CLK)가 로우 레벨인 경우에는 인버터(19)의 출력 신호는 하이 레벨로 되고, 낸드 게이트(15)의 출력 신호가 로우 레벨이거나 메인 클럭 신호(CLK)가 하이 레벨인 경우에는 인버터(19)의 출력 신호(OUT)는 로우 레벨로 된다.

결과적으로 내부 클럭 신호(INCLK)가 메인 클럭 신호(CLK)보다 위상이 앞서는 경우에는 인버터(19)의 출력 신호(OUT)는 메인 클럭 신호(CLK)의 위상이 반전된 신호인 것이다.

그러나 이와 같은 종래의 클럭 위상 검출 회로는 다수개의 플립플롭 회로로 구성되어 있어, 플립플롭 회로의 동작 시에 발생하는 바운싱 현상이 오동작의 원인이 되며, 메인 클럭 신호(CLK)가 내부 클럭 신호(INCLK)보다 위상이 빠른 경우에는 로우 레벨의 일정한 신호만을 출력하는 문제가 있다.

따라서 본 발명은 소정의 지연 시간을 갖는 지연 회로를 통하여 메인 클럭 신호 및 내부 클럭 신호의 입력 타이밍을 조절하고, 메인 클럭 신호를 통하여 내부 클럭 신호의 출력 타이밍을 제어함으로써 내부 클럭 신호와 메인 클럭 신호의 위상을 일치시켜서 출력하는데 그 목적이 있다.

제1도는 종래의 클럭 위상 검출 회로를 나타낸 회로도.

제2도는 종래의 클럭 위상 검출 회로의 동작을 설명하기 위한 타이밍 차트로서,

(a)는 클럭 신호가 내부 클럭 신호보다 위상이 앞선 경우의 타이밍차트이고,

(b)는 클럭 신호가 내부 클럭 신호보다 위상이 뒤진 경우의 타이밍 차트.

제3도는 본 발명의 클럭 위상 검출 회로를 나타낸 회로도.

제4도는 본 발명의 클럭 위상 검출 회로의 동작을 설명하기 위한 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

11∼17 : 낸드 게이트 110∼130 : 지연 회로

140, 170 : 래치 150, 160 : 트랜스미션 게이트

CLK : 메인 클럭 신호 INCLK : 내부 클럭

이와 같은 목적의 본 발명은 메인 클럭 신호를 입력으로 받아 소정 시간 동안 지연시킨 다음 출력하는 제1지연 수단과; 상기 메인 클럭 신호를 입력으로 받아 소정 시간 동안 지연시킨 다음 입력된 메인 클럭 신호를 반전시켜 출력하는 제2지연 수단과; 내부 클럭 신호를 입력으로 받아 소정 시간 동안 지연시킨 다음 출력하는 제3지연 수단과; 상기 제1지연 수단 또는 상기 제2지연 수단에서 출력되는 신호에 따라 온·오프 동작하여 상기 제3지연 수단에서 출력되는 상기 내부 클럭 신호의 전달을 제어하는 제1전송 수단과; 상기 제1전송 수단을 통해 전송된 내부 클럭 신호가 입력되어 저장되고, 또 입력된 신호의 출력이 이루어지는 신호 저장 수단과; 상기 제1지연 수단 또는 상기 제2지연 수단에서 출력되는 신호에 따라 온·오프 동작하여 상기 신호 저장 수단에서 출력되는 내부 클럭 신호의 전달을 제어하는 제2전송 수단을 포함하여 이루어진다.

이와 같이 이루어진 본 발명의 일실시예를 제3도와 제4도를 참조하여 설명하면 다음과 같다.

제3도는 본 발명의 클럭 위상 검출 회로를 나타낸 회로도이다.

제3도에 나타낸 바와 같이, 내부 클럭 신호(INCLK)가 지연 회로(130)에 입력되고, 지연 회로(130)의 출력 신호는 트랜스미션 게이트(150)를 통하여 래치(140)에 입력된다.

래치(140)에서 출력되는 내부 클럭 신호(INCLK)는 트랜스미션 게이트(160)를 통하여 래치(170)에 입력되고, 래치(170)의 출력 신호는 본 발명의 위상 검출 회로의 출력 신호(OUT)가 된다.

기준 메인 클럭 신호(CLK)는 두개의 지연 회로(110)(120)에 각각 입력되는데, 지연 회로(110)의 출력 신호는 트랜스미션 게이트(150)(160)의 제어 신호로 입력되고, 지연 회로(120)의 출력 신호 역시 트랜스미션 게이트(150)(160)의 또 다른 제어 신호로 입력된다.

상술한 지연 회로(110)는 두개의 인버터(111)(112)가 직렬 연결되어 이루어지고, 지연 회로(120)는 세개의 인버터(121)(122)(123)가 직렬 연결되어 이루어지며, 지연 회로(130)는 두개의 인버터(131)(132)가 직렬 연결되어 이루어진다.

또 상술한 각각의 지연 회로(110)(120)(130)는 모두 동일한 지연 시간을 갖는다.

이와 같이 이루어진 본 발명의 위상 검출 회로의 동작을 제4도를 참조하여 설명하면 다음과 같다.

제4도는 본 발명의 클럭 위상 검출 회로의 동작을 설명하기 위한 타이밍 차트.

메인 클럭 신호(CLK)가 내부 클럭 신호(INCLK)보다 위상이 뒤진 경우, 즉 메인 클럭 신호(CLK)가 로우 레벨이고 내부 클럭 신호(INCLK)가 하이 레벨인 상태에서는, 지연 회로(110)의 출력 신호는 입력된 메인 클럭 신호(CLK)와 같은 로우 레벨이고 지연 회로(120)의 출력 신호는 입력된 메인 클럭 신호(CLK)의 위상이 반전된 하이 레벨의 신호이다.

따라서 트랜스미션 게이트(160)는 턴 온되지만 트랜스미션 게이트(150)는 턴 오프 상태를 유지하므로 내부 클럭 신호(INCLK)의 출력은 이루어지지 않는다.

내부 클럭 신호(INCLK)가 하이 레벨인 상태에서 메인 클럭 신호(CLK)도 하이 레벨로 되면 트랜스미션 게이트(150)가 턴 온되어 하이 레벨의 내부 클럭 신호(INCLK)가 트랜스미션 게이트(150)를 통과하여 래치(140)에 저장된다.

다음으로 메인 클럭 신호(CLK)가 로우 레벨로 되어 지연 회로(130)의 출력 신호가 로우 레벨인 상태에서 메인 클럭 신호(CLK)도 로우 레벨로 되면 트랜스미션 게이트(160)가 턴 온되어 래치(140)에 저장되어 있는 하이 레벨의 신호가 래치(170)로 출력된다.

이와 같은 동작은 내부 클럭 신호(INCLK)가 메인 클럭 신호(CLK)보다 위상이 앞선 경우에도 동일하게 이루어진다.

따라서 내부 클럭 신호(INCLK)의 위상이 메인 클럭 신호(CLK)보다 앞서거나 또는 뒤지는 경우에 관계없이 두 래치(140)(170)의 출력은 메인 클럭 신호(CLK)의 위상에 따라 이루어진다.

즉, 메인 클럭 신호(CLK)가 하이 레벨인 경우에는 트랜스미션 게이트(150)가 턴 온되어 래치(140)에 내부 클럭 신호(INCLK)가 저장되고, 메인 클럭 신호(CLK)가 로우 레벨로 되면 트랜스미션 게이트(160)가 턴 온되어 래치(140)에 저장되어 있는 신호가 래치(170)로 출력되는 것이다.

결과적으로 소정의 지연 시간을 갖는 지연 회로를 통하여 신호의 입력을 일정 시간동안 지연시킨 다음 래치에 저장된 신호의 출력이 이루어지도록 하고, 또 이와 같은 내부 클럭 신호(INCLK)의 입출력 타이밍이 메인 클럭 신호(CLK)에 동기되어 이루어지도록 함으로써 내부 클럭 신호(INCLK)와 메인 클럭 신호(CLK)의 위상을 일치시키는 것이다.

따라서 본 발명은 소정의 지연 시간을 갖는 지연 회로를 통하여 메인 클럭 신호 및 내부 클럭 신호의 입력 타이밍을 조절하고, 메인 클럭 신호를 통하여 내부 클럭 신호의 출력 타이밍을 제어함으로써 내부 클럭 신호와 메인 클럭 신호의 위상을 일치시켜서 출력하는 효과가 있다.

Claims (7)

1. 메인 클럭 신호와 내부 클럭 신호의 위상을 일치시켜서 출력하는 클럭 위상 검출 회로에 있어서, 상기 메인 클럭 신호를 입력으로 받아 소정 시간 동안 지연시킨 다음 출력하는 제1지연 수단과; 상기 메인 클럭 신호를 입력으로 받아 소정 시간 동안 지연시킨 다음 입력된 메인 클럭 신호를 반전시켜 출력하는 제2지연 수단과; 상기 내부 클럭 신호를 입력으로 받아 소정 시간 동안 지연시킨 다음 출력하는 제3지연 수단과; 상기 제1지연 수단 또는 상기 제2지연 수단에서 출력되는 신호에 따라 온·오프 동작하여 상기 제3지연 수단에서 출력되는 상기 내부 클럭 신호의 전달을 제어하는 제1전송 수단과; 상기 제1전송 수단을 통해 전송된 내부 클럭 신호가 입력되어 저장되고, 또 저장된 신호가 출력되는 신호 저장 수단과; 상기 제1지연 수단 또는 상기 제2지연 수단에서 출력되는 신호에 따라 온·오프 동작하여 상기 신호 저장 수단에서 출력되는 내부 클럭 신호의 전달을 제어하는 제2전송 수단을 포함하는 것이 특징인 클럭 위상 검출 회로.
2. 제1항에 있어서, 상기 제1지연 수단 또는 상기 제3지연 수단이 소정의 지연 시간을 갖는 짝수개의 인버터가 직렬 연결되어 이루어지는 것이 특징인 클럭 위상 검출 회로.
3. 제1항에 있어서, 상기 제3지연 수단이 소정의 지연 시간을 갖는 홀수개의 인버터가 직렬 연결되어 이루어지는 것이 특징인 클럭 위상 검출 회로.
4. 제1항에 있어서, 상기 제1전송 수단은, 제1엔모스 트랜지스터와 제1피모스 트랜지스터의 각각의 드레인과 소스가 상호 연결되어, 상기 제1엔모스 트랜지스터의 게이트에는 상기 제1지연 수단에서 출력되는 신호가 입력되고, 상기 제1피모스 트랜지스터의 게이트에는 상기 제2지연 수단에서 출력되는 신호가 입력되는 것이 특징인 클럭 위상 검출 회로.
5. 제1항에 있어서, 상기 신호 저장 수단은, 상기 제1전송 수단을 통하여 전송된 신호가 입력되는 제1인버터와; 상기 제1인버터의 출력 신호를 입력으로 받아 이를 반전 시켜서 상기 제1인버터의 입력단으로 출력하는 제2인버터를 포함하는 것이 특징인 클럭 위상 검출 회로.
6. 제1항에 있어서, 상기 제2전송 수단은, 제2엔모스 트랜지스터와 제2피모스 트랜지스터의 각각의 드레인과 소스가 상호 연결되어, 상기 제2엔모스 트랜지스터의 게이트에는 상기 제2지연 수단에서 출력되는 신호가 입력되고, 상기 제2피모스 트랜지스터의 게이트에는 상기 제1지연 수단에서 출력되는 신호가 입력되는 것이 특징인 클럭 위상 검출 회로.
7. 제1항에 있어서, 상기 제1지연 수단과 상기 제2지연 수단 및 상기 제3지연 수단이 갖는 각각의 지연 시간이 모두 동일한 것이 특징인 클럭 위상 검출 회로.

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