KR19990023134U - D flip-flop circuit - Google Patents

Abstract

본 고안은 디 플립플롭에 관한 것으로, 데이타 입력단자와; 데이타 출력단자와; 데이타가 입력되며, 입력된 데이타가 다음 데이타가 입력될 때까지 저장되는 제 1 래치와; 상기 데이타 입력단과 상기 제 1 래치의 입력단 사이에 연결되고, 소정의 제어 신호에 의해 온·오프되어 상기 데이타의 입력을 제어하는 제 1 스위칭 소자와; 상기 제 1 래치의 출력단에 연결되고, 상기 제어 신호에 의해 온·오프되고, 온·오프 동작이 상기 제 1 스위칭 소자와 상보로 이루어지는 제 2 스위칭 소자와; 출력단을 갖고, 상기 제 2 스위칭 소자를 통하여 전달되는 데이타를 입력받아 다음 데이타가 입력될 때까지 저장하며, 다음 데이타가 입력되면 저장하고 있는 데이타를 출력단으로 출력하는 제 2 래치와; 상기 제 2 래치의 출력단과 상기 데이타 출력단 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 1 스위칭 소자와 동일하게 이루어지는 제 3 스위칭 소자와; 상기 제 1 래치의 입력단과 상기 데이타 출력단자 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 2 스위칭 소자와 동일하게 이루어지는 제 4 스위칭 소자를 포함하여 이루어져서, 입력된 데이타이 직접 출력경로를 마련하여 데이타의 출력동작이 빠른 속도로 이루어지는 효과가 있다.The present invention relates to a de-flop, comprising: a data input terminal; A data output terminal; A first latch into which data is input, the input data being stored until the next data is input; A first switching element connected between the data input end and the input end of the first latch and turned on / off by a predetermined control signal to control the input of the data; A second switching element connected to the output terminal of the first latch, turned on / off by the control signal, and having an on / off operation complementary with the first switching element; A second latch having an output terminal, receiving data transmitted through the second switching element, storing the data until the next data is input, and outputting the stored data to the output terminal when the next data is input; A third switching element connected between an output end of the second latch and the data output end and turned on / off by the control signal, the on / off operation being the same as that of the first switching element; A fourth switching element connected between an input terminal of the first latch and the data output terminal, turned on and off by the control signal, and having an on / off operation identical to that of the second switching element; Since the data is directly provided with an output path, the data output operation is performed at a high speed.

Description

디 플립플롭 회로D flip-flop circuit

본 고안은 디 플립플롭 회로에 관한 것으로, 특히 출력단의 래치에 의한 데이타 출력시의 시간지연 요소를 제거하여 빠른 데이타 출력속도를 구현한 플립플롭 회로에 관한 것이다.The present invention relates to a de-flip-flop circuit, and more particularly, to a flip-flop circuit that realizes a high data output speed by eliminating a time delay element during data output by a latch of an output terminal.

디 플립플롭은 데이타 저장수단인 레지스터의 한 종류로서, 디지탈 논리회로에서 매우 유용하게 사용되는 회로이다. 디 플립플롭은 데이타 입력단자와 클럭 입력단자, 데이타 출력단자를 갖는다. 데이타의 입력과 출력은 클럭신호에 동기되어 이루어지는데, 클럭신호의 상승 모서리에서 동작하는 것과 클럭신호의 하강 모서리에서 동작하는 것이 있다. 클럭신호의 상승 모서리에서 동작하는 디 플립플롭인 경우, 클럭신호의 상승 모서리에서 기 저장되어 있던 데이타가 출력단으로 출력됨과 동시에 입력단으로는 새로운 데이타가 입력되어 저장된다. 이와 같이 입력과 출력이 거의 동시에 이루어지기 위해서는 디 플립플롭 안에 두 개의 기억장소를 가지고 있어야 한다. 즉 입력된 데이타를 저장하기 위한 기억장소와 출력되는 데이타의 논리값을 유지하기 위한 또 다른 기억장소가 필요한 것이다.De-flip flop is a kind of register that is a data storage means, and is a circuit very useful in digital logic circuits. The flip-flop has a data input terminal, a clock input terminal, and a data output terminal. Data input and output are synchronized with the clock signal, which operates at the rising edge of the clock signal and at the falling edge of the clock signal. In the case of the flip-flop that operates at the rising edge of the clock signal, the data previously stored at the rising edge of the clock signal is output to the output terminal and new data is input and stored at the input terminal. In order for input and output to be nearly simultaneous, two flip-flops must be present. That is, a storage location for storing the input data and another storage location for maintaining the logical value of the output data are required.

도 1은 이와 같은 종래의 디 플립플롭을 나타낸 회로도인데, 두 개의 인버터로 구성된 래치(기억 장소)가 모두 두 개 구비되어 있는 것을 알 수 있다. 래치를 살펴보면, 먼저 인버터(INV1)의 출력신호가 또 다른 인버터(INV2)에 입력되고, 인버터(INV2)의 출력신호가 다시 인버터(INV1)에 입력되어 루프를 형성한다. 이와 같은 인버터(INV1)에 논리값 1의 신호가 입력되면 인버터(INV2)에는 논리값 0의 신호가 입력되고, 인버터(INV2)의 출력신호는 논리값 1로 되어 최초에 인버터(INV1)에 입력되었던 데이타와 동일한 논리값으로 되는 것을 알 수 있다. 이와 같은 루프가 계속되는 도중에 인버터(INV1)에 논리값 0의 신호가 입력되면 인버터(INV2)에는 논리값 1의 신호가 입력되며, 인버터(INV2)에서는 논리값 0의 신호가 출력되어 인버터(INV1)의 입력신호를 논리값 0으로 붙잡아둔다. 즉 다음 데이타가 입력될 때까지 이미 입력되어 있는 데이타의 논리값을 계속 유지한다. 이와 같은 동작은 인버터(INV3)(INV4)로 구성된 또 다른 래치의 경우에도 마찬가지이다.FIG. 1 is a circuit diagram illustrating such a conventional flip-flop, and it can be seen that two latches (memory locations) including two inverters are provided. Looking at the latch, first, the output signal of the inverter INV1 is input to another inverter INV2, and the output signal of the inverter INV2 is again input to the inverter INV1 to form a loop. When the signal of logic value 1 is input to the inverter INV1, the signal of logic value 0 is input to the inverter INV2, and the output signal of the inverter INV2 becomes the logic value 1 and is initially input to the inverter INV1. It can be seen that it is the same logical value as the data. If a signal of logic value 0 is input to inverter INV1 while such a loop continues, a signal of logic value 1 is input to inverter INV2, and a signal of logic value 0 is output from inverter INV2 to inverter INV1. Hold the input signal of to logic value 0. That is, it maintains the logical value of the data already input until the next data is input. This operation is the same in the case of another latch composed of inverters INV3 and INV4.

각 래치의 입력단에는 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)로 구현한 스위치가 각각 연결되어 있다. 피모스 트랜지스터(Q1)는 최초의 데이타 입력단(D)과 인버터(INV1)의 입력단 사이를 스위칭하고, 엔모스 트랜지스터(Q2)는 인버터(INV1)의 출력단과 인버터(INV3)의 입력단 사이를 스위칭한다. 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)는 클럭신호(CLK)에 의해 온·오프되기 때문에 서로 상보 동작하는 것을 알 수 있다. 즉, 피모스 트랜지스터(Q1)가 턴 온되면 엔모스 트랜지스터(Q2)가 턴 오프되고, 피모스 트랜지스터(Q1)가 턴 오프되면 엔모스 트랜지스터(Q2)가 턴 온되는 것이다.The switch implemented by the PMOS transistor Q1 and the NMOS transistor Q2 is connected to the input terminal of each latch, respectively. PMOS transistor Q1 switches between the first data input terminal D and the input terminal of inverter INV1, and NMOS transistor Q2 switches between the output terminal of inverter INV1 and the input terminal of inverter INV3. . Since the PMOS transistor Q1 and the NMOS transistor Q2 are turned on and off by the clock signal CLK, it can be seen that the PMOS transistor Q1 and the NMOS transistor Q2 operate together with each other. That is, when the PMOS transistor Q1 is turned on, the NMOS transistor Q2 is turned off, and when the PMOS transistor Q1 is turned off, the NMOS transistor Q2 is turned on.

이와 같은 종래의 디 플립플롭에 논리값 1의 데이타(D)가 입력되는 상태에서 클럭신호(CLK)가 로우 레벨이면 피모스 트랜지스터(Q1)가 턴 온된다. 따라서 논리값 1의 데이타(D)는 인버터(INV1)에 입력되며, 그 출력신호의 논리값은 0이 된다. 이때 엔모스 트랜지스터(Q2)는 턴 오프되어 있기 때문에 인버터(INV1)에서 출력되는 논리값 0의 신호는 또 다른 래치의 인버터(INV3)에 입력되지 않는다. 이 상태에서 클럭신호(CLK)가 하이 레벨로 천이하면 피모스 트랜지스터(Q1)는 턴 오프되어 인버터(INV1)에 새로운 데이타가 입력되지 않도록 한다. 엔모스 트랜지스터(Q2)는 턴 온되어 인버터(INV1)에서 출력되는 논리값 0의 신호가 인버터(INV3)에 입력되도록 한다. 인버터(INV3)에 입력된 논리값 0의 신호는 실제로 논리값 1로 반전되어 출력되기 때문에 인버터(INV3)(INV4)로 구성된 래치에는 논리값 1의 신호가 저장되어 있는 것과 같다.The PMOS transistor Q1 is turned on when the clock signal CLK is at a low level while the data D having the logic value 1 is input to the conventional flip-flop. Therefore, data D of logic value 1 is input to inverter INV1, and the logic value of the output signal becomes zero. At this time, since the NMOS transistor Q2 is turned off, the signal of the logic value 0 output from the inverter INV1 is not input to the inverter INV3 of another latch. In this state, when the clock signal CLK transitions to a high level, the PMOS transistor Q1 is turned off so that new data is not input to the inverter INV1. The NMOS transistor Q2 is turned on so that a signal having a logic value 0 output from the inverter INV1 is input to the inverter INV3. Since the signal of the logic value 0 input to the inverter INV3 is actually inverted and outputted to the logic value 1, the signal of the logic value 1 is stored in the latch composed of the inverters INV3 (INV4).

이 상태에서 클럭신호(CLK)가 다시 로우 레벨로 되면 엔모스 트랜지스터(Q2)는 턴 오프되어 인버터(INV3)에 새로운 신호가 입력되지 않도록 한다(데이타를 유지하는 것이다). 이때 피모스 트랜지스터(Q1)가 턴 온되어 인버터(INV1)에는 새로운 데이타가 입력되어 저장되는 것이다.In this state, when the clock signal CLK becomes low again, the NMOS transistor Q2 is turned off so that a new signal is not input to the inverter INV3 (data is maintained). At this time, the PMOS transistor Q1 is turned on, and new data is input and stored in the inverter INV1.

그러나 이와 같은 종래의 디 플립플롭은 입력 데이타(D)가 출력 데이타(Q)로서 출력되기까지 두 개의 인버터(INV1)(INV3)를 통과해야 한다. 따라서 각각의 인버터(INV1)(INV3)에서 발생하는 시간지연 때문에 데이타의 출력속도가 느려지는 문제가 있다.However, such a conventional flip-flop has to pass through two inverters INV1 and INV3 until the input data D is output as the output data Q. Therefore, there is a problem in that the output speed of data becomes slow due to the time delay occurring in each of the inverters INV1 and INV3.

따라서 본 고안은 입력된 데이타이 직접 출력경로를 마련하여 데이타의 출력동작이 빠른 속도로 이루어지는 디 플립플롭을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a flip-flop in which input data directly provides an output path so that data output operation can be performed at a high speed.

도 1은 종래의 디 플립플롭을 나타낸 회로도.1 is a circuit diagram showing a conventional flip-flop.

도 2는 본 고안에 따른 디 플립플롭 회로를 나타낸 회로도.2 is a circuit diagram showing a de- flip-flop circuit according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

INV1∼INV4 : 인버터 Q1, Q4 : 피모스 트랜지스터INV1 to INV4: Inverter Q1 and Q4: PMOS transistor

Q2, Q3 : 엔모스 트랜지스터 D : 데이타Q2, Q3: NMOS transistor D: data

CLK : 클럭신호CLK: Clock Signal

이와 같은 목적의 본 고안은 데이타 입력단자와; 데이타 출력단자와; 데이타가 입력되며, 입력된 데이타가 다음 데이타가 입력될 때까지 저장되는 제 1 래치와; 상기 데이타 입력단과 상기 제 1 래치의 입력단 사이에 연결되고, 소정의 제어 신호에 의해 온·오프되어 상기 데이타의 입력을 제어하는 제 1 스위칭 소자와; 상기 제 1 래치의 출력단에 연결되고, 상기 제어 신호에 의해 온·오프되고, 온·오프 동작이 상기 제 1 스위칭 소자와 상보로 이루어지는 제 2 스위칭 소자와; 출력단을 갖고, 상기 제 2 스위칭 소자를 통하여 전달되는 데이타를 입력받아 다음 데이타가 입력될 때까지 저장하며, 다음 데이타가 입력되면 저장하고 있는 데이타를 출력단으로 출력하는 제 2 래치와; 상기 제 2 래치의 출력단과 상기 데이타 출력단 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 1 스위칭 소자와 동일하게 이루어지는 제 3 스위칭 소자와; 상기 제 1 래치의 입력단과 상기 데이타 출력단자 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 2 스위칭 소자와 동일하게 이루어지는 제 4 스위칭 소자를 포함하여 이루어진다.The present invention for this purpose is a data input terminal; A data output terminal; A first latch into which data is input, the input data being stored until the next data is input; A first switching element connected between the data input end and the input end of the first latch and turned on / off by a predetermined control signal to control the input of the data; A second switching element connected to the output terminal of the first latch, turned on / off by the control signal, and having an on / off operation complementary with the first switching element; A second latch having an output terminal, receiving data transmitted through the second switching element, storing the data until the next data is input, and outputting the stored data to the output terminal when the next data is input; A third switching element connected between an output end of the second latch and the data output end and turned on / off by the control signal, the on / off operation being the same as that of the first switching element; And a fourth switching element connected between an input terminal of the first latch and the data output terminal, turned on and off by the control signal, and having an on / off operation identical to that of the second switching element.

이와 같이 이루어진 본 고안의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 고안에 따른 디 플립플롭을 나타낸 회로도인데, 두 개의 인버터로 구성된 래치가 두 개 구비되어 있다. 인버터(INV1)(INV2)로 구성된 래치를 살펴보면, 인버터(INV1)의 출력신호가 또 다른 인버터(INV2)에 입력되고, 인버터(INV2)의 출력신호가 다시 인버터(INV1)에 입력되어 루프를 형성한다. 이와 같은 인버터(INV1)에 논리값 1의 신호가 입력되면 인버터(INV2)에는 논리값 0의 신호가 입력되고, 인버터(INV2)의 출력신호는 논리값 1로 되어 최초에 인버터(INV1)에 입력되었던 데이타와 동일한 논리값으로 된다. 이와 같은 루프가 계속되는 도중에 인버터(INV1)에 논리값 0의 신호가 입력되면 인버터(INV2)에는 논리값 1의 신호가 입력되며, 인버터(INV2)에서는 논리값 0의 신호가 출력되어 인버터(INV1)의 입력신호를 논리값 0으로 붙잡아둔다. 즉 다음 데이타가 입력될 때까지 이미 입력되어 있는 데이타의 논리값을 계속 유지한다. 이와 같은 동작은 인버터(INV3)(INV4)로 구성된 또 다른 래치의 경우에도 마찬가지이다.When explaining the preferred embodiment of the present invention made as described above with reference to FIG. Figure 2 is a circuit diagram showing a de-flip flop according to the present invention, it is provided with two latches consisting of two inverters. Looking at the latch composed of inverters INV1 and INV2, the output signal of the inverter INV1 is input to another inverter INV2, and the output signal of the inverter INV2 is again input to the inverter INV1 to form a loop. do. When the signal of logic value 1 is input to the inverter INV1, the signal of logic value 0 is input to the inverter INV2, and the output signal of the inverter INV2 becomes the logic value 1 and is initially input to the inverter INV1. It is the same logical value as the data. If a signal of logic value 0 is input to inverter INV1 while such a loop continues, a signal of logic value 1 is input to inverter INV2, and a signal of logic value 0 is output from inverter INV2 to inverter INV1. Hold the input signal of to logic value 0. That is, it maintains the logical value of the data already input until the next data is input. This operation is the same in the case of another latch composed of inverters INV3 and INV4.

각 래치의 입력단에는 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)로 구현한 스위치가 각각 연결되어 있다. 피모스 트랜지스터(Q1)는 최초의 데이타 입력단(D)과 인버터(INV1)의 입력단 사이를 스위칭하고, 엔모스 트랜지스터(Q2)는 인버터(INV1)의 출력단과 인버터(INV3)의 입력단 사이를 스위칭한다. 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)는 클럭신호(CLK)에 의해 온·오프되기 때문에 서로 상보동작한다. 즉, 피모스 트랜지스터(Q1)가 턴 온되면 엔모스 트랜지스터(Q2)가 턴 오프되고, 피모스 트랜지스터(Q1)가 턴 오프되면 엔모스 트랜지스터(Q2)가 턴 온되는 것이다. 인버터(INV3)의 출력단에는 또 다른 피모스 트랜지스터(Q4)가 연결되어 있으며, 인버터(INV1)의 입력단과 출력단자(Q) 사이에는 엔모스 트랜지스터(Q3)가 연결되어 있다. 이 피모스 트랜지스터(Q4)와 엔모스 트랜지스터(Q3) 역시 클럭신호(CLK)에 의해 온·오프된다.The switch implemented by the PMOS transistor Q1 and the NMOS transistor Q2 is connected to the input terminal of each latch, respectively. PMOS transistor Q1 switches between the first data input terminal D and the input terminal of inverter INV1, and NMOS transistor Q2 switches between the output terminal of inverter INV1 and the input terminal of inverter INV3. . Since the PMOS transistor Q1 and the NMOS transistor Q2 are turned on and off by the clock signal CLK, they complement each other. That is, when the PMOS transistor Q1 is turned on, the NMOS transistor Q2 is turned off, and when the PMOS transistor Q1 is turned off, the NMOS transistor Q2 is turned on. Another PMOS transistor Q4 is connected to the output terminal of the inverter INV3, and the NMOS transistor Q3 is connected between the input terminal and the output terminal Q of the inverter INV1. The PMOS transistor Q4 and the NMOS transistor Q3 are also turned on and off by the clock signal CLK.

이와 같은 본 고안에 따른 디 플립플롭의 전체적인 동작을 살펴보면 다음과 같다. 먼저 입력단자(D)에 논리값 1의 데이타가 입력되어 있고 클럭신호(CLK)가 로우 레벨인 상태에서는 피모스 트랜지스터(Q1)가 턴 온되어 입력단자(D)의 논리값 1의 데이타가 인버터(INV1)에 입력된다. 이때 엔모스 트랜지스터(Q2)(Q3)는 모두 턴 오프된 상태이어서 논리값 1의 데이타(D)는 출력 데이타(Q)의 논리값에 영향을 주지 못한다.Looking at the overall operation of the flip-flop according to the present invention as follows. First, when data of logic value 1 is input to the input terminal D and the clock signal CLK is at a low level, the PMOS transistor Q1 is turned on so that the data of logic value 1 of the input terminal D is converted into an inverter. It is input to (INV1). At this time, since the NMOS transistors Q2 and Q3 are all turned off, the data D of the logic value 1 does not affect the logic value of the output data Q.

이 상태에서 클럭신호(CLK)가 하이 레벨로 천이하면 엔모스 트랜지스터(Q2)가 턴 온되어 인버터(INV1)에서 출력되는 논리값 0의 신호가 인버터(INV3)에 입력된다. 따라서 인버터(INV3)의 출력신호의 논리값이 1로 되지만 피모스 트랜지스터(Q4)는 하이 레벨의 클럭신호(CLK)에 의해 턴 오프되었기 인버터(INV3)의 출력신호는 출력 데이타(D)에 영향을 주지 못한다. 그러나 인버터(INV1)의 입력단과 출력단자(Q) 사이에 연결되어 있는 엔모스 트랜지스터(Q3)가 하이 레벨의 클럭신호(CLK)에 의해 턴 온되었기 때문에 인버터(INV1)에 입력되는 논리값 1의 데이타(D)가 출력 데이타(Q)로서 직접 출력된다. 이와 같이 입력 데이타(D)가 엔모스 트랜지스터(Q3)를 통하여 직접 출력됨으로써 인버터(INV3)를 경유할 때 발생하는 시간지연에 따른 동작속도의 둔화를 방지할수 있는 것이다. 이 상태에서 클럭신호(CLK)가 다시 로우 레벨로 천이하면 두 개의 엔모스 트랜지스터(Q2)(Q3)가 턴 오프되어 각 래치 사이에는 신호의 전달이 이루어지지 않게 되고, 피모스 트랜지스터(Q1)(Q4)는 턴 온되어 인버터(INV1)에는 새로운 데이타가 입력되고, 출력단자(Q)로는 인버터(INV3)(INV4)에 의한 논리값 1의 데이타의 출력이 지속된다.In this state, when the clock signal CLK transitions to the high level, the NMOS transistor Q2 is turned on so that a signal of logic value 0 output from the inverter INV1 is input to the inverter INV3. Therefore, the logic value of the output signal of the inverter INV3 becomes 1, but the PMOS transistor Q4 is turned off by the high level clock signal CLK. The output signal of the inverter INV3 affects the output data D. Does not give. However, since the NMOS transistor Q3 connected between the input terminal and the output terminal Q of the inverter INV1 is turned on by the high level clock signal CLK, the logic value 1 input to the inverter INV1 may be reduced. The data D is output directly as output data Q. As described above, since the input data D is directly output through the NMOS transistor Q3, the operation speed due to time delay occurring when passing through the inverter INV3 can be prevented. In this state, when the clock signal CLK transitions back to the low level, the two NMOS transistors Q2 and Q3 are turned off so that no signal is transferred between the latches, and the PMOS transistor Q1 ( Q4) is turned on, and new data is input to inverter INV1, and output of data of logic value 1 by inverter INV3 (INV4) is continued to output terminal Q.

따라서 본 고안은 입력된 데이타이 직접 출력경로를 마련하여 데이타의 출력동작이 빠른 속도로 이루어지는 효과가 있다.Therefore, the present invention has the effect that the input data directly provides an output path, so that the data output operation is performed at a high speed.

Claims (4)

디 플립플롭 회로에 있어서,In the flip-flop circuit, 데이타 입력단자와;A data input terminal; 데이타 출력단자와;A data output terminal; 데이타가 입력되며, 입력된 데이타가 다음 데이타가 입력될 때까지 저장되는 제 1 래치와;A first latch into which data is input, the input data being stored until the next data is input; 상기 데이타 입력단과 상기 제 1 래치의 입력단 사이에 연결되고, 소정의 제어 신호에 의해 온·오프되어 상기 데이타의 입력을 제어하는 제 1 스위칭 소자와;A first switching element connected between the data input end and the input end of the first latch and turned on / off by a predetermined control signal to control the input of the data; 상기 제 1 래치의 출력단에 연결되고, 상기 제어 신호에 의해 온·오프되고, 온·오프 동작이 상기 제 1 스위칭 소자와 상보로 이루어지는 제 2 스위칭 소자와;A second switching element connected to the output terminal of the first latch, turned on / off by the control signal, and having an on / off operation complementary with the first switching element; 출력단을 갖고, 상기 제 2 스위칭 소자를 통하여 전달되는 데이타를 입력받아 다음 데이타가 입력될 때까지 저장하며, 다음 데이타가 입력되면 저장하고 있는 데이타를 출력단으로 출력하는 제 2 래치와;A second latch having an output terminal, receiving data transmitted through the second switching element, storing the data until the next data is input, and outputting the stored data to the output terminal when the next data is input; 상기 제 2 래치의 출력단과 상기 데이타 출력단 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 1 스위칭 소자와 동일하게 이루어지는 제 3 스위칭 소자와;A third switching element connected between an output end of the second latch and the data output end and turned on / off by the control signal, the on / off operation being the same as that of the first switching element; 상기 제 1 래치의 입력단과 상기 데이타 출력단자 사이에 연결되고, 상기 제어 신호에 의해 온·오프되며, 온·오프 동작이 상기 제 2 스위칭 소자와 동일하게 이루어지는 제 4 스위칭 소자를 포함하는 디 플립플롭 회로.A de- flip-flop connected between an input terminal of the first latch and the data output terminal, the fourth switching element being turned on and off by the control signal, and having an on / off operation identical to that of the second switching element; Circuit. 청구항 1에 있어서 상기 제어신호가 소정의 펄스폭을 갖는 클럭신호인 것이 특징인 디 플립플롭 회로.2. The flip-flop circuit according to claim 1, wherein the control signal is a clock signal having a predetermined pulse width. 청구항 1에 있어서, 상기 제 1 스위칭 소자와 상기 제 4 스위칭 소자가 피모스 트랜지스터이고, 상기 제 2 스위칭 소자와 상기 제 3 스위칭 소자가 엔모스 트랜지스터인 것이 특징인 디 플립플롭 회로.2. The flip-flop circuit according to claim 1, wherein the first switching element and the fourth switching element are PMOS transistors, and the second switching element and the third switching element are NMOS transistors. 청구항 1에 있어서, 상기 제 1 스위칭 소자와 상기 제 4 스위칭 소자가 엔모스 트랜지스터이고, 상기 제 2 스위칭 소자와 상기 제 3 스위칭 소자가 피모스 트랜지스터인 것이 특징인 디 플립플롭 회로.The de-flip circuit according to claim 1, wherein the first switching element and the fourth switching element are NMOS transistors, and the second switching element and the third switching element are PMOS transistors.