KR19990014079A - 원치 않는 전류를 감소시키는 반도체 집적회로 - Google Patents

원치 않는 전류를 감소시키는 반도체 집적회로 Download PDF

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KR19990014079A
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Abstract

퓨즈 소자 또는 주변 회로영역을 통하여 흐르는 전류가 감소되는 퓨즈 소자를 사용하는 반도체 집적회로가 제공된다. 상기 퓨즈 소자는 상기 퓨즈 소자를 통하여 직접적으로 흐르는 전류를 감소시키도록 두 개의 MOSFET 로 구성되는 인버터에 삽입된다. 퓨즈가 절단되었는지 여부를 판단하기 위하여 후단에 플립플롭 회로가 제공된다. 상기 플립플롭 회로는 주변 회로영역으로 흐르는 전류를 감소시키도록 내부 지연회로를 사용하여 발생된 타이밍 데이터에 따라 동작할 수 있다.

Description

원치 않는 전류를 감소시키는 반도체 집적회로
본 발명은 반도체 집적회로에 관한 것으로, 특히 퓨즈 소자를 구비하는 반도체 집적회로에 관한 것이다.
종래의 용장회로 (redundancy circuit) 는 공지되어 있는데, 여기에서 수율을 향상시키기 위하여 RAM 등에 관하여 용장 셀 또는 여분의 셀이 미리 형성되어 있다. 이러한 회로에서, 정규의 RAM 셀에 결함이 발견되면, 이러한 표준 이하의 셀은 관련된 퓨즈를 절단함으로써 분리되고 상기 여분의 셀로 대체된다.
퓨즈의 절단이나 비절단은 신호의 하이/로우 (High/Low) 상태나 고 임피던스 상태를 이용하여 내부적으로 나타내어진다. 하이/로우 상태는 내부 논리를 이용하여 쉽게 나타내어질 수 있다. 그러나, 고 임피던스 상태의 판정은 회로내에서는 어렵다. 그러므로, 종래에 회로에서, 퓨즈 소자는 전류가 인가되는 저항 소자로서 간주되며, 발생된 전위차에 따라 퓨즈의 비절단 필요성이 판정된다.
도 5 는 종래의 용장회로의 예를 도시하는 회로도이다 (일본 특개평 4-342919 의 도 4 참조). 이 도면에서, VDD 및 GND 레벨 사이에 퓨즈 소자 (1) 및 저항 소자 (2) 가 직렬 접속으로 삽입되어 있다. 직렬 접속인 한 노드 (node) 에 인버터 (inverter) 소자 (3) 의 입력 및 NMOS 소자 (4) 의 드레인이 접속된다. 또한, 상기 인버터 소자 (3) 의 출력은 퓨즈 검출 출력 (5) 및 상기 NMOS 소자 (4) 의 게이트에 접속되며, 상기 NMOS 소자 (4) 의 소오스는 GND 에 접속된다.
상기한 구성을 갖는 종래의 용장회로의 동작이 이하에서 설명된다. 저항 소자 (2) 의 저항보다 충분히 작도록 퓨즈 소자 (1) 의 저항 (값) 을 설계함으로써, 퓨즈 소자 (1) 가 절단되지 않는 동안 로우 신호가 출력되는 인버터 (3) 에 하이 신호가 입력된다. 따라서, 로우 신호가 퓨즈 검출 출력 (5) 으로서 출력된다. 퓨즈 소자 (1) 의 저항 (Rf), 저항 소자 (2) 의 저항 (R), 전원전압 (Vdd), 및 인버터 (3) 의 임계전압 (Vt) 으로 인하여 저항비 (즉, Rf/R) 는 다음과 같은 기준을 갖는다.
Rf/R Vt/(Vdd-Vt)
한편, 퓨즈 소자 (1) 가 절단되어 있는 동안, 로우 신호가 저항 소자 (2) 를 통하여 인버터 (3) 로 입력되고 따라서 하이 신호가 인버터 (3) 로부터 출력된다. 그러므로, 하이 레벨이 NMOS 소자 (4) 의 게이트에 입력되고 상기 소자 (4) 는 도통하게 되며, 따라서 인버터 (3) 의 입력 레벨이 로우 로 된다. 따라서, 하이 신호가 인버터 (3) 로부터의 출력인 퓨즈 검출 출력 (5) 으로서 출력된다. 즉, 퓨즈 검출 출력 (5) 으로서 퓨즈 소자 (1) 가 절단되지 않은 동안에는 로우 레벨이 출력되고, 퓨즈 소자 (1) 가 절단되어 있는 동안에는 하이 레벨이 출력된다.
도 6 은 상기 제 1 예에 관한 향상된 회로로서 종래의 용장회로의 제 2 예를 도시하는 회로도이다 (일본 특개평 4-342919 의 도 1 참조). 이 도면에서, 퓨즈 소자 (7) 는 VDD 단자와 접속되고, NMOS 소자 (8) 의 드레인은 퓨즈 소자 (7) 의 타단과 접속된다. NMOS 소자 (8) 의 소오스는 GND 에 접속되는 한편, 이 소자의 게이트는 입력단자 (6) 에 접속된다. 또한, 인버터 소자 (9) 의 입력 및 NMOS 소자 (10) 의 드레인이 NMOS 소자 (8) 의 드레인에 접속된다. 상기 인버터 소자 (9) 의 출력은 퓨즈 검출 출력 (11) 및 상기 NMOS 소자 (10) 의 게이트와 접속되며, NMOS 소자 (10) 의 소오스는 GND 에 접속된다.
상기 설명된 제 2 종래의 예의 구조를 이용한 동작이 도 7 의 타이밍챠트를 참조하여 설명될 것이다. 퓨즈 소자 (7) 가 절단되어 있지 않고 입력단자 (6) 가 초기 페이즈 (phase) 에서 로우 레벨을 갖는 동안, NMOS 소자 (8) 는 도통되지 않으며 하이 레벨이 퓨즈 소자 (7) 를 통하여 인버터 (9) 로 입력되고 로우 신호가 인버터로부터 출력된다. 그러므로, 로우 신호가 퓨즈 검출 출력 (11) 으로서 출력된다. 퓨즈 소자 (7) 의 저항이 도통 상태인 NMOS 소자 (8) 의 소오스 및 드레인 사이의 저항 보다 충분히 작도록 설계된다면, 입력단자 (6) 가 하이 레벨인 동안 하이 신호가 인버터 (9) 에 입력된다. 그로므로, 로우 신호가 인버터 (9) 로부터 출력되고 로우 신호가 퓨즈 검출 출력 (11) 으로서 출력된다.
예를 들어, 퓨즈 소자 (7) 의 저항 (Rf), 도전성 NMOS 소자 (8) 의 저항 및 또다른 저항 (NMOS 소자가 원하는 양의 저항을 얻기가 일반적으로 어렵기 때문에 직렬고 삽입된) 의 직렬 총저항 (R), 전원전압 (Vdd) 및 인버터 소자 (9) 의 임계전압 (Vt) 로 인하여 저항비 (즉, Rf/R) 는 다음과 같은 기준을 갖는다.
Rf/R Vt/(Vdd-Vt)
퓨즈 소자 (7) 가 절단되어 있고 입력단자 (6) 가 초기 페이즈에서 로우 레벨을 갖는 동안, NMOS 소자 (8) 는 도통되지 않고 인버터 소자 (9) 의 입력은 무한대가 되며 이 때에 퓨즈 검출 출력 (11) 은 그 초기 상태가 된다. 한편, 입력단자 (6) 가 하이 레벨을 갖는 동안, NMOS 소자는 도통되고 로우 신호가 하이 신호를 출력하는 인버터 소자 (9) 에 입력된다. 또한, 하이 신호가 NMOS 소자 (10) 의 게이트에 입력되고 이 소자 (10) 는 도통되며 인버터 (9) 의 입력은 로우 가 된다. 그러므로, 퓨즈 검출 출력 (11) 으로서, 하이 레벨이 출력되는데, 이 출력은 인버터 소자 (9) 의 출력이다.
입력단자 (6) 가 하이 레벨로부터 로우 레벨로 변하고 NMOS 소자 (8) 가 도통되지 않게 (즉, 오프 (off) 상태) 된 후에도, 입력단자 (6) 에서의 하이 상태의 데이터가 인버터 (9) 및 NMOS 소자 (10) 를 통하여 유지되고, 하이 신호가 퓨즈 검출 출력 (11) 으로서 출력된다. 즉, 퓨즈 (7) 가 하이 상태인 입력단자 (6) 와 절단된 후에, 입력단자의 상태에 관계없이, 퓨즈 소자 (7) 가 절단되지 않은 동안 로우 신호가 퓨즈 검출 출력 (11) 으로서 출력되고, 퓨즈 소자 (7) 가 절단된 동안 하이 신호가 퓨즈 검출 출력 (11) 으로서 출력된다.
다음으로, 도 8 은 상기 예에 관한 향상된 회로로서 제 3 예 (일본 특개평 7-14924 의 도 1 참조) 를 도시하는 회로도이다. 이 도면에서, PMOS 소자 (13) 및 NMOS 소자 (14) 가 상보적 형태로 서로 접속되어 인버터 (23) 를 구현한다. 퓨즈 소자 (15) 는 NMOS 소자 (14) 의 소오스 및 GND 사이에 삽입된다. 이와 유사하게, PMOS 소자 (18) 및 NMOS 소자 (17) 가 상보적으로 접속되어 인버터 (24) 를 구현한다. 퓨즈 소자 (16) 는 NMOS 소자 (17) 의 소오스 및 VDD 사이에 삽입되어 있다. 인버터 (23, 24) 의 입력은 입력단자 (12) 에 접속되고, 인버터 (23) 의 출력에는 인버터 (19) 의 입력 및 인버터 (20) 의 출력이 접속된다. 또한, 인버터 (24) 의 출력에는 인버터 (20) 의 입력, 인버터 (19) 의 출력 및 퓨즈 검출 출력 (21) 이 접속된다.
도 9 의 타이밍챠트를 참조하여 상기 제 3 종래의 예의 전술한 구조를 이용하는 동작이 설명된다. 퓨즈 소자 (15, 16) 가 절단되지 않고 입력단자 (12) 가 초기 페이즈로 로우 레벨을 갖는 동안, 인버터 (23) 는 하이 신호를 출력하고 인버터 (24) 는 로우 신호를 출력한다. 그러므로, 하이 신호는 로우 신호를 출력하는 인버터 (19) 에 입력되는 한편, 상기 로우 신호는 하이 신호를 출력하는 인버터 (20) 에 입력된다. 퓨즈 검출 출력 (21) 은 따라서 로우 가 된다. 전술한 입력단자 (12) 가 하이 레벨을 갖는 동안, 인버터 (23) 는 로우 신호를 출력하고 인버터 (24) 는 하이 신호를 출력한다. 로우 신호는 하이 신호를 출력하는 인버터 (19) 에 입력되는 한편, 전술한 하이 신호는 로우 신호를 출력하는 인버터 (20) 에 입력된다. 퓨즈 검출 출력 (21) 은 따라서 하이 가 된다.
퓨즈 소자 (15, 16) 가 절단되어 있고 입력단자 (12) 가 초기 페이즈로 로우 레벨을 갖는 동안, PMOS 소자 (13, 18) 는 도통되는 한편, NMOS 소자 (14, 17) 는 도통되지 않는다. 그러므로, 하이 신호가 로우 신호를 출력하는 인버터 (19) 에 입력되는 한편, 로우 신호는 하이 신호를 출력하는 인버터 (20) 에 입력된다. 퓨즈 검출 출력 (21) 은 따라서 로우 가 된다. 전술한 입력단자 (12) 가 하이 레벨을 갖는 동안, PMOS 소자 (13, 18) 는 도통되지 않는 한편, NMOS 소자 (14, 17) 는 도통된다.
그러나, 퓨즈 소자 (15) 가 절단되어 있으므로, 전술한 NMOS 소자 (14) 의 드레인은 로우 가 되지 않는다. 이와 유사하게, 퓨즈 소자 (16) 가 절단되어 있으므로, 전술한 NMOS 소자 (17) 의 드레인은 하이 가 되지 않는다. 그러므로, 입력단자 (12) 는 인버터 소자 (19, 20) 를 경유하여 로우 레벨을 유지하며, 퓨즈 검출 출력 (21) 은 따라서 로우 레벨이다. 즉, 입력단자 (12) 의 하이 상태에서, 퓨즈 소자 (15, 16) 가 절단되어 있지 않는 동안 퓨즈 검출 출력 (21) 은 하이 가 되고, 퓨즈 소자 (15, 16) 가 절단되어 있는 동안에는 퓨즈 검출 출력 (21) 은 로우 가 된다.
도 5 에 도시된 바와 같이 제 1 종래의 예에서, 퓨즈 소자 (1) 의 저항 (Rf), 저항 소자 (2) 의 저항 (R), 및 전원전압 (Vdd) 으로 인하여, 퓨즈가 절단되어 있지 않다 하더라도, 고정 전류 (I) (= Vdd/(Rf+R)) 가 VDD → 퓨즈 소자 (1) → 저항 소자 (2) → GND 와 같은 경로를 통하여 VDD-GND 단자 사이에서 흐른다.
상기한 문제를 해결하기 위하여, 상기 제 2 종래의 예에서, 이러한 고정 전류는 외부로부터 입력된 신호를 이용하여 감소된다. 그러나, 퓨즈 소자 (7) 의 저항 (Rf), 직렬의 NMOS 소자 (8) 및 또다른 저항의 총저항 (R), 및 전원전압 (Vdd) 으로 인하여, 퓨즈가 절단되지 않고 하이 신호가 입력단자 (6) 에 공급되는 동안, NMOS 소자 (8) 는 도통되고 고정 전류 (I) (= Vdd/(Rf+R)) (제 1 종래의 예에서의 고정 전류와 유사함) 가 VDD → 퓨즈 소자 (7) → NMOS 소자 (8) → GND 와 같은 경로를 통하여 VDD-GND 단자 사이에서 흐른다.
상기한 문제점을 해결하고 고정 전류를 감소시키기 위하여, 제 3 종래의 예는 VDD-GND 단자 사이에 CMOS 구조를 갖는다. 그러나, 퓨즈가 절단되지 않은 상태에서 입력신호가 로우 에서 하이 로 변하거나 하이 에서 로우 로 변한다면, 인버터 (23, 20) 의 출력신호간의 불일치 및 인버터 (24, 19) 의 출력신호간의 불일치가 각각의 변화에 대하여 발생하고 각 불일치에 따른 전류가 회로에 흐른다.
제 2 종래의 예에 따른 전술한 문제점을 해결하기 위하여, 제 4 종래의 예에서 하이 상태 기간이 가능한 한 감소된 신호가 필요하다. 또한, 제 3 종래의 예에 따른 전술한 문제점을 해결하기 위하여, 제 4 종래의 예에서는 또한 레벨의 변화가 가능한 한 감소되는 신호가 필요하다. 이러한 신호가 외부로부터 공급되지 않으면, 내부에 신호 발생회로를 설치할 필요가 있으며, 따라서 원샷 (one-shot) 신호와 같이 전원을 인가할 때에 동작하는 신호가 입력신호로서 사용되어야 한다. 그러나, 원샷신호 발생회로의 설계에 있어서, 제조상의 분산 (dispersion), 전압 변동, 및 환경 변동이 고려되어야 한다. 또한, 이러한 발생회로가 큰 영역을 차지한다는 문제가 발생한다.
전술한 조건을 고려하여, 본 발명은 출력신호간의 불일치로 인하여 발생된 전류 및 고정 전류에 따른 전력 소비를 감소시키고 제한적이지 않은 입력신호를 사용하기 위한 반도체 집적회로를 제공하려는 목적을 가진다.
도 1 은 본 발명에 따른 제 1 실시예의 구조를 도시하는 일반적인 회로도.
도 2 는 제 1 실시예의 동작을 도시하는 타이밍챠트.
도 3 은 본 발명의 제 2 실시예로서 제 1 실시예에 포함된 플립플롭의 구조를 도시하는 회로도.
도 4 는 본 발명에 따른 제 3 실시예의 구조를 도시하는 회로도.
도 5 는 제 1 종래의 예를 도시하는 회로도.
도 6 은 제 2 종래의 예를 도시하는 회로도.
도 7 은 제 2 종래의 예의 동작을 도시하는 타이밍챠트.
도 8 은 제 3 종래의 예를 도시하는 회로도.
도 9 는 제 3 종래의 예의 동작을 도시하는 타이밍챠트.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 입력단자 31 : PMOS 소자
32 : NMOS 소자 33 : 퓨즈 소자
34 : 지연 회로 35 : 플립플롭 회로
36 : 퓨즈 검출 출력 52 : 인버터
그러므로, 본 발명은 입력신호에 대하여 출력된 출력신호를 이용하여 퓨즈 소자가 절단되어 있는지 여부를 판정하기 위한 퓨즈 회로로서 하나 이상의 퓨즈 소자가 삽입되어 있고 만일 퓨즈 소자가 절단되어 있지 않다면 출력신호가 입력신호에 대하여 반전되는 한편 만일 퓨즈 소자가 절단되어 있다면 출력신호의 레벨이 입력신호에 관계없이 전원 전압이나 접지 전압 레벨에 고정되는 퓨즈 회로; 입력이 상기 퓨즈 회로의 출력인 플립플롭 회로; 및 입력신호를 지연하기 위한 지연 회로를 구비하는 반도체 집적회로를 제공하는데, 여기에서 상기 지연 회로의 출력이 상기 플립플롭 회로의 클럭 입력이 되고 상기 퓨즈 소자가 접속되어 있는지 여부를 나타내는 정보가 상기 플립플롭 회로로부터 출력된다.
상기한 구조에서, 상기 플립플롭 회로는 반도체 집적회로에서 후위 소자로서 이용되며, 따라서 출력신호간의 어떠한 단락 부분도 회로에 존재하지 않는다. 그러므로, 회로내의 출력신호간의 불일치로 인한 전류를 억제할 수 있는데, 이러한 전류는 입력 데이터의 상태가 변하는 경우 발생된다.
퓨즈 회로는 제 1 도전성 MOSFET 및 제 2 도전성 MOSFET 를 구비하는 CMOS 인버터 회로를 구비할 수도 있으며, 상기 하나 이상의 퓨즈 소자가 상기 제 1 및 제 2 도전성 MOSFET 중 어느 하나의 소오스나 드레인 측에 삽입될 수도 있다.
이 경우에, 퓨즈 소자는 인버터에 삽입되고, MOSFET (예컨데, PMOS 및 NMOS 소자) 중의 하나는 도통상태가 되지 않는다. 이런 식으로, 퓨즈를 경유하는 고정 전류가 억제될 수 있다.
플립플롭 회로는 회로의 초기 단계 입력 소자로서 클럭화 인버터를 구비할 수도 있다.
반도체 집적회로는 하이 레벨을 용량적으로 유지할 수 있는 소정의 기간을 갖도록 입력신호의 폭을 조절하기 위한 신호폭 조절회로를 더 구비할 수도 있다.
결과적으로, 고정 전류 및 출력신호간의 불일치로 인한 전류가 억제될 수 있으며, 따라서 입력신호로서 원샷 신호는 불필요하며, 따라서 어떠한 제한도 입력신호에 부과되지 않는다. 어떠한 원셧 신호도 필요치 않는 이러한 효과를 고려하여, 클럭신호가 입력으로서 이용될 수 있다. 또한, 이러한 원샷 신호를 발생시키는 회로는 불필요하며, 따라서 필요한 설계 시간 및 필요한 회로 영역이 감소될 수 있다.
이하에서는, 본 발명의 실시예가 상세히 설명될 것이다.
[실시예1]
제 1 실시예의 구성
도 1 은 본 발명에 따른 제 1 실시예의 반도체 집적회로의 구성을 도시하는 회로도이다. 이 도면에서, PMOS 소자 (31) (즉, 제 1 MOSFET) 및 NMOS 소자 (32) (즉, 제 2 MOSFET) 는 상보적으로 접속되어 인버터 (52) (즉, CMOS 인버터 회로) 를 구성하고, 퓨즈 소자 (33) 는 NMOS 소자 (32) 의 소오스 및 GND 사이에 삽입되어 있다. 인버터 (52) 의 출력은 플립플롭 회로 (35) 의 데이터 입력단자에 접속된다. 입력단자 (30) 는 상기 인버터 (52) 의 입력 및 지연회로 (34) 의 입력과 접속되고, 상기 지연 회로 (34) 의 출력은 플립플롭 회로 (35) 의 클럭 입력단자에 접속된다. 상기 플립플롭 회로 (35) 의 출력은 퓨즈 검출 출력 (36) 에 접속된다.
실시예 1의 동작
전술한 구성을 갖는 제 1 실시예의 동작이 도 2 에 도시된 타이밍챠트를 참조하여 설명될 것이다. 퓨즈 소자 (33) 가 절단되어 있지 않고 입력단자 (30) 가 초기 페이즈에서 로우 레벨을 갖는 동안, PMOS 소자 (31) 는 도통되고 NMOS 소자 (32) 는 도통되지 않는다. 이 경우에, 플립플롭 회로 (35) 의 데이터 입력은 하이 레벨을 갖는 한편, 그 클럭 입력은 로우 레벨을 갖는다. 그 결과, 플립플롭 회로 (35) 의 출력은 초기 상태를 가지며 퓨즈 검출 출력 (36) 또한 그 초기 상태를 갖는다.
입력단자 (30) 의 입력이 로우 레벨에서 하이 레벨로 변하는 경우, PMOS 소자 (31) 는 도통 상태로부터 비도통 상태로 변하는 한편, NMOS 소자 (32) 는 비도통 상태에서 도통 상태로 변한다. 따라서, 인버터 (52) 의 구성 요소로서 PMOS 소자 (31) 및 NMOS 소자 (32) 의 출력인 플립플롭 회로 (35) 의 데이터 입력이 하이 상태에서 로우 상태로 변하는 한편, 지연 회로 (34) 를 경유하여 지연된 플립플롭 회로 (35) 의 클럭 입력은 로우 상태에서 하이 상태로 변한다. 플립플롭 회로 (35) 의 클럭 입력이 상승할 때에 상기 인버터 (52) 의 출력으로서의 로우 데이터가 플립플롭 회로 (35) 에 제공되고, 퓨즈 검출 출력 (36) 은 로우 레벨 데이터를 출력한다.
그 후에 입력단자 (30) 의 입력이 다시 로우 가 되는 경우, PMOS 소자 (31) 가 도통 상태가 되는 한편, NMOS 소자 (32) 는 비도통 상태가 된다. 따라서, 플립플롭 회로 (35) 의 데이터 입력은 하이 가 되고, 그 클럭 입력은 로우 가 된다. 여기에서, 플립플롭 회로 (35) 는 입력단자 (30) 의 상태가 로우 에서 하이 로 변하는 경우 얻어진 로우 레벨의 데이터를 출력한다. 따라서, 퓨즈 검출 출력 (36) 은 로우 신호를 출력한다.
퓨즈 (33) 가 절단되고 입력단자 (30) 가 초기 페이즈에서 로우 레벨인 동안에, PMOS 소자 (31) 는 도통 상태가 아니고 NMOS 소자는 도통 상태이며, 따라서 플립플롭 회로 (35) 의 데이터 입력은 하이 레벨을 갖는다. 이러한 상황에서, 플립플롭 회로 (35) 의 클럭 입력은 로우 레벨을 가지며, 따라서 플립플롭 회로 (35) 의 출력은 초기 상태가 되고 퓨즈 검출 출력 (36) 또한 그 초기 상태가 된다.
그 후에 입력단자 (30) 의 입력 레벨이 로우 에서 하이 로 변하는 경우, PMOS 소자 (31) 의 상태는 도통 상태에서 비도통 상태로 변한다. 플립플롭 회로 (35) 의 데이터 입력은 인버터의 출력으로부터 플립플롭 회로 (35) 의 입력까지 용량을 유지함으로써 소정의 시간 동안 하이 레벨을 유지한다. 한편, 지연 회로 (34) 에 의해 지연된 클럭 입력은 로우 에서 하이 로 변한다. 플립플롭 회로 (35) 의 상승시에 상기 용량이 유지된 데이터가 플립플롭 회로 (35) 에 제공되고, 퓨즈 검출 출력 (36) 은 하이 레벨의 데이터를 출력한다.
그 후에 입력단자 (30) 의 입력이 다시 로우 레벨이 되는 경우, PMOS 소자 (31) 는 도통되고 NMOS 소자 (32) 는 도통되지 않는다. 따라서, 플립플롭 회로 (35) 의 데이터 입력은 하이 가 되고 클럭 입력은 로우 가 된다. 여기에서, 플립플롭 회로 (35) 는 입력단자 (30) 의 상태가 로우 로부터 하이 로 변하는 경우 얻어진 하이 레벨의 데이터를 출력하며, 따라서, 퓨즈 검출 출력 (36) 은 하이 신호를 출력한다.
즉, 일단 입력단자 (30) 가 로우 상태에서 하이 상태로 변하면, 입력단자 (30) 의 상태에 상관없이 퓨즈 (33) 가 절단되지 않은 동안에는 퓨즈 검출 출력 (36) 은 로우 신호를 출력하고, 퓨즈 (33) 가 절단되어 있는 동안에는 하이 신호를 출력한다.
[실시예2]
도 3 은 본 발명에 따른 제 2 실시예로서 제 1 실시예에 포함된 플립플롭 회로 (35) 의 구조를 도시하는 회로도이다. 이러한 구성에서, 데이터 입력단자 (37) 는 PMOS 소자 (53) 및 NMOS 소자 (56) 의 게이트에 접속된다. PMOS 소자 (53), PMOS 소자 (54), NMOS 소자 (55), 및 NMOS 소자 (56) 는 직렬 형태로 접속되어 클럭화 인버터 (39) 를 구성한다.
상기 클럭화 인버터 (39) 의 출력은 인버터 (42) 의 입력 및 전송게이트 (44) 의 일단에 접속된다. 상기 인버터 (42) 의 출력은 인버터 (43) 의 입력 및 전송게이트 (45) 의 일단에 접속된다. 상기 인버터 (43) 의 출력은 전송게이트 (44) 의 타단에 접속된다.
또한, 상기 전송게이트 (45) 의 타단은 인버터 (46) 의 입력 및 전송게이트 (48) 의 일단에 접속된다. 상기 인버터 (46) 의 출력은 인버터 (49) 의 입력 및 인버터 (47) 의 입력에 접속된다. 상기 인버터 (49) 의 출력은 데이터 입력단자 (50) 에 접속되고, 상기 인버터 (47) 의 출력은 전술한 전송게이트 (48) 의 타단에 접속된다.
한편, 클럭 입력단자 (38) 는 인버터 (40) 의 입력에 접속되는데, 그 출력은 NMOS 소자 (55) 의 게이트, 전송게이트 (44) 의 PMOS 측 게이트, 전송게이트 (45) 의 PMOS 측 게이트, 전송게이트 (48) 의 NMOS 측 게이트, 및 인버터 (41) 의 입력에 접속된다. 인버터 (41) 의 출력은 PMOS 소자 (54) 의 게이트, 전송게이트 (44) 의 NMOS 측 게이트, 전송게이트 (45) 의 NMOS 측 게이트, 및 전송게이트 (48) 의 PMOS 측 게이트에 접속된다.
도 2 를 참조하여 전술한 동작에 관한 설명에서, 퓨즈 (33) 가 절단되어 있고 입력단자 (30) 의 입력이 하이 레벨을 갖는 동안, 인버터 (52) 의 출력으로부터 플립플롭 회로 (35) 의 입력까지 용량을 유지함으로써 소정의 시간 동안 플립플롭 회로 (35) 의 데이터 레벨을 하이 로 유지할 필요가 있다. 그러나, 오랜 기간이 필요하다면, 누설 등의 이유로 하이 레벨을 유지하기 어려울 수도 있으며, 최악의 경우 전압이 중간 레벨로 낮아질 수도 있다. 이러한 입력 신호가 플립플롭 회로의 입력 단계로서 인버터에 인가된다면, 많은 전류가 이 라인을 통과하게 된다. 그러므로, 제 2 실시예에서는, 입력 단계에서의 인버터 및 도 1 에 도시된 전송게이트가 클럭과 동기로 동작하는 도 3 에 도시된 클럭화 인버터 (39) 로 대체된다. 이런 식으로, 입력단자 (30) 가 오랜 시간 동안 하이 레벨을 유지하는 경우 발생된 통과 전류가 방지된다.
[실시예3]
다음으로, 본 발명의 제 3 실시예가 설명된다. 도 4 는 본 발명에 따른 제 3 실시예의 반도체 집적회로의 구조를 도시하는 회로도인데, 여기에서 전술한 제 1 실시예의 회로에 신호폭 조절회로가 첨가된다. 여기에서, 도 1 에 대응하는 부분은 동일한 참조번호가 부가되며 그 설명이 생략된다. 도 4 에서, 입력단자 (30) 및 인버터 (52) 사이에 신호폭 조절회로 (51) 가 삽입되고, 이 조절회로 (51) 는 특정한 주기를 갖도록 입력단자 (30) 에 인가된 하이 신호의 폭을 조절한다. 전술한 바와 같이, 통과 전류가 발생되는 원인은 입력단자 (30) 에서의 입력 신호가 긴 하이 주기를 갖기 때문이다. 제 3 실시예에서, 이러한 입력된 하이 신호의 폭은 신호폭 조절회로 (51) 를 통해 특정한 주기를 갖도록 조절되어, 통과 전류가 방지된다.
상기한 본 발명에 따르면, 출력신호간의 불일치에 기인한 전류 및 고정 전류에 따른 전력 소비를 감소시키고 제한적이지 않은 입력신호를 사용할 수 있는 반도체 집적회로가 제공된다.

Claims (4)

  1. 입력신호에 대하여 출력된 출력신호를 이용하여 퓨즈 소자가 절단되어 있는지 여부를 판정하기 위한 퓨즈 회로로서, 하나 이상의 퓨즈 소자가 삽입되어 있고 퓨즈 소자가 절단되어 있지 않다면 상기 입력신호에 대하여 그 출력신호가 반전되는 한편 퓨즈 소자가 절단되어 있다면 상기 입력신호에 상관없이 출력신호의 레벨이 전원전압이나 접지전압의 레벨에 고정되는 퓨즈 회로;
    입력이 상기 퓨즈 회로의 출력인 플립플롭 회로; 및
    상기 입력신호를 지연하기 위한 지연 회로를 구비하고,
    상기 지연 회로의 출력은 상기 플립플롭 회로의 클럭 입력이 되고, 상기 퓨즈 소자가 접속되어 있는지 여부를 나타내는 정보가 상기 플립플롭 회로로부터 출력되는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서, 상기 퓨즈 회로는 제 1 도전성 MOSFET 및 제 2 도전성 MOSFET 를 포함하는 CMOS 인버터를 구비하고,
    상기 하나 이상의 퓨즈 소자는 상기 제 1 및 제 2 도전성 MOSFET 중 어느 하나의 드레인이나 소오스 측에 삽입되는 것을 특징으로 하는 반도체 집적회로.
  3. 제 1 항에 있어서, 상기 플립플롭 회로는 회로의 초기 단계 입력 소자로서 클럭화 인버터를 포함하는 것을 특징으로 하는 반도체 집적회로.
  4. 제 1 항에 있어서, 하이 레벨을 용량적으로 유지할 수 있는 소정의 기간을 갖도록 상기 입력신호의 폭을 조절하기 위한 신호폭 조절회로를 더 구비하는 것을 특징으로 하는 반도체 집적회로.
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