KR100389172B1

KR100389172B1 - 리페어 신호 발생 회로

Info

Publication number: KR100389172B1
Application number: KR10-2000-0061456A
Authority: KR
Inventors: 고토고지
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2000-01-25
Filing date: 2000-10-19
Publication date: 2003-06-27
Also published as: DE10050363A1; TW455996B; KR20010086262A; US6236599B1; CN1307361A; JP2001210093A; CN1149656C

Abstract

본 발명은 퓨즈가 절단되어 있는지 여부를 정확하게 검출한 리페어 신호를 출력하여, 불량 개소를 갖는 회로의 구제를 확실히 실행하는 것이다.

본 발명에 따르면, 소스를 전원 Vcc에 접속하여, 게이트에 리셋 신호 RESET이 입력되는 p채널 트랜지스터(1)와, 접지된 퓨즈(3)의 타단에 소스를 접속하고, 드레인을 p채널 트랜지스터(1)의 드레인에 접속하며, 게이트에 리셋 신호 RESET이 입력되는 n채널 트랜지스터(2)와, p채널 트랜지스터(1)와 n채널 트랜지스터(2)의 접속점인 노드 N1에 드레인을 접속하고, 소스를 전원 Vcc에 접속하며, n채널 트랜지스터(2)에 비하여 온 저항이 큰 p채널 트랜지스터(5)와, 입력측을 노드 N1에 접속하고, 출력측을 p채널 트랜지스터(5)의 게이트에 접속하며, 리페어 신호 OUT를 출력하는 인버터(6)를 구비한다.

Description

리페어 신호 발생 회로{REPAIR SIGNAL GENERATING CIRCUIT}

본 발명은, 반도체 집적 회로 상에 탑재되어, 해당 반도체 집적 회로의 제조 과정에서 발생하는 기능 불량을 용장(冗長) 회로에 의해서 치환할 것을 지시하는 리페어 신호를 발생하는 리페어 신호 발생 회로에 관한 것이다.

최근의 반도체 프로세스 기술의 발달에 의해 극미세 가공이 진행되어, 반도체 집적 회로의 집적도는 급격히 증대하고, 이에 의해서 회로 규모가 증대되고 있다. 또한, 최근에는, 메모리 밴드폭의 증대, 저소비 전력화 등의 효과를 얻기 위해서, 로직 회로와 대규모 메모리 장치를 동일 반도체 칩상에 혼재하는 경우도 있다.

동일 반도체 칩상에 대규모인 시스템 회로를 탑재하면, 시스템 장치(system appratus)에 반도체 장치를 실장할 때의 시스템 기판의 저면적화, 저소비 전력화를 달성할 수 있다. 그러나, 반도체 집적 회로의 제조 관점에서 보면, 단위 면적당 트랜지스터 밀도가 증대하고, 또한 칩 면적이 증대함에 따라 웨이퍼의 결함 계수가 증가하기 때문에, 반도체 칩의 양품율이 악화된다.

그래서, 최근에는 반도체 칩상의 일부의 회로, 예컨대 일부의 메모리 회로가 제조 과정에서 발생한 결함을 갖는 경우에도, 이 결함을 가진 회로와 동등한 기능을 갖는 용장 회로를 미리 동일한 반도체 칩상에 탑재해 두고, 전환 회로에 의해 용장 회로의 일부를 결함을 갖는 회로와 교체하거나, 또는 결함을 가진 회로를 모든 용장 회로로 교체하도록 하여, 결함을 가진 회로를 구제하여, 반도체 칩의 양품율을 향상시키도록 하고 있다.

결함을 가진 회로와 용장 회로를 전환하는 전환 방식으로는, 예컨대 퓨즈를 이용한 레이저 트리밍(laser trimming) 방식이 있고, 퓨즈의 일단은 반도체 집적 회로의 전원 또는 접지 노드에 접속되고, 타단은 결함을 가진 회로를 교체할지 여부를 지시하는 리페어 신호를 발생하는 리페어 신호 발생 회로에 접속된다.

레이저 트리밍 방식에서는, 최초에 반도체 집적 회로가 테스트되어, 불량 개소 또는 불량 블럭이 특정되면, 이 특정된 불량 개소 또는 불량 블럭의 퓨즈를 레이저 트리밍 장치에 의해서 절단한다. 이 퓨즈의 절단이 발생하면, 리페어 신호 발생 회로가 동작하여, 리페어 신호 발생 회로로부터 출력되는 리페어 신호가 반전된다. 이 반전된 리페어 신호를 근거로, 불량 개소 또는 불량 블럭은 그와 동등한 기능을 갖는 용장 회로로 교체되어, 대규모 반도체 집적 회로의 양품율이 향상되게 된다.

도 5는 퓨즈를 이용한 종래의 리페어 신호 발생 회로의 구성을 나타내는 도면이다. 이 리페어 신호 발생 회로는, 퓨즈(103)가 접속된 상태에서는 리페어 신호 「OUT」를 「H」레벨로 출력하고, 퓨즈(103)가 절단된 상태에서는 리페어 신호 「OUT」를 「L」레벨로 출력한다.

도 5에 있어서, 퓨즈(103)가 접속된 상태, 즉, 절단되어 있지 않은 상태에서는, 접지된 퓨즈(103)가 인버터(104)의 입력에 접속되기 때문에, 인버터(104)에 「L」레벨이 입력되어, 인버터(104)가 「H」레벨을 출력한다. 인버터(104)의 출력은 리페어 신호 「OUT」로서 출력됨과 동시에, p채널 트랜지스터(102)의 게이트에 입력된다. p채널 트랜지스터(102)의 게이트에 인버터(104)로부터의 「H」레벨이 입력되면, p채널 트랜지스터(102)는 오프 상태로 된다.

이 상태에서, 레이저 트리밍 장치 등에 의해서 퓨즈(103)가 절단되면, 인버터(104)의 입력측은 전기적으로 고립된 플로팅 노드(floating node)가 된다. 여기서, 이 리페어 신호 발생 회로를 탑재한 반도체 집적 회로에 전원이 공급되면, 캐패시터(101)의 일단이 「H」레벨로 급격히 전환되어, 즉, 캐패시터(101)의 전하가 방전되어, 인버터(104)의 입력측 노드는 전하의 방전에 상당하는 전하의 재분배가 발생하고, 또한 전위의 변동이 발생한다.

인버터(104)의 입력측 노드가 한번 「H」레벨로 되면, 인버터(104)는 「L」레벨을 출력하여, p채널 트랜지스터(102)의 게이트에 「L」레벨이 입력되어, p채널 트랜지스터(102)는 온 상태로 된다. p채널 트랜지스터(102)가 온 상태로 되면, 전원 Vcc의 전압 레벨, 즉, 「H」레벨이 인버터(104)에 입력되고, 그 후, p채널 트랜지스터(102)는 온 상태를 유지하여, 인버터(104)로부터의 「L」레벨의 리페어 신호의 출력이 유지되는 래치 회로로서 기능한다.

이에 따라, 리페어 신호 발생 회로는 퓨즈(103)가 절단되어 있지 않은 경우, 「H」레벨의 리페어 신호를 도시하지 않는 전환 회로에 출력하고, 퓨즈(103)가 절단되어 있는 경우, 「L」레벨의 리페어 신호를 도시하지 않는 전환 회로에 출력한다.

그러나, 상술한 종래의 리페어 신호 발생 회로에서는, 퓨즈(103)의 절단에 의해서 캐패시터(101)의 용량을 증가하도록 하고 있기 때문에, 제조된 리페어 신호 발생 회로의 완성 상태에 따라서는, 인버터(104)의 입력측 전압이 충분히 상승하지 못하는 경우 등의 현상이 발생하여, 확실히 퓨즈(103)의 절단 상태를 검출할 수 없다고 하는 문제점이 있었다.

또, 퓨즈(103)가 완전히 절단되지 않는 경우, 퓨즈(103)에는 미소 전류가 흘러, 저소비 전력화를 달성할 수가 없다고 하는 문제점도 있었다.

본 발명은 상기한 내용에 감안하여 이루어진 것으로, 퓨즈가 절단되어 있는지 여부를 정확하게 검출한 리페어 신호를 출력하여, 불량 개소를 갖는 회로의 구제를 확실히 실행할 수 있음과 동시에, 저소비 전력화를 도모할 수 있는 리페어 신호 발생 회로를 얻는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1인 리페어 신호 발생 회로의 구성을 나타내는 회로도,

도 2는 본 발명의 실시예 2인 리페어 신호 발생 회로의 구성을 나타내는 회로도,

도 3은 본 발명의 실시예 3인 리페어 신호 발생 회로의 구성을 나타내는 회로도,

도 4는 본 발명의 실시예 4인 리페어 신호 발생 회로의 구성을 나타내는 회로도,

도 5는 종래에 있어서의 리페어 신호 발생 회로의 구성을 나타내는 도면.

도면의 주요 부분에 대한 부호의 설명

1, 5 : p채널 트랜지스터 2 : n채널 트랜지스터

3 : 퓨즈 4 : 래치 회로

6 : 인버터

10, 20, 30, 40 : 리페어 신호 발생 회로

21 : 캐패시터 31 : 리셋 신호 발생 회로

32, 33, 41, 42 : 플립플롭 회로 43 : 앤드 회로

N1, N2 : 노드 Vcc : 전원

P1∼P4 : 단자

상기 목적을 달성하기 위해서, 본 발명의 제 1 특징에 따른 리페어 신호 발생 회로는, 소스를 전원에 접속하고, 게이트에 리셋 신호가 입력되는 제 1 p채널 트랜지스터와, 접지된 퓨즈의 타단에 소스를 접속하고, 드레인을 상기 제 1 p채널 트랜지스터의 드레인에 접속하며, 게이트에 상기 리셋 신호가 입력되는 n채널 트랜지스터와, 상기 제 1 p채널 트랜지스터와 상기 n채널 트랜지스터의 접속점에 드레인을 접속하고, 소스를 상기 전원에 접속하며, 상기 n채널 트랜지스터에 비해 온 저항이 큰 제 2 p채널 트랜지스터와, 입력측을 상기 접속점에 접속하고, 출력측을 상기 제 2 p채널 트랜지스터의 게이트에 접속하며, 리페어 신호를 출력하는 인버터를 구비한 것을 특징으로 한다.

본 발명의 제 1 특징에 따르면, 제 1 p채널 트랜지스터와 n채널 트랜지스터의 각 게이트에 리셋 온 상태를 나타내는 리셋 신호가 입력되면, 접속점에 리셋 신호를 반전한 전위 레벨이 발생하고, 제 2 p채널 트랜지스터 및 인버터에 의해서 구성되는 폐(閉) 루프가 이 전위 레벨을 래치하여, 인버터로부터 이 전위 레벨을 반전한 전위 레벨을 갖는 리페어 신호를 출력하는 초기화를 실행한다. 리셋 온 상태를 나타내는 리셋 신호를 반전한 전위 레벨을 갖고, 리셋 해제를 나타내는 리셋 신호가 입력되면, 접속점의 전위 레벨이 이 리셋 신호를 반전한 전위 레벨로 되며, 퓨즈가 절단되어 있지 않은 경우에, 제 2 p채널 트랜지스터 및 인버터에 의해서 구성되는 폐루프가 이 전위 레벨을 래치하여, 이 전위 레벨을 반전한 리페어 신호를 인버터로부터 출력한다. 한편, 퓨즈가 절단되어 있는 경우, 제 2 p채널 트랜지스터 및 인버터에 의해서 구성되는 폐루프의 상태는 초기화시의 상태를 유지하여, 인버터로부터 리셋 해제를 나타내는 리셋 신호를 반전한 리페어 신호가 출력된다. 여기서, 리셋 해제를 나타내는 리셋 신호가 입력되어, 퓨즈가 접속되어 있는 경우, 제 2 p채널 트랜지스터의 온 저항은 n채널 트랜지스터의 온 저항에 비해 크기 때문에, 이들 온 저항에 의한 전압의 분압비에 의해서 접속점에서의 전기적 불안정을 없애서, 퓨즈가 접속되어 있는 상태를 나타내는 리페어 신호를 확실하고 또한 안정하게 출력할 수 있도록 하고 있다.

본 발명의 제 2 특징에 따른 리페어 신호 발생 회로는, 상기의 발명에 있어서, 상기 전원과 상기 접속점의 사이에 캐패시터를 더 접속한 것을 특징으로 한다.

본 발명의 제 2 특징에 따르면, 캐패시터가 전원과 접속점의 사이에 마련되어, 리셋 해제 직후에 있어서의 접속점의 전위의 변동을 최소한으로 억제하도록 하고 있다.

본 발명의 제 3 특징에 따른 리페어 신호 발생 회로는, 상기의 발명에 있어서, 리셋 해제를 나타내는 상기 리셋 신호를 지연시키는 지연 회로를 더 구비하며, 상기 리페어 신호 발생 회로가 탑재되는 반도체 집적 회로 상의 다른 회로에 리셋 해제를 나타내는 상기 리셋 신호를 지연 출력하는 것을 특징으로 한다.

본 발명의 제 3 특징에 따르면, 지연 회로가 리셋 해제에 의한 리페어 신호를 확정한 후, 리셋 해제를 나타내는 리셋 신호를 지연시켜, 리페어 신호 발생 회로가 탑재되는 반도체 집적 회로 상의 다른 회로에 출력하여, 리페어 신호에 의한 리페어 동작과 리셋 해제 동작이 경합하지 않도록 하고 있다.

본 발명의 제 4 특징에 따른 리페어 신호 발생 회로는, 상기의 발명에 있어서, 상기 지연 회로는 적어도 복수단의 플립플롭 회로를 구비하고, 상기 반도체 집적 회로에 공급되는 시스템 클럭에 동기하여 리셋 해제를 나타내는 상기 리셋 신호를 지연 출력하는 것을 특징으로 한다.

본 발명의 제 4 특징에 따르면, 시스템 클럭의 주기와 플립플롭 회로의 단수(段數)에 의하여 리셋 해제를 나타내는 리셋 신호의 지연 시간을 최적으로 설정할 수 있도록 하고 있다.

본 발명의 제 5 특징에 따른 리페어 신호 발생 회로는, 상기의 발명에 있어서, 상기 복수단의 플립플롭 회로가 출력하는 리셋 신호에 응답하여 상기 인버터가 출력하는 리페어 신호를 래치 출력하는 제 2 플립플롭 회로와, 상기 복수단의 플립플롭 회로가 출력하는 리셋 신호를 더 지연시키는 제 3 플립플롭 회로와, 상기 제 3 플립플롭 회로가 출력하는 리셋 신호의 반전 신호와 해당 리페어 신호 발생 회로에 입력되는 상기 리셋 신호의 논리곱을 취하고, 상기 제 1 p채널 트랜지스터 및 상기 n채널 트랜지스터의 게이트에 출력하는 리셋 신호 입력 회로를 더 구비한 것을 특징으로 한다.

본 발명의 제 5 특징에 따르면, 우선, 리셋 신호 입력 회로를 거쳐서, 리셋 온 상태를 나타내는 리셋 신호로부터 리셋 해제를 나타내는 리셋 신호가 상기 제 1 p채널 트랜지스터 및 상기 n채널 트랜지스터의 게이트에 입력됨으로써 상기 인버터로부터 상기 퓨즈의 절단 상태에 따른 리페어 신호가 출력된다. 그 후, 제 2 플립플롭 회로는 상기 복수단의 플립플롭 회로가 지연 출력하는 리셋 신호에 응답하여 상기 인버터가 출력하는 리페어 신호를 래치한다. 그 후, 상기 제 3 플립플롭 회로는 상기 복수단의 플립플롭 회로가 지연 출력하는 리셋 신호를 더 지연시키고, 리셋 신호 입력 회로가 상기 제 3 플립플롭 회로가 지연 출력하는 리셋 신호의 반전 신호와 해당 리페어 신호 발생 회로에 입력되는 상기 리셋 신호의 논리곱을 취하여, 상기 제 1 p채널 트랜지스터 및 상기 n채널 트랜지스터의 게이트에 출력하고, 해당 리페어 신호 발생 회로를 재리셋해서, 상기 퓨즈가 완전히 절단되어 있지 않은 고저항 상태이더라도, 상기 n채널 트랜지스터가 오프 상태가 되기 때문에, 해당 퓨즈를 거친 미소 전류가 흐르는 일이 없게 된다. 한편, 상기 제 2 플립플롭 회로는 상기 리셋 신호 입력 회로에 의해서 해당 리셋 신호 발생 회로를 재리셋하기 전에, 퓨즈의 절단 상태에 따른 리페어 신호를 래치하고 있기 때문에, 정상적인 리페어 신호가 출력된다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

이하에 첨부 도면을 참조하여, 본 발명에 따른 리페어 신호 발생 회로의 바람직한 실시예를 상세히 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1인 리페어 신호 발생 회로의 구성을 나타내는 회로도이다. 도 1에 있어서, p채널 트랜지스터(1)의 소스는 전원 Vcc에 접속되고, 게이트에는 리셋 신호 「RESET」이 단자 P1로부터 입력된다. n채널 트랜지스터(2)의 소스는 접지된 퓨즈(3)에 접속되고, 드레인은 p채널 트랜지스터(1)의 드레인에 접속되며, 게이트에는 리셋 신호 「RESET」이 단자 P1로부터 입력된다.

인버터(6)의 입력측은 p채널 트랜지스터(1)와 n채널 트랜지스터(2)의 접속점인 노드 N1에 접속되고, 인버터(6)의 출력은 단자 P2를 거쳐서 리페어 신호 「OUT」가 출력된다. p채널 트랜지스터(5)의 소스는 전원 Vcc에 접속되고, 드레인은 노드 N1에 접속되며, 게이트는 인버터(6)의 출력측에 접속된다. 이 p채널 트랜지스터(5)의 구동(drive) 능력은 n채널 트랜지스터(2)의 구동 능력에 비해 낮다. 즉, p채널 트랜지스터(5)의 온 저항은 n채널 트랜지스터(2)의 온 저항에 비해 큰 값을 갖는다.

도 1의 (a)는 퓨즈(3)가 절단되어 있지 않은 상태의 리페어 신호 발생 회로(10)의 구성을 나타내고, 도 1의 (b)는 퓨즈(3)가 절단된 리페어 신호 발생 회로(10)의 구성을 나타낸다. 우선, 도 1의 (a)를 참조하여 퓨즈(3)가 절단되어 있지 않은 상태에 있어서의 리페어 신호 발생 회로(1O)의 동작에 대하여 설명한다. 도 1의 (a)에 있어서, 퓨즈(3)가 절단되어 있지 않은 상태, 즉, 퓨즈(3)가 접속되어 있는 상태에서는 최종적인 리페어 신호 「OUT」가 「H」레벨을 출력한다. 또, 리페어 신호 발생 회로(10)가 탑재되는, 도시하지 않는 반도체 집적 회로에는, 시스템의 리셋 신호 「RESET」가 공급된다. 리셋 신호 「RESET」은 반도체 집적 회로의 내부 상태를 초기화하는 신호이며, 「L」레벨시에 강제적으로 시스템의 리셋이 이루어진다.

리셋 신호 「RESET」는 단자 P1에 입력된다. 시스템 리셋이 온 상태인 경우, 리셋 신호 「RESET」는 「L」레벨이며, p채널 트랜지스터(1)는 온 상태로 되고, n채널 트랜지스터(2)는 오프 상태로 된다. 이 경우, 노드 N1에는 전원 Vcc의 전원 레벨이 인가되어, 노드 N1은 「H」레벨로 되어, 인버터(6)에는 「H」레벨이 입력된다.

이 때문에, 인버터(6)는 반전한 「L」레벨을 출력하여, p채널 트랜지스터(5)가 온 상태로 된다. 이 결과, 인버터(6)의 입력측은 다시 「H」레벨로 되기 때문에, 인버터(6)와 p채널 트랜지스터(5)로 구성되는 래치 회로(4)의 폐루프에 의해서, 인버터(6)의 출력은 「L」레벨을 유지하여, 「L」레벨의 리페어 신호 「OUT」를 단자 P2로부터 출력한다.

리셋 신호 「RESET」가 「L」레벨에서 「H」레벨로 변화하여, 리셋이 해제되면, p채널 트랜지스터(1)는 오프 상태로 되고, n채널 트랜지스터(2)는 온 상태로 된다. 상술한 바와 같이, 인버터(6)와 p채널 트랜지스터(5)로 구성되는 래치 회로(4)의 폐루프에 의해서, 리셋 온 상태 시에 p채널 트랜지스터(5)는 온 상태이기 때문에, 리셋 해제의 직후, 즉, 리셋 신호 「RESET」가 「L」레벨에서 「H」레벨로 변화된 순간, 전원 Vcc, p채널 트랜지스터(5), 노드 N1, n채널 트랜지스터(2), 퓨즈(3) 및 접지를 거친 전류 패스가 형성된다.

여기서, p채널 트랜지스터(5)의 구동 능력은, n채널 트랜지스터(2)의 구동 능력에 비해 낮아, 즉, p채널 트랜지스터(5)의 온 저항이 n채널 트랜지스터의 온 저항에 비해 크기 때문에, 이들 온 저항에 의한 전압의 분압비에 의해서 노드 N1은 접지 레벨에 근접하여, 「L」레벨로 변화한다.

이 결과, 그 후 인버터(6)의 출력은 「H」레벨로 변화하여, p채널 트랜지스터(5)는 오프 상태로 변화한다. p채널 트랜지스터(5)가 오프 상태로 변화하면, 전원 Vcc, p채널 트랜지스터(5), 노드 N1, n채널 트랜지스터(2), 퓨즈(3) 및 접지를 거친 전류 패스가 절단되어, 최종적으로 노드 N1은 n채널 트랜지스터(2) 및 퓨즈(3)를 거친 접지에 의해서 「L」레벨로 된다. 이 때문에, 인버터(6)의 입력측은 다시 「L」레벨로 되어, 인버터(6)와 p채널 트랜지스터(5)로 구성되는 래치 회로(4)의 폐루프에 의해서, 인버터(6)의 출력은 「H」레벨을 유지하여, 「H」레벨의 리페어 신호 「OUT」를 단자 P2로부터 계속 출력한다.

다음에, 도 1의 (b)를 참조하여, 퓨즈(3)가 절단된 상태에 있어서의 리페어 신호 발생 회로(10)의 동작에 대하여 설명한다. 도 1의 (b)에 있어서, 퓨즈(3)가 절단된 상태에서는 최종적인 리페어 신호 「OUT」가 「L」레벨을 출력한다. 리셋 온 상태, 즉, 리셋 신호 「RESET」가 「L」레벨인 경우는, 상술한 퓨즈(3)가 절단되어 있지 않은 상태와 동일한 동작이다. 즉, 「L」레벨의 리셋 신호 「RESET」이 단자 P1에 입력되면, p채널 트랜지스터(1)는 온 상태로 되고, n채널 트랜지스터(2)는 오프 상태로 된다.

이 경우, 노드 N1에는 전원 Vcc의 전원 레벨이 인가되어, 노드 N1은 「H」레벨로 되어, 인버터(6)에는 「H」레벨이 입력된다. 이 때문에, 인버터(6)는 반전한 「L」레벨을 출력하여, p채널 트랜지스터(5)가 온 상태로 된다. 이 결과, 인버터(6)의 입력측은 다시 「H」레벨로 되기 때문에, 인버터(6)와 p채널 트랜지스터(5)로 구성되는 래치 회로(4)의 폐루프에 의해서, 인버터(6)의 출력은 「L」레벨을 유지하여, 「L」레벨의 리페어 신호 「OUT」를 단자 P2로부터 출력한다.

리셋 신호 「RESET」이 「L」레벨에서 「H」레벨로 변화되어, 리셋이 해제되면, p채널 트랜지스터(1)는 오프 상태로 되고, n채널 트랜지스터(2)는 온 상태로 된다. 여기서, 퓨즈(3)는 절단되어 있기 때문에, 인버터(6)에 대하여 p채널 트랜지스터(1)에 의한 구동은 물론 온 상태로 되어 있는 n채널 트랜지스터(2)에 의한 구동도 행할 수 없다.

한편, 리셋 온 상태 시에 있어서, p채널 트랜지스터(5)는 온 상태를 유지하기 때문에, 리셋 해제 후에도, 노드 N1은 전원 Vcc에 의한 전원 레벨, 즉, 「H」레벨을 유지한다. 이 때문에, 인버터(6)의 입력측은 「H」레벨을 유지하여, 인버터(6)와 p채널 트랜지스터(5)로 구성되는 래치 회로(4)의 폐루프에 의해서, 인버터(6)의 출력은 「L」레벨을 유지하여, 「L」레벨의 리페어 신호 「OUT」을 단자 P2로부터 계속 출력한다.

이에 따라, 퓨즈(3)가 절단되어 있지 않은 상태에서는, 리셋 해제 후, 「H」레벨의 리페어 신호 「OUT」을 계속 출력하고, 퓨즈(3)가 절단되어 있는 상태에서는, 리셋 해제 후, 「L」레벨의 리페어 신호 「OUT」을 계속 출력한다.

본 실시예 1에 따르면, 퓨즈(3)의 절단 유무에 관계없이, 리셋 해제 후, 어떠한 전류 패스도 발생하지 않기 때문에, 저소비 전력화된 리페어 신호 발생 회로를 실현할 수 있다. 또한, 리셋 신호 「RESET」에 의해서 래치 회로(4)가 확실히 초기화되도록 하고 있기 때문에, 리페어 신호 발생 회로(10)의 회로 동작이 안정되어, 반도체 제조 프로세스 상의 편차가 있는 경우이더라도, 리페어 신호 회로 자체의 양품율을 높일 수 있다.

(실시예 2)

다음에, 본 발명의 실시예 2에 대하여 설명한다. 이 실시예 2에서는 도 1에 나타낸 리페어 신호 발생 회로(10)의 노드 N1의 전압 레벨을 일정 기간 안정시키는 캐패시터를 마련하도록 하고 있다.

도 2는 본 발명의 실시예 2인 리페어 신호 발생 회로의 구성을 나타내는 회로도이다. 도 2의 (a)는 퓨즈(3)가 절단되지 않는 상태에서의 리페어 신호 발생 회로의 구성을 나타내고, 도 2의 (b)는 퓨즈(3)가 절단된 상태의 리페어 신호 발생 회로의 구성을 나타내고 있다. 도 2에 나타내는 리페어 신호 발생 회로(20)는 도 1에 나타낸 리페어 신호 발생 회로(10)의 노드 N1에 대응하는 노드 N2와 전원 Vcc의 사이에 캐패시터(21)를 더 접속한 구성으로 하고 있다. 이 캐패시터(21)를 마련함으로써, 노드 N2의 전위의 변화를 원만하게 할 수 있다. 그 밖의 구성은 도 1에 나타낸 리페어 신호 발생 회로(10)와 동일하며, 동일 구성 부분에는 동일 부호를 부여하고 있다.

우선, 도 2의 (a)를 참조하여, 퓨즈(3)가 절단되지 않는 상태에 있어서의 리페어 신호 발생 회로(20)의 동작에 대하여 설명한다. 리셋 온 상태 시, 즉, 리셋 신호 「RESET」가 「L」레벨인 경우, 캐패시터(21) 및 인버터(6)의 입력측이 접속되는 노드 N2는「H」 레벨로 되어, 래치 회로(4)의 폐루프에 의해서 단자 P2로부터 「L」레벨의 리페어 신호 「OUT」이 출력된다. 이 경우, 캐패시터(21)는 「H」레벨로 충전된다.

리셋 해제 후, 즉, 리셋 신호 「RESET」가 「L」레벨에서 「H」레벨로 변화된 후에는, p채널 트랜지스터(5)의 온 저항이 n채널 트랜지스터(2)의 온 저항에 비해 크기 때문에, 전원 Vcc, p채널 트랜지스터(5), 노드 N2, n채널 트랜지스터(2), 퓨즈(3) 및 접지를 거친 전류 패스 상에서 온 저항에 의한 전압의 분압비에 의해서 노드 N2는 「L」레벨로 변화한다. 이 결과, 그 후 인버터(6)의 출력은 「H」레벨로 변화하고, p채널 트랜지스터(5)는 오프 상태로 변화한다.

p채널 트랜지스터(5)가 오프 상태로 변화하면, 전원 Vcc, p채널 트랜지스터(5), 노드 N2, n채널 트랜지스터(2), 퓨즈(3) 및 접지를 거친 전류 패스가 절단되어, 최종적으로 노드 N1은 n채널 트랜지스터(2) 및 퓨즈(3)를 거친 접지에 의해서 「L」레벨로 된다. 이 때문에, 인버터(6)의 입력측은 다시 「L」레벨로 되어, 인버터(6)와 p채널 트랜지스터(5)로 구성되는 래치 회로(4)의 폐루프에 의해서 인버터(6)의 출력은 「H」레벨을 유지하여, 「H」레벨의 리페어 신호 「OUT」를 단자 P2로부터 계속 출력한다.

다음에, 도 2의 (b)를 참조하여, 퓨즈(3)가 절단된 상태에 있어서의 리페어 신호 발생 회로(20)의 동작에 대하여 설명한다. 리셋 온 상태 시에서는 퓨즈가 절단되어 있지 않은 상태와 마찬가지로, 리셋 신호 「RESET」의 「L」레벨에 의해서 캐패시터(21) 및 인버터(6)의 입력측이 접속되는 노드 N2는 「H」레벨로 되어, 래치 회로(4)의 폐루프에 의해서 단자 P2로부터 「L」레벨의 리페어 신호 「OUT」가 출력된다. 이 경우, 캐패시터(21)는 「H」레벨로 충전된다.

리셋 해제 시, 즉, 리셋 신호 「RESET」가 「L」레벨에서 「H」레벨로 변화한 후에는, 퓨즈(3)가 절단되어 있고, 또한 p채널 트랜지스터(1)가 오프 상태이기 때문에, n채널 트랜지스터(2) 및 p채널 트랜지스터(1)에 의해서 인버터(6)가 구동되는 일은 없다. 여기서, 리셋 온 상태에서 리셋 해제 상태로 이행하는 순간, n채널 트랜지스터(2)가 오프 상태에서 온 상태로 천이(遷移)하기 때문에, n채널 트랜지스터(2)의 근방의 노드 N2에 있어서 전하의 재분배가 발생하지만, 노드 N2에 이 전하의 재분배를, 발생되는 전기 용량에 비해 충분히 큰 전기 용량을 갖는 캐패시터(21)가 접속되어 있기 때문에, 이 전하의 재분배에 의한 노드 N2에 있어서의 전위의 변동을 감쇠시킬 수 있다.

여기서, p채널 트랜지스터(5)는 온 상태를 유지하고 있기 때문에, 리셋 해제 후에도, 노드 N2는 전원 Vcc에 의한 전원 레벨, 즉, 「H」레벨을 유지한다. 이 때문에, 인버터(6)의 입력측은 「H」레벨을 유지하여, 인버터(6)와 p채널 트랜지스터(5)로 구성되는 래치 회로(4)의 폐루프에 의해서 인버터(6)의 출력은 「L」레벨을 유지하여, 「L」레벨의 리페어 신호 「OUT」을 단자 P2로부터 계속 출력한다.

또, 노드 N2에 있어서의 전위가 한 순간이라도 「L」레벨로 되면, 래치 회로(4)에 의해서 반전한 「H」레벨이 래치되어 버리게 되어, 퓨즈(3)가 절단되어 있다는 것에 관계없이, 퓨즈(3)가 접속되어 있는 상태를 나타내는 리페어 신호 「OUT」를 출력하게 된다.

이에 따라, 퓨즈(3)가 절단되어 있지 않은 상태에서는, 리셋 해제 후, 「H」레벨의 리페어 신호 「OUT」을 계속 출력하고, 퓨즈(3)가 절단되어 있는 상태에서는, 리셋 해제 후, 「L」레벨의 리페어 신호 「OUT」을 계속 출력한다. 특히, 퓨즈(3)가 절단되어 있는 상태에 있어서의 리셋 해제 시에 있어서의 「L」레벨의 리페어 신호 「OUT」를 안정하여 출력할 수 있다.

본 실시예 2에 따르면, 실시예 1과 마찬가지로, 퓨즈(3)의 절단 유무에 관계없이, 리셋 해제 후, 어떠한 전류 패스도 발생하지 않기 때문에, 저소비 전력화된 리페어 신호 발생 회로를 실현할 수 있음과 동시에, 리셋 신호 「RESET」에 의해서 래치 회로(4)가 확실히 초기화되도록 하고 있기 때문에, 리페어 신호 발생 회로(20)의 회로 동작이 안정되어, 반도체 제조 프로세스 상의 편차가 있는 경우이더라도, 리페어 신호 회로 자체의 양품율을 높일 수 있다. 또한, 캐패시터(21)에 의해서 리셋 해제 직후에 있어서의 노드 N2의 전압 변동을 감쇠시키도록 하고 있기 때문에, 퓨즈(3)의 절단의 검출을 안정하게 실행할 수 있다.

(실시예 3)

다음에, 본 발명의 실시예 3에 대하여 설명한다. 이 실시예 3에서는, 리페어 신호 발생 회로가 공급하는 리페어 신호를 확정한 후에, 이 리페어 신호 발생 회로가 탑재되는 반도체 집적 회로 상의 다른 회로에 리셋 해제를 지시하는 리셋 신호를 공급하도록 하여, 리페어 신호에 근거한 리페어 동작과, 이 반도체 집적 회로 상의 다른 회로의 리셋 해제 동작과의 경합에 의한 타이밍-크리티컬(timing-critical) 동작을 회피하도록 하고 있다.

도 3은 본 발명의 실시예 3인 리페어 신호 발생 회로의 구성을 나타내는 회로도이다. 도 3에 나타내는 리페어 신호 발생 회로(30)는 도 2에 나타낸 리페어 신호 발생 회로(20)에 리셋 신호 발생 회로(31)를 부가한 구성이다.

리셋 신호 발생 회로(31)는 두 개의 플립플롭 회로(32, 33)를 갖고, 각 플립플롭 회로(32, 33)는 캐스케이드(cascade) 접속된다. 각 플립플롭 회로(32, 33)의 단자 T에는 단자 P3을 거쳐서 시스템 클럭 「SYSTEM_CLK」이 공급된다. 또한, 각 플립플롭 회로(32, 33)의 단자 R 및 플립플롭 회로의 단자 D에는 리셋 신호 「RESET」가 공급된다. 또한, 플립플롭 회로(33)의 단자 D에는 플립플롭 회로(32)의 출력 단자인 단자 Y로부터의 출력이 입력되어, 플립플롭 회로(33)의 단자 Y로부터 단자 P4를 거쳐서 도시하지 않는 반도체 집적 회로 상에 있어서의 리페어 신호 발생 회로 이외의 다른 회로에 리셋 신호 「INTERNAL_RESET」을 출력한다.

각 플립플롭 회로(32, 33)는 시스템 클럭 「SYSTEM_CLK」의 상승에 동기하여 단자 D에 입력된 데이터를 래치해서, 단자 Y에서 래치한 데이터를 출력한다. 또한, 각 플립플롭 회로(32, 33)는 단자 R에 「L」레벨의 데이터가 공급되면, 이를 반전한 「H」레벨의 데이터가 입력되어, 단자 Y로부터의 출력을 강제적으로 「L」레벨로 출력한다.

단자 P1로부터 입력되는 리셋 신호 「RESET」이 「L」레벨인 때, 즉, 리셋 온 상태 시, 리셋 신호 발생 회로(31)의 각 플립플롭 회로(32, 33)의 단자 R에도, 「L」레벨의 리셋 신호 「RESET」가 입력되어, 리셋 신호 「INTERNAL_RESET」는 「L」레벨을 출력한다. 리셋 신호 「INTERNAL_RESET」가 「L」레벨인 때, 반도체 집적 회로 상의 리페어 신호 발생 회로 이외의 회로는 모두 초기화된다.

리셋 신호 「RESET」가 리셋 해제하여 「L」레벨에서 「H」레벨로 변화하면, 리페어 신호 발생 회로의 리셋이 해제되어, 퓨즈(3)가 절단되어 있지 않는 경우, 「H」레벨의 리페어 신호 「OUT」를 출력하고, 퓨즈(3)가 절단되어 있는 경우, 「L」레벨의 리페어 신호 「OUT」를 출력한다. 이 때, 리셋 신호 발생 회로(31)는 「L」레벨을 계속 유지하고, 반도체 집적 회로 상의 리페어 신호 발생 회로 이외의 회로는 리셋 그대로의 상태이다.

그 후, 단자 P3으로부터 시스템 클럭 「SYSTEM_CLK」이 공급되기 시작하면, 플립플롭 회로(32)는 시스템 클럭 「SYSTEM_CLK」의 최초의 상승에서 리셋 신호 「RESET」를 래치한다. 이 때, 리셋 해제 상태이기 때문에, 래치되는 리셋 신호 「RESET」는 「H」레벨의 데이터이다. 다음에, 시스템 클럭 「SYSTEM_CLK」의 두 번째의 상승이 각 플립플롭 회로(32, 33)에 입력되면, 플립플롭 회로(33)는 플립플롭 회로(32)로부터 입력된 「H」레벨의 데이터를 래치하여, 「H」레벨의 리셋 신호 「INTERNAL_RESET」를 출력한다.

이에 따라, 반도체 집적 회로 상의 리페어 신호 발생 회로 이외의 회로는 리셋 해제되게 된다. 이 경우, 반도체 집적 회로 상의 리페어 신호 발생 회로 이외의 다른 회로에는, 우선, 리셋 해제에 의해서 확정한 리페어 신호 「OUT」가 출력되고, 그 후, 시스템 클럭 「SYSTEM_CLK」 및 플립플롭 회로(32, 33)의 단수에 따른 분의 지연을 가져, 리셋 신호 발생 회로(31)로부터 리셋 신호 「INTERNAL_RESET」이 출력된다.

즉, 반도체 집적 회로에 입력되는 외부의 리셋 신호 「RESET」가 해제되어, 리페어 신호 발생 회로의 리셋이 해제되고, 퓨즈(3)의 절단/비절단 상태에 따라 반도체 집적 회로 내의 회로가 구제된 후, 시스템 클럭 「SYSTEM_CLK」 및 플립플롭 회로(32, 33)의 단수만큼 지연하여, 반도체 집적 회로 내의 회로가 동작하기 시작한다. 이 때문에, 완전히 반도체 집적 회로 내의 회로가 리페어된 후, 타이밍적으로 여유를 갖고, 반도체 집적 회로 내에 있어서의 리페어 신호 발생 회로 이외의 회로의 리셋 해제를 실행할 수 있다.

또, 상술한 실시예 3에서는 플립플롭 회로(32, 33)의 단수를 2단으로 설정했는데, 이에 한하지 않고, 3단 이상의 플립플롭 회로를 직접 접속하도록 하더라도 무방하다. 이 경우, 시스템 클럭 「SYSTEM_CLK」의 주기를 가미하여, 소망하는 지연 시간을 얻기 위한 단수를 설정하면 좋다.

본 실시예 3에 따르면, 리셋 신호 발생 회로(31)가 리페어 신호 발생 회로에 의한 리셋 해제를 확정하여, 반도체 집적 회로 내의 회로에 대한 리페어가 완전히 행하여진 후에, 이 반도체 집적 회로 내의 회로에 대한 리셋 해제를 행하도록 하고 있기 때문에, 리페어 동작과 리셋 동작과의 경합이 없어져, 안전한 타이밍으로 리페어 동작과 리셋 동작을 실행할 수 있다.

(실시예 4)

다음에, 본 발명의 실시예 4에 대하여 설명한다. 이 실시예 4에서는, 퓨즈(3)가 완전히 절단되어 있지 않은 경우에, 퓨즈(3)에 흐르는 미소 전류의 발생을 방지하여 저소비 전력화를 도모하도록 하고 있다.

도 4는 본 발명의 실시예 4인 리페어 신호 발생 회로의 구성을 나타내는 회로도이다. 도 4에 나타내는 리페어 신호 발생 회로(40)는 도 3에 나타낸 리페어 신호 발생 회로(30)에, 플립플롭 회로(41)와, 플립플롭 회로(42)와, 앤드(AND) 회로(43)를 더 부가한 구성이다. 그 밖의 구성은 도 3에 나타낸 리페어 신호 발생 회로(30)와 동일한 구성이며, 동일 구성 부분에는 동일 부호를 부여하고 있다.

도 4에 있어서, 플립플롭 회로(42)는 리셋 신호 발생 회로(31) 내의 플립플롭 회로(33)의 후단(後段)에 접속된다. 플립플롭 회로(42)의 단자 T에는 단자 P3을 거쳐서 시스템 클럭 「SYSTEM_CLK」이 공급된다. 또한, 플립플롭 회로(42)의 단자 R에는 리셋 신호 「RESET」가 공급된다. 또한, 플립플롭 회로(42)의 단자 D에는, 플립플롭 회로(33)의 단자 Y로부터의 출력이 입력되고, 플립플롭 회로(42)의 단자로부터 출력되는 리셋 신호 S2는 반전되어 앤드 회로(43)에 입력된다.

앤드 회로(43)에는 단자 P1로부터의 리셋 신호 「RESET」가 입력됨과 동시에, 상술한 플립플롭 회로(42)로부터 시스템 클럭 「SYSTEM_CLK」의 3클럭만큼 지연한 리셋 신호 S2가 입력된다. 이 때문에, 퓨즈 회로(44)에는 단자 P1로부터 입력되는 리셋 신호 「RESET」가 그대로 입력되어, 퓨즈(3)의 절단/비절단 상태에 따른 리페어 신호 S4를 플립플롭 회로(41)에 출력하게 된다. 그 후, 시스템 클럭 「SYSTEM_CLK」의 3클럭만큼 지연한 「H」레벨의 리셋 신호 S2의 반전 신호가 앤드 회로(43)의 타단에 입력되고, 이 리셋 신호 S2의 입력에 의해서 다시 「L」레벨의 리셋 온 상태를 나타내는 리셋 신호 S3이 퓨즈 회로(44)에 입력되어, 퓨즈 회로(44)는 리셋 상태로 된다.

이 리셋 신호 S2의 반전 신호가 앤드 회로(43)에 입력되어, 퓨즈 회로(44)가 리셋 상태로 되기 전에, 플립플롭 회로(41)의 단자 T에는 플립플롭 회로(33)의 단자 Y로부터 출력된 리셋 신호 S1을 반전한 신호가 입력되고, 이 리셋 신호 S1을 래치 클럭으로 하여, 리셋 신호 S1이 「L」레벨인 때에 단자 D에 입력되는 리셋 신호 S4를 취입하고, 「H」레벨인 때에 이 취입한 리셋 신호 S4의 데이터를 래치하여, 리페어 신호 「OUT」로서 출력한다. 즉, 플립플롭 회로(41)는 시스템 클럭 「SYSTEM_CLK」 2클럭만큼 경과하기까지 퓨즈 회로(44)가 확실히 판정한 리페어 신호 S4를 취입하여, 시스템 클럭 「SYSTEM_CLK」 2클럭만큼 경과후, 래치한 리셋 신호 「OUT」를 단자 P2에 출력한다.

또한, 플립플롭 회로(33)로부터 출력되는 리셋 신호 S1은 시스템 클럭 「SYSTEM_CLK」 2클럭만큼 지연한 신호이며, 리셋 신호 S2에 의해서 퓨즈 회로(44)가 재리셋되기 전에, 퓨즈(3)의 절단 상태에 따른 정상적인 리페어 신호 S4가 플립플롭 회로(41)에 확실히 취입되게 된다. 한편, 이 리셋 신호 S1은 단자 P1로부터 입력되는 리셋 신호 「RESET」를 시스템 클럭 「SYSTEM_CLK」 2클럭만큼 지연한 리셋 신호 「INTERNAL_RESET」로서 단자 P4에 출력된다.

이에 따라, 예컨대 퓨즈 회로(44)의 퓨즈(3)가 완전히 절단되지 않고, 예컨대 수십 MΩ의 높은 저항을 갖는 경우이더라도, n채널 트랜지스터(2)가 오프 상태로 되기 때문에, 퓨즈(3)에는 전원 Vcc, 노드 N2, 퓨즈(3)를 거친 미소 전류가 흐르는 패스가 생성되지 않아, 저소비 전력화를 촉진하게 된다. 한편, 상술한 바와 같이, 플립플롭 회로(41)는 퓨즈(3)의 절단 상태에 따른 정상적인 리페어 신호 S4를 확실히 취입하여, 리페어 신호 「OUT」로서 단자 P2에 출력한다.

또, 상술한 실시예 4에서는 플립플롭 회로(41)가, 플립플롭 회로(33)가 출력하는 리셋 신호 S1의 반전 신호를 래치 클럭으로 하여, 시스템 클럭 「SYSTEM_CLK」 2클럭만큼 지연한 상태로 단자 P2에 리페어 신호 「OUT」를 출력함과 동시에, 리셋 신호 S1을 리셋 신호 「INTERNAL_RESET」로서 단자 P4에 출력하고 있지만, 플립플롭 회로(42)로부터 출력되는 리셋 신호 S2를 리셋 신호 「INTERNAL_RESET」로서 단자 P4에 출력하도록 하더라도 무방하다. 이 경우, 단자 P2로부터 출력되는 리페어 신호 「OUT」에 의한 리페어 동작과 단자 P4로부터 출력되는 리셋 신호 「INTERNAL_RESET」에 의한 리셋 동작과의 경합을 확실히 피할 수 있다.

이 실시예 4에 따르면, 플립플롭 회로(41)에 의해서 퓨즈(3)의 절단 상태에 따른 정상적인 리페어 신호 「OUT」를 출력할 수 있음과 동시에, 이 플립플롭 회로(41)가 이 정상적인 리페어 신호 「OUT」를 취입한 후에, 앤드 회로(43)에 의해서 다시 퓨즈 회로(44)를 리셋하여 n채널 트랜지스터(2)를 오프 상태로 하도록 하고 있기 때문에, 퓨즈(3)의 절단이 완전하지 않은 경우이더라도, 이 퓨즈(3)에는 전류가 흐르지 않아 저소비 전력화를 도모할 수 있다.

이상 설명한 바와 같이, 본 발명의 제 1 특징에 따르면, 제 1 p채널 트랜지스터와 n채널 트랜지스터의 각 게이트에 리셋 온 상태를 나타내는 리셋 신호가 입력되면, 접속점에 리셋 신호를 반전한 전위 레벨이 발생하여, 제 2 p채널 트랜지스터 및 인버터에 의해서 구성되는 폐루프가 이 전위 레벨을 래치해서, 인버터로부터 이 전위 레벨을 반전한 전위 레벨을 갖는 리페어 신호를 출력하는 초기화를 실행한다. 리셋 온 상태를 나타내는 리셋 신호를 반전한 전위 레벨을 갖고, 리셋 해제를 나타내는 리셋 신호가 입력되면, 접속점의 전위 레벨은 이 리셋 신호를 반전한 전위 레벨로 되어, 퓨즈가 절단되어 있지 않은 경우에, 제 2 p채널 트랜지스터 및 인버터에 의해서 구성되는 폐루프가 이 전위 레벨을 래치하여, 이 전위 레벨을 반전한 리페어 신호를 인버터로부터 출력한다. 한편, 퓨즈가 절단되어 있는 경우, 제 2 p채널 트랜지스터 및 인버터에 의해서 구성되는 폐루프의 상태는 초기화시의 상태를 유지하여, 인버터로부터 리셋 해제를 나타내는 리셋 신호를 반전한 리페어 신호가 출력된다. 여기서, 리셋 해제를 나타내는 리셋 신호가 입력되어, 퓨즈가 접속되어 있는 경우, 제 2 p채널 트랜지스터의 온 저항은 n채널 트랜지스터의 온 저항에 비해 크기 때문에, 이들 온 저항에 의한 전압의 분압비에 의해서 접속점에 있어서의 전기 불안정을 없애서, 퓨즈가 접속되어 있는 상태를 나타내는 리페어 신호를 확실하고 또한 안정하게 출력할 수 있도록 하고 있기 때문에, 확실하고 또한 안정한 리페어 신호를 간단한 구성에 의해서 출력할 수 있음과 동시에, 리셋 해제 후에 있어서 퓨즈의 절단/비절단에 관계없이 전원에서 접지로의 전류 패스가 발생하지 않기 때문에, 저소비 전력화를 높일 수 있다는 효과를 얻을 수 있다.

본 발명의 제 2 특징에 따르면, 캐패시터가 전원과 접속점의 사이에 마련되어, 리셋 해제 직후에 있어서의 접속점의 전위의 변동을 최소한으로 억제하도록 하고 있기 때문에, 더욱 확실하고 또한 안정한 리페어 신호를 출력할 수 있다고 하는효과를 얻을 수 있다.

본 발명의 제 3 특징에 따르면, 지연 회로는, 리셋 해제에 의한 리페어 신호의 확정후, 리셋 해제를 나타내는 리셋 신호를 지연시켜, 리페어 신호 발생 회로가 탑재되는 반도체 집적 회로 상의 다른 회로에 출력하여, 리페어 신호에 의한 리페어 동작과 리셋 해제 동작이 경합하지 않도록 하고 있기 때문에, 반도체 집적 회로 상의 다른 회로에 있어서의 리페어 동작과 리셋 해제 동작을 안전하게 실행할 수 있다고 하는 효과를 얻을 수 있다.

본 발명의 제 4 특징에 따르면, 시스템 클럭의 주기와 플립플롭 회로의 단수에 의해서 리셋 해제를 나타내는 리셋 신호의 지연 시간을 적절히 설정할 수 있도록 하고 있기 때문에, 더욱 안전한 리페어 동작과 리셋 해제 동작을 실행할 수 있다고 하는 효과를 나타낸다.

본 발명의 제 5 특징에 따르면, 우선, 리셋 신호 입력 회로를 거쳐서, 리셋 온 상태를 나타내는 리셋 신호로부터 리셋 해제를 나타내는 리셋 신호가 상기 제 1 p채널 트랜지스터 및 상기 n채널 트랜지스터의 게이트에 입력됨으로써, 상기 인버터로부터 상기 퓨즈의 절단 상태에 따른 리페어 신호가 출력된다. 그 후, 제 2 플립플롭 회로는 상기 복수단의 플립플롭 회로가 지연 출력하는 리셋 신호에 응답하여 상기 인버터가 출력하는 리페어 신호를 래치한다. 그 후, 제 3 플립플롭 회로는 상기 복수단의 플립플롭 회로가 지연 출력하는 리셋 신호를 더 지연시키고, 리셋 신호 입력 회로는 상기 제 3 플립플롭 회로가 지연 출력하는 리셋 신호의 반전 신호와 해당 리페어 신호 발생 회로에 입력되는 상기 리셋 신호의 논리곱을 취하여, 상기 제 1 p채널 트랜지스터 및 상기 n채널 트랜지스터의 게이트에 출력하여, 해당 리페어 신호 발생 회로를 재리셋해서, 상기 퓨즈가 완전히 절단되어 있지 않은 고저항 상태이더라도, 상기 n채널 트랜지스터가 오프 상태가 되기 때문에, 해당 퓨즈를 거친 미소 전류가 흐르는 일이 없게 된다. 한편, 상기 제 2 플립플롭 회로는 상기 리셋 신호 입력 회로에 의해서 해당 리셋 신호 발생 회로를 재리셋하기 전에, 퓨즈의 절단 상태에 따른 리페어 신호를 래치하고 있기 때문에, 정상적인 리페어 신호가 출력되도록 하고 있으므로, 퓨즈의 절단 상태가 완전하지 않은 경우에, 해당 퓨즈를 거친 미소 전류의 발생을 방지하여, 저소비 전력화를 더욱 촉진할 수 있다고 하는 효과를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

전압 Vcc을 공급하는 전원에 소스가 접속되고, 게이트에 리셋 신호가 입력되는 제 1 p채널 트랜지스터와,

드레인이 상기 제 1 p채널 트랜지스터의 드레인에 접속되며, 게이트에 상기 리셋 신호가 입력되는 n채널 트랜지스터와,

일단이 접지되고 다른 단이 상기 n채널 트랜지스터의 소스에 접속된 퓨즈와,

상기 제 1 p채널 트랜지스터와 상기 n채널 트랜지스터의 접속점에 드레인이 접속되고, 소스가 상기 전원에 접속되며, 상기 n채널 트랜지스터에 비해 온 저항이 큰 제 2 p채널 트랜지스터와,

입력측이 상기 접속점에 접속되고, 출력측이 상기 제 2 p채널 트랜지스터의 게이트에 접속되며, 리페어 신호를 출력하는 인버터

를 구비한 것을 특징으로 하는 리페어 신호 발생 회로.
제 1 항에 있어서,

상기 전원과 상기 접속점의 사이에 캐패시터를 더 접속한 것을 특징으로 하는 리페어 신호 발생 회로.
제 1 항 또는 제 2 항에 있어서,

리셋 해제를 나타내는 상기 리셋 신호를 지연시키는 지연 회로를 더 구비하며,

상기 리페어 신호 발생 회로가 탑재되는 반도체 집적 회로 상의 다른 회로에 리셋 해제를 나타내는 상기 리셋 신호를 지연 출력하는 것을 특징으로 하는

리페어 신호 발생 회로.