KR100912151B1 - 반도체 집적 회로 장치 및 그 동작 방법 - Google Patents

반도체 집적 회로 장치 및 그 동작 방법 Download PDF

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Abstract

인접하는 메모리 셀의 부유 게이트 전극 간 용량에 의한 다치 셀의 임계값 변동을 억제하는 반도체 집적 회로 장치 및 그 동작 방법을 제공한다. m치(m은 2 이상의 자연수)의 데이터를 기억하는 부유 게이트형의 제1 메모리 셀과, 제1 메모리 셀 사이에 배치되고, n치(n은 m보다 큰 자연수)의 데이터를 기억하는 부유 게이트형의 제2 메모리 셀이 혼재하여 배열된 메모리 셀 어레이와, 먼저 제1 메모리 셀에 데이터를 기입한 후에 제2 메모리 셀에 데이터를 기입하는 제어 회로를 구비한 것을 특징으로 하고 있다.
Figure R1020070096421
메모리 셀, 기억 데이터, 제어 회로, 로우 디코더, 데이터 유지 회로

Description

반도체 집적 회로 장치 및 그 동작 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND OPERATION METHOD THEREOF}
본 출원은 2006년 9월 25일에 출원된 일본 특허 출원 제2006-258395호에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 집적 회로 장치 및 그 동작 방법에 관한 것으로, 특히, 다치 데이터를 기억하는 메모리 셀을 포함하는 반도체 집적 회로 장치 및 그 동작 방법에 관한 것이다.
정보를 전기적으로 일괄 소거·재기입 가능하며, 또한 전원이 공급되지 않아도 기입된 정보가 유지되는 불휘발성 반도체 기억 장치는, 최근, 특히 휴대 기기를 중심으로 널리 이용되고 있다. 이러한, 불휘발성 반도체 기억 장치는, 절연막으로 둘러싸인 미소한 부유 게이트 전극을 갖는 기억용 MOS(Metal Oxide Semiconductor) 트랜지스터와, 데이터 입출력의 배선 등으로 구성되고, 부유 게이트 전극에 전하를 축적하여 기억을 유지한다.
최근, 불휘발성 반도체 기억 장치는 미세화가 진행되어, 인접하는 메모리 셀의 간격이 매우 좁아져 오고 있다. 셀 간의 간격이 좁아지면, 인접하는 셀에서의 부유 게이트 간 용량이 커져서, 먼저 기입한 셀의 임계값이, 후에 기입한 옆의 셀과의 부유 게이트 전극 간 용량의 영향을 받아 변동하기 쉬워진다. 특히, 1개의 셀에 다치 데이터를 기억하는 다치 메모리(예를 들면 특허 문헌1)는, 복수의 임계값을 갖기 때문에, 1데이터당의 임계값 분포를 매우 좁게 제어할 필요가 있어, 옆의 셀의 축적 전하에 따라서 임계값이 변동한다는 문제가 일어나기 쉽다.
[특허 문헌1] 일본 특개 2004-192789호 공보
본 발명의 일 양태에 따르면, m치(m은 2 이상의 자연수)의 데이터를 기억하는 부유 게이트형의 제1 메모리 셀과, 상기 제1 메모리 셀 사이에 배치되고, n치(n은 m보다 큰 자연수)의 데이터를 기억하는 부유 게이트형의 제2 메모리 셀이 혼재하여 배열된 메모리 셀 어레이를 구비한 것을 특징으로 하는 반도체 집적 회로 장치가 제공된다.
또한, 본 발명의 다른 일 양태에 따르면, m치(m은 2 이상의 자연수)의 데이터를 기억하는 부유 게이트형의 제1 메모리 셀과, 상기 제1 메모리 셀 사이에 배치되고, n치(n은 m보다 큰 자연수)의 데이터를 기억하는 부유 게이트형의 제2 메모리 셀이 혼재하여 배열된 메모리 셀 어레이와, 먼저 상기 제1 메모리 셀에 데이터를 기입한 후에 상기 제2 메모리 셀에 데이터를 기입하는 제어 회로를 구비한 것을 특 징으로 하는 반도체 집적 회로 장치가 제공된다.
또한, 본 발명의 또 다른 일 양태에 따르면, m치(m은 2 이상의 자연수)의 데이터를 기억하는 부유 게이트형의 제1 메모리 셀과, 상기 제1 메모리 셀 사이에 배치되고, n치(n은 m보다 큰 자연수)의 데이터를 기억하는 부유 게이트형의 제2 메모리 셀이 혼재하여 배열된 메모리 셀 어레이에 데이터를 기입할 때에, 먼저 상기 제1 메모리 셀에 데이터를 기입한 후에 상기 제2 메모리 셀에 데이터를 기입하는 것을 특징으로 하는 반도체 집적 회로 장치의 동작 방법이 제공된다.
도 2는, 본 발명의 실시 형태에 따른 반도체 집적 회로 장치로서의 불휘발성 반도체 기억 장치의 구성을 도시하는 블록도이다.
본 실시 형태에 따른 불휘발성 반도체 기억 장치는, 메모리 셀 어레이(11)와, 로우 디코더(13)와, 컬럼 디코더(14)와, 데이터 유지 회로(15)와, 데이터 입출력 버퍼(16)와, 제어 회로(12)를 구비하고 있다.
도 3은 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치에서의 메모리 셀 어레이(11)의 회로 구성을 도시하는 모식도이다.
도 1은, 그 메모리 셀 어레이(11)에서의 주요부의 셀 배열을 도시하는 모식도이다.
메모리 셀 어레이(11)는, 복수의 메모리 셀 MC1, MC2와, 복수의 비트선 BL과, 복수의 워드선 WL과, 공통 소스선 SL을 갖는다. 메모리 셀 어레이(11)에는, 서로 기억 비트수가 상이한 제1 메모리 셀 MC1과, 제2 메모리 셀 MC2가 혼재하여 배치되어 있다. 이들 메모리 셀 MC1, MC2는, 매트릭스 형상으로 배치되어 있다.
제1 메모리 셀 MC1 및 제2 메모리 셀 MC2는 모두, 채널과 제어 게이트 전극(컨트롤 게이트 전극) 사이에 부유 게이트 전극을 형성한 부유 게이트형의 메모리 셀이다. 도 1에 도시되는 바와 같이, 예를 들면 실리콘 등의 반도체층(2)에 드레인/소스 영역(3)이 형성되고, 그 위에 절연막을 개재하여 부유 게이트 전극(5)이 형성되어 있다. 부유 게이트 전극(5) 상에 절연막을 개재하여 제어 게이트 전극(10)이 형성되어 있다. 부유 게이트 전극(5)은, 절연막에 의해 둘러싸여, 전기적으로 어디에도 접속되어 있지 않다.
본 실시 형태에 따른 불휘발성 반도체 기억 장치는, 예를 들면 NAND형 플래시 메모리이며, 메모리 셀 어레이(11)는, 복수의 NAND 셀 열을 갖는다. 1개의 NAND 셀 열은, 비트선 BL과 소스선 SL 사이에서 직렬 접속된 복수의 메모리 셀 MC1, MC2를 갖는다. NAND 셀 열에서의 메모리 셀 MC1, MC2는, 인접하는 메모리 셀 간에서 드레인/소스 영역(3)을 공유하여 직렬 접속되어 있다.
각 NAND 셀 열의 일단과 타단에는, 각각, 선택 트랜지스터 ST1, ST2가 접속되어 있다. 선택 트랜지스터 ST1은, 공통의 소스선 SL에 접속되어 있다. 선택 트랜지스터 ST2는, 복수의 비트선 BL 중 대응하는 것에 접속되어 있다. 선택 트랜지스터 ST1의 게이트는, 선택선 SG1에 접속되어 있다. 선택 트랜지스터 ST2의 게이트는, 선택선 SG2에 접속되어 있다.
각 메모리 셀 MC1, MC2의 제어 게이트 전극(컨트롤 게이트 전극)은, 복수의 워드선 WL 중 대응하는 것에 접속되어 있다. 1개의 워드선 WL에 대하여, 각 NAND 열이 대응하는 메모리 셀 MC1, MC2가 공통으로 접속되어, 1페이지 pg가 구성된다. 예를 들면, 그 1페이지 pg 단위로 동시에 데이터 기입이 행해진다.
다시 도 2를 참조하여 설명하면, 로우 디코더(13)는, 메모리 셀 어레이(11)중의 워드선 WL을 선택하고, 선택된 워드선 WL에, 읽어내기, 기입 혹은 소거에 필요한 전압을 인가한다.
데이터 유지 회로(15)는, 메모리 셀 어레이(11)로부터의 데이터 읽어내기 시에는, 비트선 BL을 통하여 읽어내어지는 데이터를 일시적으로 유지하고, 메모리 셀 어레이(11)에 대한 데이터 기입 시에는, 기입 데이터를 일시적으로 유지하고, 비트선 BL을 통하여 메모리 셀 어레이(11)에 공급한다.
데이터 유지 회로(15)에는, 데이터 입출력 버퍼(16)와 컬럼 디코더(14)가 접속되어 있다. 데이터 읽어내기 시에는, 데이터 유지 회로(15)에서 유지되어 있는 읽어내기 데이터 중, 컬럼 디코더(14)의 출력에 따라서 선택된 데이터만이 데이터 입출력 버퍼(16)를 통하여 외부로 읽어내어지고, 데이터 기입 시에는, 데이터 입출력 버퍼(16)를 통하여 외부로부터 공급되는 기입 데이터가, 컬럼 디코더(14)의 출력에 따라서 선택된 데이터 유지 회로(15) 내의 래치 회로에 유지된다.
메모리 셀 어레이(11), 로우 디코더(13), 컬럼 디코더(14), 데이터 유지 회로(15), 데이터 입출력 버퍼(16)는, 제어 회로(12)에 접속되어 있다. 제어 회로(12)는, 외부로부터의 커맨드를 디코드하여 각종 제어 신호를 출력한다. 제어 회로(12)로부터 출력되는 제어 신호에 기초하여, 메모리 셀 어레이(11), 로우 디코더(13), 컬럼 디코더(14), 데이터 유지 회로(15), 데이터 입출력 버퍼(16) 등의 동 작이 제어된다.
각 NAND 셀 열에는, 도 1에 도시되는 바와 같이, 제1 메모리 셀 MC1과, 제2 메모리 셀 MC2가, 교대로 배열하여 직렬 접속되어 있다. 제1 메모리 셀 MC1은, m치(m은 2 이상의 자연수)의 데이터를 기억한다. 제2 메모리 셀 MC2는, n치(n은 m보다 큰 자연수)의 데이터를 기억한다. 예를 들면, 제1 메모리 셀 MC1은, 2치(1 비트) 데이터를 기억하고, 제2 메모리 셀 MC2는, 4치(2 비트) 데이터를 기억한다.
도 4는, 제1 메모리 셀 MC1에, 2치(1 비트)의 논리 데이터("0", "1")를 기억시키는 경우의, 임계값 분포를 도시하는 도면이다.
도 5는, 제2 메모리 셀 MC2에, 4치(2 비트)의 논리 데이터("01", "00", "10 ", "11")를 기억시키는 경우의, 임계값 분포를 도시하는 도면이다.
도 4, 도 5에서, 종축이 임계값 Vth를 나타내고, 횡축은 각각의 임계값에 있는 메모리 셀의 빈도를 나타낸다.
각 NAND 셀 열에서의 기억 데이터의 합계 비트수가 2의 i승(i는 2 이상의 자연수)으로 되도록, 각 NAND 셀 열에서 직렬 접속된 제1 메모리 셀 MC1 및 제2 메모리 셀 MC2의 수(워드선 WL의 개수)가 설정되어 있다. 예를 들면, 각 NAND 셀 열에서의 기억 비트수가, 32 비트, 64비트, 또는 128비트로 되도록, 제1 메모리 셀 MC1 및 제2 메모리 셀 MC2의 수가 설정되어 있다. 따라서, 이 조건을 만족시키기 위해서, 각 NAND 셀 열에서, 제1 메모리 셀 MC1과 제2 메모리 셀 MC2가 반드시 교대로 배열하는 것은 아닌 부분(제1 메모리 셀 MC1이 2개 계속되는 부분, 또는 제2 메모리 셀 MC2가 2개 계속되는 부분)이 일부 존재하는 경우가 있을 수 있다.
불휘발성 반도체 장치는, 양자 역학적 터널 현상에 의해 반도체층(2)의 채널로부터 부유 게이트 전극(5)에 전자를 주입함으로써 부유 게이트 전극(5)에 전자를 축적하고, 그 부유 게이트 전극(5) 내에 축적된 전자의 량에 의해, 메모리 셀 트랜지스터의 임계값(전압) Vth가 시프트하고, 그에 의해 논리 데이터를 기억한다. 소자의 미세화가 진행되어, 인접하는 부유 게이트 전극(5) 간의 거리가 작아지면, 부유 게이트 전극 간 용량이 증대한다는 문제가 있다.
도 7a 및 도 7b는, 예를 들면 4치 셀에서의 인접하는 부유 게이트 전극(5) 간의 용량 결합을 설명하기 위한 모식도이다.
도 7a의 상태로부터 도 7b의 상태로 기입이 행해져 가는 경우에, 인접하는 부유 게이트 전극(5) 간의 거리가 작아지면, 예를 들면 먼저 데이터 "10"이 기입되어 그 데이터를 유지하고 있는 부유 게이트 전극(5)의 임계값이, 다음으로 예를 들면 데이터 "01"이 기입된 옆의 부유 게이트 전극(5)의 전하의 영향을 받아서 변동하는 경우가 일어날 수 있다.
이에 의해, 본래는 도 5에서 실선으로 나타내어지는 범위로 설정될 데이터 "10"의 임계값 분포가, 2점 쇄선으로 나타낸 바와 같이 시프트하여, 데이터 "00"의 임계값 분포와의 간격이 좁아져, 디바이스의 신뢰성을 저하시키는 요인으로 될 수 있다.
NAND형 플래시 메모리에서는, 기입의 전에, 일괄 소거 동작에 의해, 전체 메모리 셀이 소거 상태("1" 또는 "11")로 되어 있다. 즉, 부유 게이트 전극(5)으로부터 전자가 뽑아내어져서, 모든 메모리 셀은, 임계값이 예를 들면 마이너스 1V 이 하로 된다. 그리고, "1" 또는 "11"을 기입할 때에는 메모리 셀의 상태를 바꾸지 않고, "0", "10", "00" 또는 "01"을 기입할 때만 부유 게이트 전극(5)에 전자를 주입하여, 임계값을 원하는 범위로 설정하여, 데이터를 기입한다.
인접하는 메모리 셀 간에서, 먼저 데이터가 기입된 메모리 셀쪽이, 옆의 메모리 셀과의 부유 게이트 전극 간 용량에 의한 임계값 변동의 영향을 받는다. 데이터 기입 시에는, 임계값을 모니터하면서 기입하므로, 데이터를 기입하고 있는 메모리 셀에 대해서는, 옆의 메모리 셀로부터 부유 게이트 전극 간 용량의 영향을 받아도, 원하는 임계값 분포로 설정할 수 있다. 즉, 인접하는 메모리 셀 간에서, 후에 데이터 기입을 행하는 메모리 셀은, 먼저 데이터 기입이 행해진 옆의 메모리 셀로부터 부유 게이트 전극 간 용량의 영향을 받아도, 임계값을 모니터링하면서 하는 데이터 기입에 의해, 원하는 임계값 분포로 설정할 수 있다.
본 실시 형태에서는, 다치(4치) 데이터의 기입을 행하는 제2 메모리 셀 MC2를, 2치 데이터의 기입을 행하는 제1 메모리 셀 MC1 사이에 두어, 제2 메모리 셀 MC2가 인접하지 않도록 제2 메모리 셀 MC2끼리를 분리하여 배치함과 함께, 데이터 기입 시, 제어 회로(12)는, 제1 메모리 셀 MC1에의 데이터 기입을 먼저 행한 후에, 제2 메모리 셀 MC2에의 데이터 기입을 행하도록 구성하고 있다. 따라서, 제2 메모리 셀 MC2에 대하여 임계값을 모니터하면서 기입한 후에는, 옆의 제1 메모리 셀 MC1에는 기입은 행해지지 않기 때문에, 제2 메모리 셀 MC2의 기입 후에, 옆의 제1 메모리 셀 MC1의 기입이 행해지는 것에 의한 제2 메모리 셀 MC2의 임계값 분포의 변동을 억제할 수 있다. 즉, 제2 메모리 셀 MC2의 기입 시에 설정된 원하는 임계 값 분포를 안정되게 유지할 수 있다.
먼저 기입되는 제1 메모리 셀 MC1은, 제2 메모리 셀 MC2의 기입 시에 부유 게이트 전극 간 용량의 영향을 받아, 제1 메모리 셀 MC1에 설정 유지된 임계값이 변동하지만, 2치 셀인 제1 메모리 셀 MC1은, 기입 상태의 임계값 분포(도 4)를, 4치 셀인 제2 메모리 셀 MC2의 기입 상태의 임계값 분포(도 5)보다도 넓게 취할 수 있으므로, 다소 임계값 분포가 변동한다고 하여도, 읽기 및 쓰기의 동작에 심각한 영향을 주지 않는다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 2치 셀인 제1 메모리 셀 MC1과, 다치 셀인 제2 메모리 셀 MC2를 혼재시킴으로써, 2치 셀만의 메모리 셀 어레이보다도 기억 용량을 크게 할 수 있고, 게다가, 기입 상태에서의 임계값 분포가 2치 셀에 비하여 좁은 다치 셀에 생기기 쉬운 문제(부유 게이트 전극 간 용량에 의한 임계값 변동)를 억제하여, 신뢰성을 확보할 수 있다.
전술한 구체예에서, 다치 데이터 기억 셀인 제2 메모리 셀 MC2는 4치 데이터를 기억하는 메모리 셀로 하였지만, 4치에 한하지 않고, 3치 혹은 5치 이상의 데이터를 기억하는 메모리 셀이어도 된다.
또한, 예를 들면, 제1 메모리 셀 MC1이 4치 셀, 제2 메모리 셀이 MC2가 8치 셀이라고 하는 조합, 제1 메모리 셀 MC1이 2치 셀, 제2 메모리 셀이 MC2가 8치 셀이라고 하는 조합의 경우에도, 본 발명은 유효하다.
즉, m치 셀(m은 2 이상의 자연수)보다 큰 기억 용량을 갖는 n치 셀(n은 m보다 큰 자연수)을, 이 n치 셀보다 기억 용량은 작지만 기입 상태에서의 임계값 분포 가 넓은 m치 셀 사이에 두어, n치 셀이 인접하지 않도록 n치 셀끼리를 분리하여 배치함과 함께, m치 셀에의 데이터 기입을 먼저 행한 후에, n치 셀에의 데이터 기입을 행하도록 함으로써, m치 셀만의 메모리 셀 어레이보다도 기억 용량을 크게 할 수 있고, 게다가, n치 셀만의 메모리 셀 어레이에 생기기 쉬운 문제(부유 게이트 전극 간 용량에 의한 임계값 변동)를 억제하여, 신뢰성을 확보할 수 있다.
도 6은 NAND 셀 열에서의 셀 배열의 다른 구체예를 도시하는 모식도이다.
본 구체예에서는, 제2 메모리 셀(다치 셀) MC2를 2개의 제1 메모리 셀(2치 셀) MC1 사이에 두어 이루어지는 3개의 메모리 셀을 하나의 유닛으로 하고, 이 유닛을, NAND 셀 열 방향(직렬 접속 방향)으로 반복하여 배열하고 있다.
본 구체예에서도, 2치 셀보다 큰 기억 용량을 갖는 다치 셀을, 다치 셀보다 기억 용량은 작지만 기입 상태에서의 임계값 분포가 넓은 2치 셀 사이에 두어, 다치 셀이 인접하지 않도록 다치 셀끼리를 분리하여 배치함과 함께, 2치 셀에의 데이터 기입을 먼저 행한 후에, 다치 셀에의 데이터 기입을 행하도록 함으로써, 2치 셀만의 메모리 셀 어레이보다도 기억 용량을 크게 할 수 있고, 게다가, 다치 셀만의 메모리 셀 어레이에 생기기 쉬운 문제(부유 게이트 전극 간 용량에 의한 임계값 변동)를 억제하여, 신뢰성을 확보할 수 있다.
단, 본 구체예에서는, 다치 셀의 사이에 2개의 2치 셀이 배치되는 것으로 되어, 다치 셀의 사이에 1개의 2치 셀이 배치되는 전술한 도 1에 도시하는 구체예 쪽이, 동일한 비트수로 한 경우의 메모리 셀 어레이 사이즈를 작게 할 수 있다. 혹은, 도 1의 구조와, 도 6의 구조에서, 메모리 셀 어레이의 사이즈를 동일하게 한 경우, 도 1의 구조 쪽이 기억 용량을 크게 할 수 있다.
제1 메모리 셀 MC1과, 제2 메모리 셀 MC2가 교대로 배열한 부분에서의, 그들 제1 메모리 셀 MC1과 제2 메모리 셀 MC2는, 비트선에 대하여 병렬 접속된 구조이어도 된다.
또한, 도 8은, 워드선 WL(제어 게이트 전극(10))의 연장 방향에서의, 셀 어레이 주요부의 단면 구조를 도시하는 모식도이다.
이 도 8에 도시되는 바와 같이, 워드선 WL 연장 방향으로, 제1 메모리 셀 MC1과 제2 메모리 셀 MC2가, 교대로 배열하는 구조이어도 된다. 워드선 연장 방향으로 인접하는 셀 간은, 소자 분리 절연층(8)에 의해 절연 분리되어 있다.
이 도 8에 도시하는 셀 열의 기입 시, 전술한 제어 회로(12)는, 제1 메모리 셀 MC1에의 데이터 기입을 먼저 행한 후에, 제2 메모리 셀 MC2에의 데이터 기입을 행한다.
제1 메모리 셀 MC1(2치 셀)의 기입 시, 제2 메모리 셀 MC2(4치 셀)의 선택 트랜지스터는 오프로 되어, 그 제2 메모리 셀 MC2의 채널 전위가 올라서, 제2 메모리 셀 MC2의 부유 게이트 전극(5)에 채널로부터 전자가 주입되지 않는, 즉 기입되지 않는다. 제2 메모리 셀 MC2의 기입 시에는, 제1 메모리 셀 MC1의 선택 트랜지스터는 오프로 되어, 그 제1 메모리 셀 MC1의 채널 전위가 올라서, 제1 메모리 셀 MC1의 부유 게이트 전극(5)에 채널로부터 전자가 주입되지 않는, 즉 기입되지 않는다. 이와 같이 하여, 워드선 WL을 공통으로 하는 메모리 셀 간에서도, 선택적으로 기입을 행할 수 있다.
본 구체예에서도, 제2 메모리 셀 MC2에 대하여 임계값을 모니터하면서 기입한 후에는, 옆의 제1 메모리 셀 MC1에는 기입은 행해지지 않기 때문에, 제2 메모리 셀 MC2의 기입 후에, 옆의 제1 메모리 셀 MC1의 기입이 행해지는 것에 의한 제2 메모리 셀 MC2의 임계값 분포의 변동을 억제할 수 있다. 즉, 제2 메모리 셀 MC2의 기입 시에 설정된 원하는 임계값 분포를 안정되게 유지할 수 있다.
먼저 기입되는 제1 메모리 셀 MC1은, 제2 메모리 셀 MC2의 기입 시에 부유 게이트 전극 간 용량의 영향을 받아, 제1 메모리 셀 MC1에 설정 유지된 임계값이 변동하지만, 2치 셀인 제1 메모리 셀 MC1은, 기입 상태의 임계값 분포를, 4치 셀인 제2 메모리 셀 MC2의 기입 상태의 임계값 분포보다도 넓게 취할 수 있으므로, 다소 임계값 분포가 변동한다고 하여도, 읽기 및 쓰기의 동작에 심각한 영향을 받지 않는다.
전술한 구체예에 관해서, 당업자가 적절히 설계 변경을 가한 것도, 본 발명의 특징을 구비하고 있는 한, 본 발명의 범위에 포함된다.
도 1은 본 발명의 실시 형태에 따른 반도체 집적 회로 장치에서의 메모리 셀 어레이 주요부의 셀 배열을 도시하는 모식도.
도 2는 본 발명의 실시 형태에 따른 반도체 집적 회로 장치의 구성을 도시하는 블록도.
도 3은 본 발명의 실시 형태에 따른 반도체 집적 회로 장치에서의 메모리 셀 어레이의 회로 구성을 도시하는 모식도.
도 4는 제1 메모리 셀에, 2치(1 비트)의 논리 데이터("0", "1")를 기억시키는 경우의, 임계값 분포를 도시하는 도면.
도 5는 제2 메모리 셀에, 4치(2 비트)의 논리 데이터("01", "00", "10", "11")를 기억시키는 경우의, 임계값 분포를 도시하는 도면.
도 6은 본 발명의 다른 실시 형태에 따른 반도체 집적 회로 장치에서의 메모리 셀 어레이 주요부의 셀 배열을 도시하는 모식도.
도 7a 및 도 7b는 4치 셀에서의 인접하는 부유 게이트 전극 간의 용량 커플링을 설명하기 위한 모식도.
도 8은 본 발명의 또 다른 실시 형태에 따른 반도체 집적 회로 장치에서의 메모리 셀 어레이 주요부의 셀 배열을 도시하는 모식도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리 셀 어레이 12 : 제어 회로
13 : 로우 디코더 14 : 컬럼 디코더
15 : 데이터 유지 회로 16 : 데이터 입출력 버퍼

Claims (20)

  1. m치(m은 2 이상의 자연수)의 데이터를 기억하는 부유 게이트형의 제1 메모리 셀과,
    상기 제1 메모리 셀 사이에 배치되고, n치(n은 m보다 큰 자연수)의 데이터를 기억하는 부유 게이트형의 제2 메모리 셀이 혼재하여 배열된 메모리 셀 어레이를 구비하고,
    상기 제1 메모리 셀과, 상기 제2 메모리 셀은, 비트선과 소스선 사이에서 직렬 접속된 부분에서 교대로 배열하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 비트선과 상기 소스선 사이에서 직렬 접속된 부분에서의 기억 데이터의 합계 비트수가 2의 i승(i는 2 이상의 자연수)으로 되도록, 상기 직렬 접속된 상기 제1 메모리 셀 및 상기 제2 메모리 셀의 수가 설정되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 제1 메모리 셀과 상기 제2 메모리 셀은, 워드선이 형성된 방향에서, 서로를 절연하는 영역을 그들 사이에 두고, 교대로 배열하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서,
    상기 제1 메모리 셀은 2치 데이터를 기억하고, 상기 제2 메모리 셀은 3치 이상의 다치 데이터를 기억하는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제5항에 있어서,
    상기 제2 메모리 셀은 4치 데이터를 기억하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제1항에 있어서,
    상기 메모리 셀 어레이는, 불휘발성 반도체 메모리인 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제1항에 있어서,
    상기 제1 메모리 셀은, 상기 제2 메모리 셀보다도, 데이터 기입 상태에서의 임계값 분포가 넓은 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제1항에 있어서,
    상기 제2 메모리 셀에 대하여 임계값을 모니터하면서 데이터를 기입한 후에는, 옆의 상기 제1 메모리 셀에는 데이터의 기입이 행해지지 않는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. m치(m은 2 이상의 자연수)의 데이터를 기억하는 부유 게이트형의 제1 메모리 셀과, 상기 제1 메모리 셀 사이에 배치되고, n치(n은 m보다 큰 자연수)의 데이터를 기억하는 부유 게이트형의 제2 메모리 셀이 혼재하여 배열된 메모리 셀 어레이와,
    먼저 상기 제1 메모리 셀에 데이터를 기입한 후에 상기 제2 메모리 셀에 데이터를 기입하는 제어 회로를 구비한 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제10항에 있어서,
    상기 제1 메모리 셀과, 상기 제2 메모리 셀은, 비트선과 소스선 사이에서 직렬 접속된 부분에서 교대로 배열하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제11항에 있어서,
    상기 비트선과 상기 소스선 사이에서 직렬 접속된 부분에서의 기억 데이터의 합계 비트수가 2의 i승(i는 2 이상의 자연수)으로 되도록, 상기 직렬 접속된 상기 제1 메모리 셀 및 상기 제2 메모리 셀의 수가 설정되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제10항에 있어서,
    상기 제1 메모리 셀과 상기 제2 메모리 셀은, 워드선이 형성된 방향에서, 서로를 절연하는 영역을 그들 사이에 두고, 교대로 배열하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제10항에 있어서,
    상기 제1 메모리 셀은 2치 데이터를 기억하고, 상기 제2 메모리 셀은 3치 이상의 다치 데이터를 기억하는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제14항에 있어서,
    상기 제2 메모리 셀은 4치 데이터를 기억하는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제10항에 있어서,
    상기 메모리 셀 어레이는 불휘발성 반도체 메모리인 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제10항에 있어서,
    상기 제1 메모리 셀은, 상기 제2 메모리 셀보다도, 데이터 기입 상태에서의 임계값 분포가 넓은 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제10항에 있어서,
    상기 제2 메모리 셀에 대하여 임계값을 모니터하면서 데이터를 기입한 후에는, 옆의 상기 제1 메모리 셀에는 데이터의 기입이 행해지지 않는 것을 특징으로 하는 반도체 집적 회로 장치.
  19. m치(m은 2 이상의 자연수)의 데이터를 기억하는 부유 게이트형의 제1 메모리 셀과, 상기 제1 메모리 셀 사이에 배치되고, n치(n은 m보다 큰 자연수)의 데이터를 기억하는 부유 게이트형의 제2 메모리 셀이 혼재하여 배열된 메모리 셀 어레이에 데이터를 기입할 때에, 먼저 상기 제1 메모리 셀에 데이터를 기입한 후에 상기 제2 메모리 셀에 데이터를 기입하는 것을 특징으로 하는 반도체 집적 회로 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 제2 메모리 셀에 대하여 임계값을 모니터하면서 데이터를 기입한 후, 옆의 상기 제1 메모리 셀에는 데이터의 기입을 행하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 동작 방법.
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