KR100471514B1 - 비휘발성 반도체 기억 장치 - Google Patents

비휘발성 반도체 기억 장치 Download PDF

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Abstract

본 발명에 따르면, 하나의 메모리 셀이 1 비트의 데이터를 기억하는 2진 모드 메모리 셀과 하나의 메모리 셀이 멀티 비트 데이터를 기억하는 다진 모드 메모리 셀을 각각 구성하는 어드레스 영역을 고정적으로 정한다. 이들 어드레스 영역이 고정적으로 정해지기 때문에, 2진 모드 메모리 셀 및 다진 모드 메모리 셀을 각각 개별적으로 최적화할 수 있다. 비휘발성 반도체 기억 장치의 신뢰성을 개선하고 또한 메모리 어레이의 점유 면적을 저감할 수 있다.

Description

비휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 데이터를 비휘발적으로 기억하는 비휘발성 반도체 기억 장치에 관한 것이다. 보다 특정적으로는, 본 발명은 면적 이용 효율이 우수한 비휘발성 반도체 기억 장치에 관한 것이다.
반도체 기억 장치 중 하나의 종류로서, 비휘발적으로 정보를 기억하는 비휘발성 반도체 기억 장치가 있다. 이 비휘발성 반도체 기억 장치의 하나로서, 전기적으로 데이터의 기입 및 소거를 실행할 수 있는 플래쉬 소거형 EERROM(전기적으로 기입/소거 가능한 판독 전용 메모리 ; 이하, 플래쉬 메모리라고 함)이 있다.
도 12는 종래의 플래쉬 메모리의 메모리 셀의 구조 일례를 개략적으로 나타내는 도면이다. 도 12에 있어서, 메모리 셀은, 반도체 기판 영역 SUB 상에 간격을 두고 형성되는 불순물 영역 SR 및 DR과, 이들 불순물 영역 SR 및 DR 사이의 영역 상에 도시하지 않은 절연막을 거쳐서 형성되는 플로팅 게이트 FG와, 플로팅 게이트 FG 상에 이 플로팅 게이트 FG와 대향하여 배치되는 제어 게이트 CG를 포함한다.
불순물 영역 SR 및 DR는 각각 소스 영역 및 드레인 영역으로서 기능한다. 이 비휘발성 메모리 셀은 제어 게이트와 플로팅 게이트를 갖는 적층형 전계 효과 트랜지스터로 구성된다. 이 비휘발성 메모리 셀에서는, 플로팅 게이트 FG에 축적되는 전하(전자)의 양에 따라 그 임계값 전압을 변경하고, 그 임계값 전압이 기준 전압보다도 높은지 여부에 따라 데이터를 기억한다.
이 플로팅 게이트 FG에 대하여 전하를 주입하는 동작 및 전하를 배출하는 동작은 플래쉬 메모리 셀의 주변 회로 구성에 의해 그 명칭이 상이하다. 하나의 비휘발성 반도체 기억 장치에서는, 플로팅 게이트 FG로부터 전하를 배출한 상태를 기입 상태(프로그래밍 상태)라고 하고, 또한 플로팅 게이트 FG로 전하를 주입한 상태를 소거 상태라고 한다. 다른 비휘발성 반도체 기억 장치에서는, 플로팅 게이트 FG로부터 전하를 배출한 상태를 소거 상태라고 하고, 이 플로팅 게이트 FG에 전하를 주입한 상태를 기입 상태(프로그래밍 상태)라고 한다.
어느 쪽의 메모리 셀의 구성에서도, 플로팅 게이트의 축적 전하량에 따라서 데이터를 기억하는 점에 대해서는 상위(相違)하지 않다.
도 13은 비휘발성 메모리 셀의 기억 데이터의 분포를 개략적으로 나타내는 도면이다. 도 13에서는, 비휘발성 메모리 셀의 임계값 전압 Vth를 종축으로 나타내고, 횡축으로 메모리 셀의 수(비트수)를 나타낸다.
반도체 기판 영역 SUB가 P형 기판 영역이고, 이 비휘발성 메모리 셀이 n 채널 전계 효과 트랜지스터로 구성되는 경우, 플로팅 게이트 FG에 축적되는 전자의 양이 증가하면, 그 임계값 전압 Vth가 증가한다. 이 플로팅 게이트 FG에 축적되는 전하량에 따라서, 메모리 셀의 임계값 전압 Vth의 분포 영역을 기준 전압 VREF보다도 높은 영역 RA 및 이 기준 전압 VREF보다도 낮은 영역 RB로 분할한다. 이 비휘발성 메모리 셀이 영역 RA에 존재하는지, 영역 RB에 존재하는지에 따라 다른 논리 레벨의 데이터를 기억할 수 있다.
예를 들면, 제어 게이트 CG에 기준 전압 VREF를 인가했을 때에, 이 비휘발성 메모리 셀의 불순물 영역 DR 및 SR 사이에 전류가 흐르는지 여부에 따라서, 이 비휘발성 메모리 셀이 영역 RA 및 RB 중 어느 쪽에 존재하는지를 식별할 수 있다. 즉, 비휘발 메모리 셀이 영역 RA에 존재하는 경우에는, 제어 게이트에 기준 전압 VREF를 인가하더라도, 채널이 형성되지 않아, 불순물 영역 SR 및 DR 사이에 전류는 흐르지 않는다. 한편, 이 비휘발 메모리 셀이 영역 RB에 존재하는 경우에는, 제어 게이트 CG에 기준 전압을 인가했을 때에는 불순물 영역 SR 및 DR 사이에 채널이 형성되어 전류가 흐른다.
즉, 이 비휘발성 메모리 셀은 그 임계값 전압이 기준 전압 VREF보다도 높은지 여부에 따라 다른 논리 레벨의 데이터를 기억하며, 이에 따라 이 비휘발성 메모리 셀은 1 비트의 2진 데이터를 기억한다.
도 14는 메모리 셀의 기억 데이터의 다른 분포를 나타내는 도면이다. 이 도 14에 나타내는 임계값 전압의 분포에서, 메모리 셀의 임계값 전압 Vth가 기준 전압 VREF1-VREF3에 의해 4개의 영역 RG0-RG3으로 구분된다. 비휘발성 메모리 셀의 임계값 전압 Vth가 이 영역 RG0-RG3 중 어느 영역에 존재하는지에 따라서 그 기억 데이터가 상이하다. 따라서, 이 도 14에 나타내는 임계값 전압 분포에서는, 비휘발성 메모리 셀이 4개의 상태 중 하나를 취할 수 있어, 이들 영역 RG0-RG3을, 예를 들면 데이터 "0", "1", "2" 및 "3"에 대응시킴으로써, 이 비휘발성 메모리 셀은 4진 데이터를 기억할 수 있다. 따라서, 이 도 14에 나타내는 임계값 전압 분포를 갖는 비휘발성 반도체 기억 장치는 1 셀당 2 비트의 데이터를 기억할 수 있다.
4진 등의 다진 데이터를 하나의 메모리 셀에서 기억하는 경우, 2진 데이터를 기억하는 경우에 비하여, 하나의 메모리 셀이 복수 비트의 데이터를 기억할 수 있기 때문에, 메모리 셀의 수를 저감할 수 있어, 이에 따라 메모리 어레이의 점유 면적을 저감할 수 있다. 그러나, 다진 데이터의 기입/판독을 실행하는 경우, 3 단계의 기준 전압 VREF1-VREF3 각각과 이 메모리 셀의 임계값 전압 Vth를 비교하여 데이터의 기입/판독을 행해야 하며, 이에 따라 적어도 제어 게이트 CG에 인가되는 전압을 이 기억 데이터에서 3 단계로 전환할 필요가 있다. 따라서, 2진 데이터를 기억하는 비휘발성 메모리 셀(이하, 2진 모드 메모리 셀이라고 함)에 비하여, 이 다진 데이터를 기억하는 비휘발성 메모리 셀(이하, 다진 모드 메모리 셀이라고 함)의 데이터의 기입 및 판독 시간이 길어지며, 이에 따라 액세스 시간이 길어진다고 하는 문제가 발생한다.
또한, 다진 모드 메모리 셀 및 2진 모드 메모리 셀을 동일 메모리 어레이에 형성하여, 데이터의 신뢰성 개선 및 메모리 어레이의 점유 면적 저감을 의도하는 구성이, 예를 들면 일본 특허 공개 제 2001-6374 호 공보 및 일본 특허 공개 평성 제 11-345491 호 공보에 개시되어 있다.
그러나, 이들 선행 기술에서는, 동일 메모리 어레이 내에 다진 모드 메모리 셀과 2진 모드 메모리 셀을 형성하고 있으며, 동일 제조 조건하에서 이들 메모리 셀을 제조하고 있다. 따라서, 2진 모드 메모리 셀에 요구되는 트랜지스터 특성 및 다진 모드 메모리 셀에 요구되는 트랜지스터 특성을 서로 상이하게 할 수 없어, 2진 모드 메모리 셀 및 다진 모드 메모리 셀의 신뢰성을 확보하는 것이 곤란하다고 하는 문제가 발생한다.
즉, 다진 모드 메모리 셀의 경우, 일반적으로 하드디스크와의 치환이 의도되고 있으며, 사양에 의해 리라이트 회수가 2진 모드 메모리 셀보다도 많은 것이 요구된다. 데이터의 기입시에서 다진 모드 메모리 셀에 대하여 기입 펄스 및 소거 펄스를 인가하는 회수/시간이 2진 모드 메모리 셀에 비하여 증대하기 때문에, 이 데이터 기입시의 비휘발성 메모리 셀과 게이트 절연막(또는 터널 절연막)에 대한 전압 응력이 2진 모드 메모리 셀의 것보다도 증대한다. 따라서, 이들 2진 모드 메모리 셀 및 다진 모드 메모리 셀을 동일 제조 조건에서 제조한 경우, 다진 모드 메모리 셀의 리라이트 회수가 많아지면, 이 기억 데이터의 신뢰성이 저하한다고 하는 문제가 발생한다.
또한, 이 2진 모드 메모리 셀의 특성을 다진 모드 메모리 셀의 특성에 맞춘 경우, 게이트 절연막의 신뢰성이 필요 이상으로 높아지고, 이에 따라 게이트 절연막의 막두께 등이 두껍게 되어, 2진 모드 메모리 셀의 액세스 시간이 길어진다고 하는 문제가 발생한다.
또한, 2진 모드 메모리 셀의 기입/소거시의 1회 동작에서의 전하의 이동량과 다진 모드 메모리 셀의 기입/소거시의 1회 동작 사이클에서의 전하 이동량이 서로 상이하고, 또한 판독시에서도 선택 워드선(제어 게이트)에 인가되는 전압이 서로 상이하기 때문에, 이들 다진 메모리 셀 및 2진 메모리 셀의 액세스 제어를 동일한 제어 회로에서 행한 경우, 제어 회로의 부하가 커진다고 하는 문제가 발생한다.
또한, 다진 모드 메모리 셀의 경우, 동일 기억 용량의 기억 장치를 실현하기 위해서는 2진 모드 메모리 셀에 비하여 필요로 되는 메모리 셀의 수가 적어, 어레이 점유 면적을 저감할 수 있다. 그러나, 이러한 다진 모드 메모리 셀을 갖는 어레이의 구성에서, 예를 들면 불량 어드레스의 구제 및 내부 전압의 트리밍 등에서 용단(溶斷) 가능한 링크 소자(퓨즈 소자)를 이용한 경우, 이러한 링크 소자는 용단시의 파편이 비산하여 근방의 소자에 단락을 생기게 하는 등의 영향이 발생하지 않도록, 그 점유 면적은 메모리 셀 트랜지스터에 비하여 비교적 크게 된다. 따라서, 이러한 퓨즈 소자로 구성되는 프로그램 회로를 이용한 경우, 그 레이아웃 면적이 커져, 칩 점유 면적을 작게 할 수 없어, 다진 메모리의 이점인 소(小)점유 면적에 대한 큰 장해 요인으로 된다.
본 발명의 목적은 소점유 면적이고 또한 데이터를 확실히 기억할 수 있는 신뢰성이 높은 비휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 2진 데이터 및 다진 데이터를 용도에 따라 확실히 시스템 성능을 저하시키는 일없이 기억할 수 있는 비휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 소점유 면적으로 확실히 내부 상태를 설정하는 데이터를 기억할 수 있는 비휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명에 따른 반도체 기억 장치는, 1 셀당 1 비트의 데이터를 기억하는 복수의 제 1 메모리 셀을 갖는 제 1 메모리 어레이와, 제 1 메모리 어레이와 동일 반도체 기판상의 다른 영역에 형성되고, 1 셀당 복수 비트의 데이터를 기억하는 복수의 제 2 메모리 셀을 갖는 제 2 메모리 어레이를 구비한다. 이들 제 1 및 제 2 메모리 어레이는 서로 겹치지 않도록 고정적으로 어드레스 공간이 미리 할당된다.
본 발명의 다른 관점에 따른 비휘발성 반도체 기억 장치는, 1 셀당 복수 비트의 정보를 기억하는 제 1 메모리 어레이와, 제 1 메모리 어레이와 동일 반도체 기판상의 다른 영역에 형성되고, 소정의 내부 상태를 설정하는 정보를 기억하는 프로그램 회로를 포함한다. 이 프로그램 회로는 1 셀당 1 비트의 데이터를 기억하는 메모리 셀과 동일 구조의 메모리 셀을 포함한다.
2진 모드 메모리 셀을 갖는 제 1 메모리 어레이와 다진 모드 메모리 셀을 갖는 메모리 어레이를 각각의 영역에 형성하는 것에 의해, 이들을 각각 최적화하여 제조할 수 있어, 신뢰성이 높은 소점유 면적의 반도체 기억 장치를 실현할 수 있다.
또한, 제 1 메모리 셀과 동일 구조를 갖는 메모리 셀을 이용하여 소정의 내부 상태를 설정하는 정보를 기억하는 것에 의해 안정하고 또한 정확하게 2진 데이터를 기억할 수 있어, 안정적으로 내부 상태를 프로그램된 상태로 유지할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 비휘발성 반도체 기억 장치의 전체 구성을 개략적으로 나타내는 도면이다. 도 1에 있어서, 비휘발성 반도체 기억 장치는, 2진 모드 메모리 셀을 갖는 제 1 메모리 어레이(1)와, 다진 모드 메모리 셀을 갖는 제 2 메모리 어레이(2)와, 제 1 메모리 어레이(1)의 메모리 셀 선택을 행하는 회로 및 기입/소거시의 필요 전압의 인가 등을 행하는 회로를 포함하는 주변 회로(3)와, 제 2 메모리 어레이(2)의 메모리 셀 선택을 행하는 회로 및 기입/소거시의 필요 전압의 인가 등을 행하는 회로를 포함하는 주변 회로(4)와, 주변 회로(3)에 대하여 마련되는 제 1 제어 회로(5)와, 주변 회로(4)에 대하여 마련되는 제 2 제어 회로(6)와, 외부로부터의 어드레스 신호 AD를 수신하여 주변 회로(3, 4)에 포함되는 어드레스 디코드 회로로 전달하는 어드레스 입력 회로(7)와, 어드레스 입력 회로(7)로부터의 소정의 어드레스 신호 비트를 수신하여, 이들 제 1 메모리 어레이(1) 및 제 2 메모리 어레이(2) 중 어느 한쪽의 영역이 지정되었는지를 판정하는 영역 판정 회로(8)와, 외부로부터의 동작 모드를 지시하는 커맨드 CMD를 수신하여, 내부 동작 모드 지시 신호를 생성해서 제 1 및 제 2 제어 회로(5, 6)에 인가하는 커맨드 디코더(9)를 구비한다.
제 1 메모리 어레이(1) 및 제 2 메모리 어레이(2)는 각각 어드레스 공간 영역이 고정적으로 정해져 있다. 이들 메모리 어레이(1, 2)의 어드레스 공간은 서로 겹치지 않는다. 따라서, 2진 데이터를 기억하는 어드레스 공간과 다진 데이터를 기억하는 어드레스 공간은 다른 어드레스 공간이 미리 할당되고, 2진 데이터를 기억하는 어드레스 영역이 다진 데이터를 기억하는 어드레스 영역으로서 이용되는 경우는 없다. 따라서, 2진 데이터를 기억하는 제 1 메모리 어레이의 셀과 다진 데이터를 기억하는 제 2 메모리 어레이의 셀은 각각 개별적으로 동작 및 전기적 특성이 최적화된다.
영역 판정 회로(8)는 이 어드레스 입력 회로(7)로부터의 소정의 어드레스 신호 비트를 수신하여, 이 어드레스 신호가, 제 1 메모리 어레이(1)에 할당된 어드레스 공간 및 제 2 메모리 어레이(2)에 할당된 어드레스 공간 중 어느 쪽이 지정되어 있는지를 판정해서, 그 판정 결과에 따라서 제 1 제어 회로(5) 및 제 2 제어 회로(6) 중 한쪽을 활성화시킨다. 이 영역 판정 회로(8)는 단지 제 1 메모리 어레이(1) 및 제 2 메모리 어레이(2)에 할당되어 있는 어드레스 공간을 식별하는 어드레스 신호 비트를 수취하여 디코드해서, 그 디코드 결과에 따라서 제 1 및 제 2 메모리 어레이(1, 2)의 어드레스 지정된 메모리 어레이를 활성화시키는 신호(어레이 지시 신호)를 활성화시킨다. 이 어레이 활성화 신호에 의해 지정된 어레이의 대응 제어 회로가 활성화되어, 지정된 동작에 필요한 제어를 실행한다.
커맨드 디코더(9)로부터의 내부 동작 모드 지시 신호는 기입, 소거 및 판독 동작 모드를 지시한다. 따라서, 이 커맨드 CMD는 통상의, 출력 인에이블 신호 ZOE도 동작 모드를 지시하는 커맨드로서 포함한다.
제 1 및 제 2 메모리 어레이(1, 2)는 공통적으로 데이터 입출력 회로(10)에 결합된다. 제 1 제어 회로(5)는 2진 모드 메모리 셀의 데이터의 기입, 판독 및 소거 동작을 실행하는데 필요한 제어 신호를 커맨드 디코더(9)로부터의 동작 모드 지시 신호에 따라서 생성한다. 한편, 제 2 제어 회로(6)는 다진 모드 메모리 셀의 데이터의 기입, 판독 및 소거에 필요한 제어 신호를 커맨드 디코더(9)로부터의 내부 동작 모드 지시 신호에 따라서 생성한다.
2진 모드 메모리 셀의 데이터 판독 및 다진 모드 메모리 셀의 데이터 판독은 그 동작 시퀀스가 상이하고, 또한 마찬가지로 2진 모드 메모리 셀 및 다진 모드 메모리 셀에서 기입 및 소거 동작 시퀀스가 상이하다. 즉, 다진 모드 메모리 셀의 판독, 소거 및 기입 동작시에서는, 복수의 기준 전압에 대하여 선택 워드선의 전압을 변경해야 한다. 따라서, 이들 동작 시퀀스가 상이한 동작 제어를 위하여, 제 1 제어 회로(5) 및 제 2 제어 회로(6)를 따로따로 전용(專用)으로 마련함으로써, 제어 회로(5, 6)는 각각 2진 모드 메모리 셀의 제어 및 다진 모드 메모리 셀의 제어를 실행하는 것이 요구될 뿐이어서, 하나의 제어 회로가 2진 모드 메모리 셀 및 다진 모드 메모리 셀 양자의 데이터의 기입, 판독 및 소거 동작을 제어하는 구성에 비하여, 회로 부하가 경감되고 또한 회로 구성이 간략화된다.
즉, 2진 모드 및 다진 모드에 따라서, 생성 판독 전압의 변경, 기입/소거 펄스의 펄스폭의 변경 및 검증 동작의 변경 등을 행할 필요가 없고, 2진 모드 동작 및 다진 모드 동작 개별적으로 제어 회로를 최적화할 수 있어, 회로 부하의 경감 및 정확하고 또한 안정한 기입/소거 동작을 보증할 수 있다.
도 2는 제 1 메모리 어레이(1) 및 제 2 메모리 어레이(2)에 할당되는 어드레스 공간을 개략적으로 나타내는 도면이다. 도 2에 있어서, 제 1 메모리 어레이(1)에 대하여 어드레스 A0-Am이 할당되고, 제 2 메모리 어레이(2)에 대해서는 어드레스 An-AF가 할당된다. 이들 어드레스 공간의 할당은 고정된다.
2진 메모리 셀 어드레스 공간에는, 예를 들면 휴대전화 등의 휴대 정보 단말에서 기기 자체를 동작시키는데 필요한 오퍼레이션 시스템(OS) 등의 프로그램 및 코드의 고신뢰성 및 고속 판독이 요구되는 데이터를 기억한다. 한편, 전화번호 및 메일 어드레스 등의 개인 사용자가 기입하는 정보는 액세스에 그처럼 고속성은 요구되지 않기 때문에, 다진 메모리 셀 어드레스 공간에 저장한다. 에러가 발생한 경우의 대책으로서, 이 다진 모드 메모리 셀 어드레스 공간의 데이터에 대해서는 ECC 회로(오류 검출 정정 회로)를 배치하여, 오류가 발생한 경우에 대처한다.
특히, 음악 데이터 및 화상 데이터 등에서는, 1 비트 데이터의 에러 등은, 그 전체 처리에 그렇게 큰 영향을 미치지 않기 때문에, 고신뢰성은 요구되지 않는다. 이러한 대량의 화상/음성 데이터를 다진 메모리 셀 어드레스 공간에 기억함으로써, 대량의 데이터를 소점유 면적으로 저장할 수 있다. 이 경우, 특히 ECC 회로는 요구되지 않는다.
따라서, 데이터에 대한 처리 속도 및 신뢰성의 요구에 따라서, 2진 모드 메모리 셀을 갖는 제 1 메모리 어레이(1) 및 다진 메모리 셀을 갖는 제 2 메모리 어레이(2)에 각각 데이터를 저장함으로써, 기억 데이터의 신뢰성 및 처리 속도를 저하시키는 일없이, 메모리 어레이의 점유 면적을 저감할 수 있다.
도 3은 2진 모드 메모리 셀 및 다진 모드 메모리 셀의 단면 구조를 개략적으로 나타내는 도면이다. 도 3에 있어서, 2진 모드 메모리 셀은, 반도체 기판 영역 SUB2 표면에 간격을 두고 형성되는 불순물 영역 SR2 및 DR2와, 이들 불순물 영역 SR2 및 DR2 사이의 영역의 기판 영역 SUB2 상에 도시하지 않은 게이트 절연막(터널 절연막)을 거쳐서 형성되는 플로팅 게이트 FG2와, 플로팅 게이트 FG2 상에 도시하지 않은 층간 절연막을 거쳐서 이 플로팅 게이트 FG2와 대향하여 형성되는 제어 게이트 CG2를 포함한다. 플로팅 게이트 FG2와 반도체 기판 영역 SUB2 사이에는 터널 절연막이 형성되고, 이 터널 절연막은 막두께 Tox2를 갖는다.
다진 메모리 셀은, 반도체 기판 영역 SUB4 표면에 간격을 두고 형성되는 불순물 영역 SR4 및 DR4와, 이들 불순물 영역 SR4 및 DR4 사이의 반도체 기판 영역 표면 상에 도시하지 않은 절연막(게이트 절연막 또는 터널 절연막)을 거쳐서 형성되는 플로팅 게이트 FG4와, 플로팅 게이트 FG4와 층간 절연막(도시하지 않음)을 거쳐서 형성되는 제어 게이트 CG4를 포함한다. 이 플로팅 게이트 FG4와 반도체 기판 영역 SUB4 사이에는 터널 절연막이 형성되고, 이 터널 절연막은 막두께 Tox4를 갖는다.
이들 2진 모드 메모리 셀 및 다진 모드 메모리 셀의 기판 영역은 서로 다른 영역에 형성되어 있고, 동일 반도체 기판 상의 서로 다른 웰 영역에 의해 형성된다.
이들 비휘발성 메모리 셀은, 도 3에 나타내는 바와 같이, 적층 게이트형 전계 효과 트랜지스터의 구성을 갖고, 각각의 영역에 형성된다. 이들 2진 모드 메모리 셀 및 다진 모드 메모리 셀의 구조 파라미터를 조정하여 트랜지스터 특성을 최적화시킨다.
예를 들면, 고속화가 요구되는 경우에는, 터널 절연막의 막두께 Tox를 얇게 하여, 기입/소거시의 전하 이동을 고속화한다. 또한, 내압 특성이 요구되는 경우에는, 이 터널 절연막의 막두께 Tox를 두껍게 한다. 즉, 최소한의 터널 절연막의 막두께 Tox를 확보하여, 동작 속도 및 내압 특성(절연막의 막두께의 신뢰성) 등이 요구되는 특성에 따라서 이 터널 절연막의 막두께 Tox를 조정한다. 이 터널 절연막의 막두께 Tox의 조정시에 있어서는, 2진 모드 메모리 셀의 막두께 Tox2 및 다진 모드 메모리 셀의 터널 절연막의 막두께 Tox4 각각에 대해, 이들 2진 모드 메모리 셀 및 다진 모드 메모리 셀에 요구되는 특성에 따라 상술한 바와 같이 조정된다.
이 터널 절연막의 막두께 조정에 있어서, 예를 들면 듀얼 게이트 프로세스 등과 같이, 공통의 막두께 부분에 대해서는 동일 공정에서 제조하고, 다른 막두께 부분에 대해서는 마스크를 하는 등에 의해 다른 공정에서, 요구되는 막두께의 터널 절연막을 형성한다.
또한, 2진 모드 메모리 셀은 채널 길이 L2를 갖고, 다진 모드 메모리 셀은 채널 길이 L4를 갖는다. 이 채널 길이 L을 조절하는 것에 의해, 트랜지스터의 등가 저항을 변경할 수 있고 또한 구동 전류량을 조정할 수 있어, 판독시의 구동 전류량을 조정하여 고속 액세스를 실현한다. 또한, 채널 길이 L을 조정하는 것에 의해, 예컨대 채널 핫 전자(CHE)를 이용하여 기입/소거를 실행하는 경우에 있어서, 그 채널 구동 전류가 조정되어, 하나의 기입/소거 펄스에 따라 구동되는 전하량을 조정할 수 있고, 이에 따라 1회의 기입/소거 펄스 인가시에서의 임계값 전압 변동량을 최적화할 수 있다.
특히, 다진 메모리 셀에서는, 2진 메모리 셀에 비하여, 기입/소거 펄스 인가시의 임계값 전압의 변화폭을 작게 함으로써, 다진 데이터의 기입시에서 임계값 전압이 소망 영역을 넘어 변화하는 것을 억제할 수 있어, 2진 메모리 셀의 기입/소거 펄스와 동일 폭의 펄스를 이용하여 다진 데이터의 기입을 실행할 수 있다. 이것에 의해, 2진 모드 메모리 셀 및 다진 모드 메모리 셀의 기입/소거시에서의 기입/소거 펄스 인가시에서의 임계값 전압의 변화 범위를 최적화할 수 있다.
또한, 채널 영역의 불순물 농도 분포(불순물 프로파일)를 최적화함으로써, 기입/소거시의 고전압 인가시에서의 기판-제어 게이트 또는 드레인 간의 고(高)전압에 의한 드레인 전계를 완화할 수 있고, 이에 따라 터널 절연막의 신뢰성을 확보할 수 있다.
또한, 채널 영역의 불순물 프로파일을 조정함으로써, 채널 핫 전자 주입시의 핫 전자의 발생 효율을 조정할 수 있어, 2진 모드 메모리 셀 및 다진 모드 메모리 셀의 주입 효율을 개별적으로 최적화할 수 있다.
따라서, 각각의 영역에 2진 모드 메모리 셀 및 다진 모드 메모리 셀을 형성하고, 이들 어드레스 공간을 고정하는 것에 의해, 하나의 메모리 셀이 2진 모드 메모리 셀 및 다진 모드 메모리 셀로서 이용되는 경우가 없으며, 각각 2진 모드 메모리 셀 및 다진 모드 메모리 셀로서 최적화할 수 있다. 또한, 동일 제조 공정에서, 다진 메모리 셀 및 2진 메모리 셀을 동일 메모리 어레이 내에 제조하는 경우에 비하여, 각각의 영역에 이들 2진 모드 메모리 셀 및 다진 모드 메모리 셀을 배치하는 것에 의해, 각 영역에서의 메모리 셀 패턴의 규칙성을 유지하고, 다른 공정을 이용하여 이들 제 1 및 제 2 메모리 셀의 구조 파라미터를 용이하게 최적화할 수 있으며, 이들 2진 모드 메모리 셀 및 다진 모드 메모리 셀을 각각 최적화할 수 있다.
데이터의 리라이트 빈도 등에 따라서, 불순물 프로파일을 변경하는 것에 의해, 고전압 인가시에서의 드레인 전계에 의한 터널 절연막의 전압 응력(stress)을 완화시킬 수 있어, 절연막의 신뢰성을 확보할 수 있다. 예를 들면, 2진 모드 메모리 어레이에서는 OS 및 프로그램 코드 등의 시스템의 기본적인 정보를 기억하고 있고, 그 리라이트 빈도는 개인 사용자 데이터 등에 비하여 작다. 따라서, 2진 모드 메모리 셀에 대해서는 다진 모드 메모리 셀에 비하여 터널 절연막의 막두께를 얇게 하여 고속성을 보증한다. 한편, 다진 메모리 셀에 대해서는 터널 절연막의 막두께를 비교적 두껍게 하여, 그 신뢰성을 확보한다.
도 4(a)는 플로팅 게이트 FG로의 전자 e의 주입 형태를 개략적으로 나타내는 도면이다. 도 4(a)에 있어서, 메모리 셀 트랜지스터는 적층형 N 채널 MOS 트랜지스터로 구성된다. 이 구성에 있어서, N형 소스 불순물 영역 SR이 접지 전압 레벨로 설정되고, N형 드레인 불순물 영역 DR이 고전압으로 설정된다. 제어 게이트 CG가 이 드레인 불순물 영역 DR의 전압보다도 더 높은 고전압 레벨로 설정된다. 이 경우, N형 드레인 불순물 영역 DR로부터 N형 소스 불순물 영역 SR로 채널 전류가 흐르고, 이 채널 전류가 드레인 고전계에 의해 가속되어 채널 핫 전자(CHE)가 생성된다. 이 채널 핫 전자는 제어 게이트 CG에 인가된 고전압에 의해 플로팅 게이트측으로 가속되어, 플로팅 게이트 FG에 전자 e가 주입된다. 이 플로팅 게이트 FG로의 전자 e의 주입시에서는 메모리 셀의 임계값 전압이 높아진다.
도 4(b)에서는 플로팅 게이트 FG로의 전자 e의 주입의 다른 형태를 개략적으로 나타내는 도면이다. 이 도 4(b)에서도, 메모리 셀은 적층형 N 채널 MOS 트랜지스터로 구성된다. 제어 게이트 CG에 고전계가 인가되고, N형 드레인 영역 DR은, 예를 들면 접지 전압 레벨로 유지된다. N형 소스 불순물 영역 SR은 플로팅 상태로 설정된다. 이 경우, 드레인 불순물 영역 DR로부터 플로팅 게이트 FG로 포울러-노르하임(Folwer-Nordheim ; FN) 터널 전류가 흘러, 플로팅 게이트 FG에 전자 e가 주입된다.
또한, 도 4(b)에서 파선으로 나타내는 바와 같이, 기판 영역 SUB를 접지 전압 레벨로 유지하고, 불순물 영역 SR 및 DR을 플로팅 상태로 설정한 경우, 이 기판 영역 SUB로부터 플로팅 게이트 FG로 전자 e를 주입할 수 있다.
따라서, 플로팅 게이트 FG로의 전자 e의 주입시에 있어서, 채널 핫 전자(CHE)를 이용하거나, FN 전류를 이용하거나, 기판 전자를 이용하는 등 적어도 3개의 방법이 존재한다. 2진 모드 메모리 셀 및 다진 모드 메모리 셀에 대하여, 각각 다른 형태로 플로팅 게이트 FG로의 전자 e의 주입을 실행한다. 예를 들면, 다진 메모리에 대해서는 채널 핫 전자의 주입을 실행하는 한편, 2진 메모리 셀에서는 FN 터널 전류 또는 기판 터널 전류에 의한 전자 주입을 실행한다. 이것에 의해, 2진 모드 메모리 셀 및 다진 모드 메모리 셀에 대하여, 효율적으로 1회의 전자 주입으로부터 요구되는 임계값 전압의 변화량에 따라서, 플로팅 게이트 FG로의 전자의 주입을 각각 실행할 수 있다.
도 5(a)는 플로팅 게이트 FG로부터 전자를 배출하는 형태를 개략적으로 나타내는 도면이다. 이 도 5(a)에 나타내는 방식에서는, 플로팅 게이트 FG로부터 반도체 기판 영역 SUB로 전자 e가 방출된다. 이 경우, 제어 게이트 CG에 접지 전압 또는 부(負)전압이 인가되고, 반도체 기판 영역 SUB에 고전압이 인가되며, 불순물 영역 SR 및 DR이 플로팅 상태로 설정된다. 이 상태에서 플로팅 게이트 FG와 반도체 기판 영역 SUB 사이에 FN 터널 전류가 흘러, 플로팅 게이트 FG로부터 전자 e가 방출된다.
도 5(b)는 플로팅 게이트 FG로부터 전자 e를 배출하는 다른 형태를 개략적으로 나타내는 도면이다. 도 5(b)에서는, 소스 불순물 영역 SR이 플로팅 상태로 설정되고, 드레인 불순물 영역 DR이 고전압 레벨로 설정되며, 제어 게이트 CG에 접지 전압 또는 부전압이 인가된다. 이 상태에서는, 플로팅 게이트 FG로부터 드레인 불순물 영역 DR로 FN 터널 전류가 흘러, 플로팅 게이트 FG로부터 전자 e가 방출된다.
따라서, 이 도 5(a) 및 도 5(b)에 나타내는 전자 방출 방식에 있어서, 2진 모드 메모리 셀에 대하여 이 기판 방출 방식 및 드레인 불순물 영역 방출 중 어느 하나를 이용하고, 다진 모드 메모리 셀에서는 다른 쪽의 전자 방출 방식을 이용한다. 이것에 의해, 기입/소거 펄스의 펄스폭과 전자 방출 효율과의 관계에 따라서, 1회의 전자 방출 동작에 의해 임계값 전압의 변화폭을 각각 2진 모드 메모리 셀 및 다진 모드 메모리 셀에 따라 최적화할 수 있어, 고속의 기입/소거를 실행할 수 있다. 또한, 이들 전자의 주입/방출 형태를 2진 모드 메모리 셀 및 다진 모드 메모리 셀로 각각 변경하는 것에 의해, 앞선 도 3에서 나타낸 바와 같이, 각각의 트랜지스터 파라미터를 개개의 전자 구동 방식에 따라 최적화할 수 있어, 효율적으로 데이터의 기입을 실행할 수 있다.
또한, 이 2진 모드 메모리 셀 및 다진 모드 메모리 셀 각각에 대하여 제 1 제어 회로(5) 및 제 2 제어 회로(6)가 각각 따로따로 마련되어 있고, 이들 제 1 제어 회로(5) 및 제 2 제어 회로(6)에 의해 이 플로팅 게이트로의 전자의 주입/방출 동작이 제어되기 때문에, 이들 제어 회로(5, 6)를 따로따로 마련함으로써, 개개의 전자 주입/방출 방식에 따라서 이들 제어 회로(5, 6)의 회로 동작(발생 펄스폭, 검증 동작 시퀀스 등)을 최적화할 수 있다.
도 6은 도 1에 나타내는 제 1 및 제 2 제어 회로(5, 6)의 내부 구성을 개략적으로 나타내는 도면이다. 도 6에 있어서, 제 1 제어 회로(5)는 기입/소거 지시 신호 W/E2에 따라서, 주변 회로(3)에 대하여 기입/소거에 필요한 전압/제어 신호를 생성하는 2진 기입/소거 제어 회로(15)를 포함한다.
한편, 제 2 제어 회로(6)는 기입/소거 지시 신호 W/E4에 따라서, 주변 회로(4)에 대하여 기입/소거에 필요한 제어 신호/전압을 생성해서 인가하는 다진 기입/소거 제어 회로(16)를 포함한다. 이들 2진 기입/소거 제어 회로(15) 및 다진 기입/소거 제어 회로(16)는 각각 대응하는 기입/소거 지시 신호 W/E2 및 W/E4의 활성화시에 활성화되어, 지정된 동작에 필요한 제어 신호/전압을 생성한다. 이들 2진 기입/소거 제어 회로(15) 및 다진 기입/소거 제어 회로(16)는 통상, 시퀀스(sequence) 제어기로 구성되며, 기입/소거시에 있어서, 기입·소거 펄스의 발생과 동시에, 정확히 기입/소거가 대상 메모리 셀에 대하여 실행되는지 여부를 행하는 검증 동작도 겸하여 실행한다.
이들 기입/소거 제어 회로(15, 16)는 플로팅 게이트로의 전자의 주입 방식이 서로 다르고, 또한 플로팅 게이트로부터의 전자의 배출 방식도 서로 다르다.
이 2진 기입/소거 제어 회로(15) 및 다진 기입/소거 제어 회로(16)는, 더 부가하면, 각각 동일 모드에서 전자의 구동 방향이 서로 다르다. 예컨대, 소거 모드에서, 2진 기입/소거 제어 회로(15)가 플로팅 게이트로의 전자의 주입을 실행하도록 제어 신호/전압을 생성하는 경우, 다진 기입/소거 제어 회로(16)는 플로팅 게이트로부터 전자를 배출하도록 제어 신호/전압을 생성한다. 따라서, 2진 모드 메모리 셀 및 다진 모드 메모리 셀에서, 동일한 기입 동작이 행하여지거나 또는 소거 동작이 행하여지는 경우, 플로팅 게이트에 대한 전자의 구동 방향이 서로 다르고, 이들 메모리 셀의 특성에 따라서 최적의 동작 형태로 기입/소거를 실행할 수 있다.
이 동일 모드에서의 전자의 구동 방향의 변경은 이들 제 1 및 제 2 제어 회로(5, 6)가 각각 따로따로 마련되어 있기 때문에, 이들을 각각 전용으로 그 기입/소거 동작을 실행하도록 구성하는 것에 의해, 용이하게 2진 모드 메모리 셀 및 다진 모드 메모리 셀의 기입/소거 동작 내용을 서로 다르게 할 수 있다.
(변경예)
도 7은 본 발명의 실시예 1의 변경예의 구성을 개략적으로 나타내는 도면이다. 도 7에 있어서, 비휘발성 반도체 기억 장치는 메모리 모듈 MM으로 구성되고, 복수의 메모리 칩을 포함한다. 메모리 모듈 MM은 2진 메모리 CB0-CBk와 다진 메모리 CM0-CMj를 포함한다, 이들 메모리 CB0-CBk 및 CM0-CMj가 내부 데이터 버스 ILB를 거쳐서 인터페이스 회로 IF에 결합된다.
이 메모리 모듈 MM 내에서, 2진 모드 메모리 셀로 구성되는 2진 메모리 CB0-CBk와 다진 모드 메모리 셀로 구성되는 다진 메모리 CM0-CMj를 내부 데이터 버스 ILB를 거쳐서 상호 결합시킨다. 이 경우, 2진 메모리 CB0-CBk가 구성하는 어드레스 공간 및 다진 메모리 CM0-CMj가 구성하는 어드레스 공간은 각각 고정적으로 정해진다. 2진 메모리 CB0-CBk 및 다진 메모리 CM0-CMj는 각각 칩으로 구성되어 있고, 내부에 동작 제어를 실행하는 회로가 각각 마련되어 있으며, 2진 메모리 CB0-CBk 및 다진 메모리 CM0-CMj는 각각 메모리 셀 구조 및 동작 속도 등의 회로 파라미터가 최적화되어 있다.
따라서, 이 도 7에 나타내는 바와 같이, 비휘발성 반도체 기억 장치를 메모리 모듈 MM으로 구성하는 경우에도, 다진 메모리 CM0-CMj에서 개인 사용자 데이터 등을 저장하고, 2진 메모리 CB0-CBk에서 OS 및 고속 처리가 필요한 데이터를 저장한다. 다진 메모리 CM0-CMj는 그 1개의 메모리 셀이 복수 비트의 데이터를 기억할 수 있기 때문에, 2진 메모리 CB0-CBk에 비하여 대기억 용량을 갖는다. 따라서, 메모리 모듈 MM으로서는, 패키지 면적을 증가시키는 일없이, 대기억 용량의 비휘발성 반도체 기억 장치를 실현할 수 있고, 음성 및 화상 등의 대량의 데이터를 소점유 면적으로 기억할 수 있다.
이상과 같이, 본 발명의 실시예 1에 따르면, 2진 모드 메모리 셀로 구성되는 영역 및 다진 모드 메모리 셀로 구성되는 영역에 각각 고정적으로 어드레스 공간을 할당하여, 메모리 셀을 2진 모드 메모리 셀 또는 다진 모드 메모리 셀로서 택일적으로 동작시키고 있어, 각각의 전기적 특성을 최적화할 수 있고, 소점유 면적으로 신뢰성이 높은 비휘발성 반도체 기억 장치를 실현할 수 있다.
또, 상술한 설명에서, 2진 모드 메모리 셀과 다진 모드 메모리 셀을 각각의 영역에 형성하고 있다. 그러나, 이들 2진 모드 메모리 셀 및 다진 모드 메모리 셀의 어드레스 영역이 미리 고정되어 있으면 되고, 특히 각각의 영역에 배치할 필요는 없다.
(실시예 2)
도 8은 본 발명의 실시예 2에 따른 비휘발성 반도체 기억 장치의 주요부 구성을 개략적으로 나타내는 도면이다. 도 8에 있어서, 비휘발성 반도체 기억 장치는, 노멀 메모리 셀이 행렬 형상으로 배치되는 노멀 메모리 셀 어레이(20)와, 이 노멀 메모리 셀 어레이(20)의 불량 메모리 셀을 구제하기 위한 용장 메모리 셀을 갖는 용장 메모리 셀 어레이(21)와, 노멀 메모리 셀 어레이(20)의 불량 노멀 메모리 셀의 어드레스를 기억하고, 또한 이 기억한 불량 어드레스가 외부로부터의 어드레스 신호 AD에 의해 어드레스 지정되었는지 여부를 판정하는 불량 어드레스 프로그램 회로(24)와, 불량 어드레스 프로그램 회로(24)가, 불량 어드레스가 지정된 것을 나타낼 때에, 용장 메모리 셀 어레이(21)의 대응하는 용장 메모리 셀 행 또는 열을 선택하는 용장 셀 선택 회로(23)와, 불량 어드레스 프로그램 회로(24)로부터의 판정 결과 지시 신호에 따라서 노멀 셀 선택 회로(22)를 선택적으로 비활성화하는 전환 회로(25)를 포함한다.
노멀 셀 선택 회로(22)는, 노멀 메모리 셀 어레이(20)의 정상 메모리 셀이 어드레스 지정된 경우에는, 외부로부터의 어드레스 신호 AD에 따라서 대응하는 정상 메모리 셀을 선택한다.
노멀 메모리 셀 어레이(20)는 2진 모드 메모리 셀을 포함한다. 이 노멀 셀 어레이(20)에 다진 메모리 셀이 배치되더라도 된다. 따라서, 이 노멀 메모리 셀 어레이(20)의 구성으로서는, 실시예 1과 마찬가지로, 2진 모드 메모리 셀과 다진 모드 메모리 셀이 각각 다른 영역에 형성되는 구성이더라도 무방하다. 이 경우, 용장 메모리 셀 어레이(21)도 마찬가지로, 그 2진 모드 메모리 셀 어레이 및 다진 모드 메모리 셀 어레이에 대응하여 분할해서 배치된다.
이 2진 모드 메모리 셀은 그 데이터 유지 특성의 신뢰성이 높아, 확실히 프로그램 데이터를 기억한다. 다진 모드 메모리 셀의 경우, 기억 데이터의 임계값 전압폭이 비교적 좁기 때문에, 리크 전류에 의해, 예를 들면 기억 데이터 "11"이 데이터 "10"으로 변화할 가능성이 있다. 이 불량 어드레스 프로그램 회로(24)에서는 불량 어드레스를 프로그램하기 위해서, 이 2진 모드 메모리 셀이 이용된다. 이 2진 모드 메모리 셀에 의해 프로그램 데이터를 기억함으로써, 안정적, 반영구적으로 프로그램 데이터를 기억할 수 있다.
도 9는 도 8에 도시한 불량 어드레스 프로그램 회로(24)의 구성 일례를 나타내는 도면이다. 도 9에 있어서, 불량 어드레스 프로그램 회로(24)는, 전원 노드와 내부 신호선(31) 사이에 접속되고 또한 그 게이트에 프리차지 지시 신호 ZPRG를 수신하는 P 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)(30)와, 어드레스 신호 비트 AD0-ADs 각각 대응하여 마련되고, 각각 대응하는 어드레스 신호 비트 AD0-ADs를 게이트에 수신하는 N 채널 MOS 트랜지스터 MT0-MTs와, 이들 MOS 트랜지스터 MT0-MTs와 내부 신호선(31) 사이에 직렬로 접속되는 적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs와, 내부 신호선(31) 상의 신호를 반전하여 스페어 인에이블 신호 ZSPEN을 생성하는 인버터(32)와, 인버터(32)가 출력하는 스페어 인에이블 신호 ZSPEN이 L 레벨일 때에 도통되어 내부 신호선(31)을 전원 전압 레벨로 충전하는 P 채널 MOS 트랜지스터(33)를 포함한다.
적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs는 노멀 메모리 셀 어레이의 2진 모드 메모리 셀을 구성하는 적층 게이트형 전계 효과 트랜지스터와 동일 특성/구조를 갖고, 정확히 2진 데이터를 프로그래밍시에 기억한다. 이들 적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs가 불량 어드레스에 따라서 도통/비도통 상태로 설정된다. 이 적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs에는 불량 어드레스 비트의 반전값이 프로그램된다. 따라서, 어드레스 신호 비트 AD0-ADs가 불량 어드레스를 지정한 경우에는, 어드레스 신호 비트 AD0-ADs의 각 비트에서, 적층 게이트형 전계 효과 트랜지스터 FGT와 대응하는 MOS 트랜지스터 MT 중 한쪽이 비도통 상태로 되고, 내부 신호선(31)은 프리차지 전압 레벨로 유지된다. 따라서, 인버터(32)로부터의 스페어 인에이블 신호 ZSPEN이 L 레벨로 되고, 불량 어드레스가 지정된 것을 나타낸다.
한편, 불량 어드레스 이외의 어드레스가 지정된 경우에는, 어드레스 신호 비트 AD0-ADs 중 어느 하나의 비트에서, 적층 게이트형 전계 효과 트랜지스터 FGT와 대응하는 MOS 트랜지스터 MT가 모두 도통 상태로 되어, 내부 신호선(31)이 접지 전압 레벨로 방전된다. 따라서, 스페어 인에이블 신호 ZSPEN이 H 레벨로 되어, 불량 어드레스 이외의 어드레스, 즉 정상 어드레스가 지정된 것을 나타낸다.
이 적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs를 통상의 용단 가능한 큰 점유 면적의 링크 소자(퓨즈 소자) 대신에 이용함으로써, 프로그램 소자의 점유 면적을 저감할 수 있고, 이에 따라 불량 어드레스 프로그램 회로(24)의 점유 면적을 저감할 수 있다. 또, 2진 모드 메모리 셀과 동일 특성/구조의 적층 게이트형 전계 효과 트랜지스터를 이 불량 어드레스 프로그램용 트랜지스터 FGT0-FGTs로서 이용함으로써, 확실히 불량 어드레스를 프로그램할 수 있다. 이들 프로그램용 트랜지스터 FGT0-FGTs를 2진 모드 메모리 셀과 동일 제조 공정에서 작성하는 것에 의해 제조 공정을 증가시키는 일없이, 프로그램용 트랜지스터를 제조할 수 있다.
또한, 노멀 메모리 어레이(20)가 다진 메모리 셀로 구성되고, 이 다진 메모리 어레이에서의 불량 메모리 셀의 어드레스를 기억하는 경우, 앞선 실시예 1에서 설명한 2진 메모리 셀과 다진 메모리 셀의 관계가 만족된다. 즉, 프로그램용 2진 메모리 셀과 다진 메모리 셀은, 트랜지스터 파라미터가 다르고 또한 플로팅 게이트로의 전자 주입 및 플로팅 게이트로부터의 전자의 뽑기시의 동작 제어가, 각각 서로의 특성에 따라 최적화되고, 그 제어 형태가 실시예 1과 마찬가지로 서로 적어도 제어 동작의 일부가 다르다. 이러한 다진 메모리 셀에 대한 불량 프로그램 회로를 배치하는 경우에는, 실시예 1의 경우와 마찬가지로, 다진 메모리 셀 및 프로그램 회로의 메모리 셀을 다른 공정에서 작성하여 각각의 동작 특성을 최적화한다.
도 10은 이 불량 어드레스 프로그램 회로(24)에 대한 프로그램 제어부의 구성 일례를 개략적으로 나타내는 도면이다. 도 10에 있어서, 외부 어드레스 신호 EXAD를 수신하는 어드레스 입력 회로(40)에 대하여 배치되고, 불량 어드레스 프로그램 모드 지시 신호 DAPE에 따라서, 이 어드레스 입력 회로(40)로부터의 어드레스 신호를 노멀 셀 선택 회로(22)와 레지스터 회로(42) 중 한쪽으로 인가하는 디멀티플렉서(41)와, 불량 어드레스 프로그램 지시 신호 DAPEE에 따라서 활성화되고, 활성화시에, 레지스터 회로(42)에 저장된 어드레스 신호 비트에 따라 프로그램 전압을 발생시키는 전압 발생 회로(43)를 포함한다. 이 전압 발생 회로(43)의 출력 전압이 도 9에 나타내는 프로그램용 트랜지스터 FGT0-FGTs의 제어 게이트에 인가되고, 이들 프로그램용 트랜지스터 FGT0-FGTs의 기억 데이터가 프로그램된다.
이 레지스터 회로(42)는 어드레스 신호 비트 각각 대응하는 레지스터를 포함하고, 또한 전압 발생 회로(43)도 이 레지스터 회로(42)의 레지스터 각각에 대응하는 전압 발생기를 포함한다. 이 전압 발생 회로(43)의 출력 전압이 불량 어드레스 프로그램 회로(24)의 적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs의 제어 게이트로 인가된다. 이 전압 발생 회로(43)는, 불량 어드레스 프로그램 지시 신호 DAPEE의 활성화시에, 레지스터 회로(42)에 저장된 데이터에 따라서 프로그램 전압을 생성하여, 적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs의 제어 게이트로 인가한다. 이 전압 발생 회로(43)의 전압 발생기의 구성으로서는, 노멀 메모리 셀 어레이에 있어서, 데이터의 기입시에서, 기입 데이터를 저장하고, 대응하는 기입 데이터에 따라 기입 전압을 발생하는 회로와 동일한 구성을 이용할 수 있다.
이 불량 어드레스 프로그램 모드시에서, 어드레스 입력 회로(40)로부터 불량 어드레스를 나타내는 어드레스 신호를 외부 어드레스 신호 EXAD로서 인가하고, 디멀티플렉서(41)에 의해 레지스터 회로(42)로 인가하여, 이 레지스터 회로(42)에 불량 어드레스를 특정하는 불량 어드레스 신호의 각 비트를 저장한다.
다음으로, 전압 발생 회로(43)에서, 이 불량 어드레스 프로그램 모드 지시 신호 DAPE에 따라서, 이 불량 어드레스 비트에 따라 고전압을 선택적으로 발생시킨다. 이 경우, 불량 어드레스 비트가 "1"이고, 이 때에 MOS 트랜지스터 MTi가 도통될 경우에는, 대응하는 프로그램용 트랜지스터 FGTi는 비도통 상태로 설정된다. 불량 어드레스 비트가 "0"이고, MOS 트랜지스터 MTi가 비도통 상태로 될 경우에는, 대응하는 프로그램용 트랜지스터 FGTi는 도통 상태로 프로그램된다. 따라서, 불량 어드레스 비트가 "1"에 대응하는 프로그램용 트랜지스터 FGTi는 플로팅 게이트로의 전자의 주입이 행하여진다. 불량 어드레스 비트가 "0"에 대응하는 프로그램용 트랜지스터 FGTi는 초기 상태를 유지하고, 플로팅 게이트로의 전자의 주입은 행하여지지 않는다(제조 직후의 상태에서는, 프로그램용 트랜지스터의 플로팅 게이트는 전자가 뽑힌 상태에 있음).
적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs는, 제조 공정 완료시에서는 저임계값 전압 레벨이다. 또한, 이 불량 어드레스 프로그램 모드시에서는 대응하는 MOS 트랜지스터 MT0-MTs를 도통 상태로 설정한다. 따라서, 그 제어 게이트에 고전압이 인가된 적층 게이트형 전계 효과 트랜지스터의 플로팅 게이트로 전자가 주입되어, 그 임계값 전압이 높아진다. 따라서, 비도통 상태로 설정하는 적층 게이트형 전계 효과 트랜지스터의 제어 게이트로 고전압을 인가하고, 도통 상태로 유지하는 적층 게이트형 전계 효과 트랜지스터의 제어 게이트로는 고전압을 인가하지 않는다(접지 전압 레벨 또는 프로그램 전압보다도 작은 전압을 인가함). 이것에 의해, 적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs 각각을 불량 어드레스를 저장하는 상태로 프로그램할 수 있다.
이 불량 어드레스의 프로그래밍시에서, 일단 플로팅 게이트로부터 전자를 뽑는 동작을 실행한 후에 플로팅 게이트에 대하여 전자의 주입이 행하여지더라도 무방하다. 이 경우, 프로그램용 트랜지스터의 임계값 전압이 부전압 레벨로 되고, 이 프로그램용 트랜지스터가 상시 도통 상태로 되더라도, 특별히 문제는 발생하지 않는다. 비도통 상태로 해야 할 프로그램용 트랜지스터가 비도통 상태를 유지하고 있으면 된다.
이 불량 어드레스의 프로그램 동작은, 앞선 실시예 1과 마찬가지로, 이 프로그램 회로를 구성하는 2진 메모리 셀의 구성에 따라서 그 기억 특성 및 전기적(기입/소거) 특성이 최적화되도록 적절히 정하면 된다.
외부의 테스트 장치에 의해, 불량 어드레스를 인가하여 스페어 인에이블 신호 ZSPEN이 활성화되는 지를 모니터링하여(특정한 패드에 스페어 인에이블 신호 ZSPEN을 이 불량 어드레스 프로그램 모드시에 스위치 회로에 의해 결합함), 불량 어드레스가 정확히 프로그램되었는 지를 검사한다. 불량 어드레스가 아직 프로그램되어 있지 않은 경우에는, 다시 외부의 테스터로부터 프로그램 지시 신호 DAPEE를 인가하여, 전압 발생 회로(43)에 의해 프로그램 전압을 발생시킨다. 이 검증 동작은 전압 발생 회로(43)가 스페어 인에이블 신호 ZSPEN을 모니터링하여 실행하더라도 된다.
또, 이 적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs의 기판 영역을 접지 전압 또는 부전압으로서, 이 기판 영역으로부터 플로팅 게이트로의 전자의 주입이 행하여지더라도 된다. 또한, 채널 핫 전자를 이용하여, 플로팅 게이트로의 전자의 주입이 행하여지더라도 된다. 이 어느 쪽의 전자 주입 방식이 이용될지는, 이 노멀 메모리 셀 어레이에서 형성된 2진 모드 메모리 셀의 임계값 전압을 높게 하는 전압 인가 방식에 따라 결정된다.
이 경우에 있어서, 노멀 메모리 셀 어레이(20)에서 다진 메모리 셀이 존재할 때, 이 다진 메모리 셀의 기입/소거시의 제어 형태와 프로그램 회로의 프로그래밍시의 제어 형태는, 실시예 1의 경우와 마찬가지로, 이들 메모리 셀의 특성에 따라 적절히 선택된다. 이것에 의해, 효율적인 다진 데이터의 기억 및 2진의 프로그램 데이터의 기억을 실현할 수 있고, 칩 점유 면적을 증대시키는 일없이, 내부 상태(불량 어드레스)를 설정하는 2진 데이터를 확실히 기억할 수 있으며, 정확히 용장 치환에 의한 불량 구제를 실현할 수 있어, 신뢰성이 높은 비휘발성 반도체 기억 장치를 실현할 수 있다.
이 불량 어드레스 프로그램 회로(24)가 복수의 불량 어드레스에 대응하여 복수개 마련되는 경우, 전압 발생 회로(43)에 대해서 이들 복수의 불량 어드레스 프로그램 회로(24)를 순차적으로 결합하여 불량 어드레스를 프로그래밍한다.
또, 이 전압 발생 회로(43)는, 통상 동작 모드시에서는 판독 전압 레벨 정도의 전압을 생성하여 적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs의 제어 게이트로 인가한다. 이것에 의해, 적층 게이트형 전계 효과 트랜지스터 FGT0-FGTs는, 통상 동작 모드시에서, 프로그램 데이터에 따라 도통 상태/비도통 상태 중 어느 하나로 설정된다.
이 경우, 도통 상태로 되는 프로그램 트랜지스터 FGTi를 전부 임계값 전압을 부전압 레벨로 설정하고, 전압 발생 회로(43)는 통상 동작 모드시에서 접지 전압을 생성하여, 프로그램용 트랜지스터 FGT0-FGTs의 제어 게이트로 인가하더라도 된다.
또, 도 10에 나타내는 구성에서는, 어드레스 입력 회로(40)를 거쳐서 불량 어드레스를 레지스터 회로(42)에 저장하고 있다. 그러나, 특정한 패드를 거쳐서 레지스터 회로(42)에 불량 어드레스를 외부로부터 저장하도록 구성하더라도 된다. 이 불량 메모리 셀 구제의 공정은 웨이퍼 공정에서의 최종 공정인 테스트 공정에서 행하여지기 때문에, 패드를 이용하여 불량 어드레스를 프로그램할 수 있다.
(변경예 1)
도 11은 본 발명의 실시예 2의 변경예 1의 구성을 개략적으로 나타내는 도면이다. 도 11에서는, 기준 전압 발생 회로가 발생시키는 기준 전압 Vref의 전압 레벨을 트리밍(미세 조정)하는 구성이 나타내어진다. 도 11에 있어서, 기준 전압 발생 회로는, 전원 노드와 노드(51) 사이에 접속되고 정전류를 공급하는 정전류원(50)과, 노드(51)와 접지 노드 사이에 직렬로 접속되는 저항 소자 R1-Rt 및 R0과, 저항 소자 R1-Rt와 병렬로 접속되는 적층 게이트형 전계 효과 트랜지스터 SGT1-SGTt와, 패드 PD를 거쳐서 인가되는 프로그램 데이터에 따라서, 이들 적층 게이트형 전계 효과 트랜지스터 SGT1-SGTt의 도통/비도통 상태를 설정하는 프로그램 전압을 이들 적층 게이트형 전계 효과 트랜지스터 SGT1-SGTt의 제어 게이트에 인가하는 프로그램 전압 인가 회로(52)를 포함한다.
적층 게이트형 전계 효과 트랜지스터 SGT1-SGTt는 2진 모드 메모리 셀과 동일 특성/구조를 갖고, 2진 데이터를 확실히 기억한다. 프로그램 전압 인가 회로(52)는 시프트 레지스터를 포함하고, 트리밍 모드 지시 신호 TRE의 활성화시에, 패드 PD를 거쳐서 인가되는 프로그램 데이터를 순차적으로 취입하고, 이 취입한 프로그램 데이터에 따라서 고전압을 인가한다. 이 적층 게이트형 전계 효과 트랜지스터 SGT1-SGTt의 기판 영역을 공통으로 접속하여, 기판 영역으로부터 대응하는 플로팅 게이트로 전자를 주입한다. 이것에 의해, 제조 공정 완료시 저임계값 상태에 있었던 적층 게이트형 전계 효과 트랜지스터 SGT1-SGTt를 선택적으로 고임계값 전압 상태로 설정한다.
단, 프로그램 전압 인가 회로(52)는, 통상 동작 모드시에서는 메모리 셀의 판독 전압(VREF) 레벨의 전압을 이들 적층 게이트형 전계 효과 트랜지스터 SGT1-SGTt로 인가한다. 따라서, 이 적층 게이트형 전계 효과 트랜지스터 SGT1-SGTt를 그들 임계값 전압에 따라 선택적으로 도통/비도통 상태로 설정함으로써, 도통 상태의 적층 게이트형 전계 효과 트랜지스터 SGTj와 병렬로 접속되는 저항 소자 Rj가 단락된 상태로 되고, 노드(51)와 접지 노드 사이의 저항값이 상이하다. 따라서, 이 저항 소자 R1-Rt를 대응하는 적층 게이트형 전계 효과 트랜지스터 SGT1-SGTt의 프로그램에 의해 선택적으로 단락 상태로 설정함으로써, 기준 전압 Vref의 전압 레벨을 조정할 수 있다.
이들 적층 게이트형 전계 효과 트랜지스터 SGT1-SGTt가 모두 도통 상태로 설정된 경우에는, 기준 전압 Vref는 저항 소자 R0의 저항값과 정전류원(50)이 공급하는 정전류에 의해 결정되는 전압 레벨로 된다(적층 트랜지스터 SGT1-SGTt의 채널 저항 성분을 무시함).
또, 도 10 및 도 11에 나타내는 전압 발생 회로(43) 및 프로그램 전압 인가 회로(52)의 구성으로서는, 예를 들면 통상의 비휘발성 반도체 기억 장치에서 이용되는, 기입 데이터에 따라 고전압을 발생하는 회로와 동일한 구성이 이용되면 된다.
이 기준 전압의 트리밍을 행하는 회로 구성에서는, 프로그램 전압 인가 회로(52)에 테스트 프로그램 데이터를 저장하여 기준 전압을 발생하고, 그 기준 전압이 소정값에 있는 지를 테스트함으로써, 프로그램 데이터를 결정할 수 있다. 또한, 기준 전압 Vref의 전압 레벨을 변경하여 내부 회로를 동작시켜, 이 기준 전압 Vref의 최적 전압 레벨을 결정해서 프로그램 데이터를 결정할 수도 있다. 어느 쪽의 방법에 의해, 트리밍용 트랜지스터 SGT1-SGTt에 대한 프로그램 데이터가 결정되더라도 무방하다.
또한, 도 11에 나타내는 구성에서는, 프로그램 전압 인가 회로(52)는 특정한 패드 PD로부터 시리얼로 프로그램 데이터를 저장하고 있다. 그러나, 어드레스 신호 또는 데이터 신호 입력 단자에 결합되는 특정한 복수의 패드로부터의 신호가 이 프로그램 전압 인가 회로(52)에 병렬로 트리밍 모드 지시 신호 TRE의 활성화시에 인가되도록 구성되더라도 무방하다.
또한, 도 11에서는, 저항 회로의 저항값을 적층 게이트형 트랜지스터의 도통/비도통 상태의 프로그램에 의해 트리밍하고 있다. 그러나, 이 트리밍되는 회로로서는, 복수의 용량 소자를 포함하는 용량 회로이더라도 무방하다. 이 용량 회로에서, 용량 소자 각각에 대응하여 적층 게이트형 전계 효과 트랜지스터를 직렬로 접속하고, 이들 적층 게이트형 전계 효과 트랜지스터를 병렬로 공통의 내부 노드에 접속한다. 이 적층 게이트형 전계 효과 트랜지스터를 선택적으로 도통/비도통 상태로 설정하는 것에 의해, 내부 노드에 접속되는 용량 소자의 수를 조정함으로써, 용량 회로의 용량값을 트리밍한다.
또한, 일반적으로, 종래 퓨즈 소자를 이용하여 특정한 정보가 프로그램되는 퓨즈 프로그램 회로에서, 이 퓨즈 소자 대신에, 2진 모드 메모리 셀과 동일 구조의 적층 게이트형 전계 효과 트랜지스터를 이용할 수 있다.
또한, 다진 메모리 셀이 배치되는 비휘발성 반도체 기억 장치에서, 이들 트리밍 등의 내부 상태를 설정하기 위한 프로그래밍 소자로서 2진 메모리 셀을 이용하여, 그 전기적 특성을 최적화하고 또한 기입/소거의 제어 형태를 이 프로그램용 2진 메모리 셀의 특성에 따라 결정하여 다진 메모리 셀의 제어 형태와 독립적으로 설정함으로써, 효율적이고 또한 정확한 프로그램을 실현할 수 있다.
또한, 이 실시예 2에서는, 다진 메모리 셀과 2진 메모리 셀이 1개의 메모리 어레이 내에 혼재하여 형성되더라도 되고, 이들 2진 메모리 셀 및 다진 모드 메모리 셀은, 실시예 1과 마찬가지로, 각각의 영역에 형성되더라도 된다. 이들 2진 모드 메모리 셀 및 다진 모드 메모리 셀의 어드레스 공간은 각각 고정적으로 설정되더라도 되고, 또한 2진 모드 메모리 셀이 선택적으로 다진 모드 메모리 셀로서 이용되어, 이들 어드레스 공간이 적당히 전환되더라도 된다. 즉, 2진 모드 메모리 셀 어드레스 공간의 소정의 어드레스 영역이 선택적으로 다진 모드 메모리 셀 어드레스 공간으로서 이용되더라도 된다.
또한, 이 내부 상태 설정용의 프로그램 회로를 다진 메모리 셀만이 형성되는 비휘발성 반도체 기억 장치에서 배치하고, 그 전기적 특성 및 기입/소거/판독의 제어 형태가 최적화된 2진 메모리 셀을 이 프로그램 회로로서 이용하는 것에 의해, 다진 메모리의 작은 칩 면적에 대한 영역 패널티를 저감하여, 정확히 내부 전압 및 불량 어드레스 등의 내부 상태를 설정하는 정보를 고정적이고 또한 안정적으로 기억할 수 있다.
이 경우에서, 프로그램 회로의 2진 메모리 셀의 구성 및 동작 제어와 다진 메모리 셀의 구성 및 동작 제어의 관계는, 실시예 1에서의 2진 메모리 셀과 다진 메모리 셀의 관계가 만족되면 된다.
이상과 같이, 본 발명의 실시예 2에 따르면, 2진 모드 메모리 셀과 동일 구조/특성을 갖는 적층 게이트형 전계 효과 트랜지스터를 이용하여, 특정한 내부 상태를 프로그램하도록 구성하고 있어, 퓨즈 소자를 이용하는 경우에 비하여 점유 면적을 저감할 수 있다. 또한, 2진 모드 메모리 셀과 동일 구조/특성을 갖는 적층 게이트형 전계 효과 트랜지스터를 이용하고 있어, 확실히 프로그램 데이터를 유지할 수 있다.
또한, 다진 메모리 셀과 이 내부 상태 설정용의 2진 메모리 셀을 혼재시키고, 그들 메모리 셀 트랜지스터 파라미터를 개별적으로 최적화하고 또한 그들의 제어 형태를 개별적으로 최적화하는 것에 의해, 영역 패널티를 저감하여 확실히 내부 상태를 고정적으로 설정하기 위한 정보를 기억할 수 있다.
또, 메모리 셀이 적층형 트랜지스터로 구성되는 경우가 설명되어 있다. 그러나, 메모리 셀로서는, 2진 데이터와 다진 데이터를 기억할 수 있는 메모리 셀이면, 본 발명은 적용 가능하다.
이상과 같이, 본 발명에 따르면, 2진 모드 메모리 셀과 다진 모드 메모리 셀을 각각 다른 어드레스 공간을 구성하도록 어드레스 영역을 고정적으로 할당하고 있어, 이들 2진 모드 메모리 셀 및 다진 모드 메모리 셀의 구조/특성을 최적화할 수 있으며, 소점유 면적으로 신뢰성이 높은 비휘발성 반도체 기억 장치를 실현할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
이상 설명한 바와 같이, 본 발명에 의하면, 소점유 면적이고 또한 데이터를 확실히 기억할 수 있는 신뢰성이 높고, 2진 데이터 및 다진 데이터를 용도에 따라 확실히 시스템 성능을 저하시키는 일없이 기억할 수 있으며, 소점유 면적으로 확실히 내부 상태를 설정하는 데이터를 기억할 수 있는 비휘발성 반도체 기억 장치를 얻을 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 주요부 구성을 개략적으로 나타내는 도면,
도 2는 본 발명의 실시예 1에 따른 반도체 기억 장치의 메모리 셀의 어드레스 공간 할당을 개략적으로 나타내는 도면,
도 3은 본 발명의 실시예 1에 따른 2진 모드 메모리 셀 및 다진 모드 메모리 셀의 구조를 개략적으로 나타내는 도면,
도 4(a) 및 도 4(b)는 비휘발성 메모리 셀로의 전자의 플로팅 게이트 주입시의 동작 형태를 개략적으로 나타내는 도면,
도 5(a) 및 도 5(b)는 비휘발성 메모리 셀의 플로팅 게이트로부터의 전자 배출의 동작 형태를 개략적으로 나타내는 도면,
도 6은 도 1에 나타내는 제 1 및 제 2 제어 회로의 구성을 개략적으로 도시하는 도면,
도 7은 본 발명의 실시예 1의 변경예의 구성을 개략적으로 나타내는 도면,
도 8은 본 발명의 실시예 2에 따른 반도체 기억 장치의 주요부 구성을 개략적으로 나타내는 도면,
도 9는 도 8에 나타내는 불량 어드레스 프로그램 회로들 구성의 일례를 도시하는 도면,
도 10은 도 9에 나타내는 적층 게이트형 전계 효과 트랜지스터의 프로그램부의 구성 일례를 도시하는 도면,
도 11은 본 발명의 실시예 2의 변경예의 구성을 개략적으로 나타내는 도면,
도 12는 종래의 비휘발성 메모리 셀의 단면 구조를 개략적으로 나타내는 도면,
도 13은 종래의 비휘발성 메모리 셀의 임계값 전압 분포를 개략적으로 나타내는 도면,
도 14는 종래의 비휘발성 다진 메모리 셀의 임계값 전압 분포를 개략적으로 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 제 1 메모리 어레이 2 : 제 2 메모리 어레이
3, 4 : 주변 회로 5 : 제 1 제어 회로
6 : 제 2 제어 회로 7 : 어드레스 입력 회로
8 : 영역 판정 회로 9 : 커맨드 디코더

Claims (3)

1 셀당 1 비트의 데이터를 기억하는 복수의 제 1 메모리 셀을 갖는 제 1 메모리 어레이와,
상기 제 1 메모리 어레이와 동일 반도체 기판 상에 형성되고 또한 상기 제 1 메모리 어레이와는 다른 영역에 형성되며, 1 셀당 복수 비트의 데이터를 기억하는 복수의 제 2 메모리 셀을 갖는 제 2 메모리 어레이
를 구비하되,
상기 제 1 메모리 어레이 영역의 어드레스 공간과 상기 제 2 메모리 어레이의 어드레스 공간은 미리 서로 겹치지 않도록 고정적으로 정해지는
반도체 기억 장치.
1 셀당 복수 비트의 정보를 기억하는 제 1 메모리 셀을 갖는 제 1 메모리 어레이와,
상기 제 1 메모리 어레이와 동일 반도체 기판 상에 형성되고 또한 상기 제 1 메모리 어레이와는 다른 영역에 형성되며, 내부 회로의 동작 상태를 고정적으로 설정하기 위한 정보를 기억하는 프로그램 회로
를 구비하되,
상기 프로그램 회로는 1 셀당 1 비트의 데이터를 기억하는 메모리 셀과 동일 구조를 갖는 메모리 셀을 포함하는
반도체 기억 장치.
제 2 항에 있어서,
상기 프로그램 회로의 메모리 셀과 동일 구조를 갖고 또한 상기 제 1 메모리 어레이와는 다른 영역에 형성되고, 1 셀당 1 비트의 데이터를 기억하는 복수의 제 2 메모리 셀을 갖는 제 2 메모리 어레이를 더 구비하며,
상기 제 1 메모리 어레이 영역의 어드레스 공간과 상기 제 2 메모리 어레이의 어드레스 공간은 미리 겹치지 않도록 고정적으로 정해지는
반도체 기억 장치.
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