KR19990005489A - 반도체 장치 제조방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 반도체 장치의 고집적화에 수반되는 디자인 룰(design rule)의 감소에 따라 작은 면적에서 보다 효율적인 비트라인 및 전하저장전극을 형성하는 반도체 장치 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 게이트 전극 및 워드라인 상부 및 측벽을 절연함으로써 비트라인 및 전자저장전극 콘택홀 형성을 위한 선택적 식각 공정을 배제하고, 이로 인하여 오정렬을 방지하고, 전체적으로 단차를 감소시켜 후속 공정을 용이하게 함.
4. 발명의 중요한 용도
고집적 DRAM(Dynamic Random Access Memory) 제조에 이용됨.

Description

반도체 장치 제조방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 고집적 반도체 장치의 비트라인 및 전하저장 전극을 좁은 영역에서 보다 효율적으로 형성하는 방법에 관한 것이다.
반도체 장치의 고집적화에 수반되는 디자인 룰(design rule)의 감소에 따라 작은 면적에서 보다 효율적인 비트라인 및 전하저장전극을 형성하는 기술이 요구되고 있다.
첨부된 도면 도 1A 내지 도 1D는 종래 기술에 따른 반도체 장치 제조 공정도로써, 우선 도 1A에 도시된 바와 같이 실리콘 기판(10) 상에 소자 간의 전기적 격리를 위한 소자 분리막(11)을 형성한 후, 게이트 산화막(도시되지 않음), 게이트 전극(12) 및 마스크 절연막(13)을 형성한다. 계속하여, LDD(Lightly Doped Drain) 이온주입을 실시하고, 전체구조 상부에 산화막을 증착한 후 이를 전면성 식각하여 게이트 전극(12)의 측벽 부위에 스페이서 절연막(14)을 형성한다. 이어서, 고농도 불순물 이온주입을 실시하여 소오스/드레인(15)을 형성한다.
다음으로, 도 1B에 도시된 바와 같이 층간 절연막(16)을 형성한 후, 이를 선택적 식각하여 비트라인 콘택홀을 형성한다.
이어서, 도 1C에 도시된 바와 같이 전체구조 상부에 전도막 및 절연막을 증착하고, 이를 패터닝하여 비트라인(17) 및 마스크 절연막(18)을 형성한다. 계속하여, 전체구조 상부에 층간 절연막(19)을 형성한 후, 이를 선택적 식각하여 전하저장전극 콘택홀을 형성한다.
끝으로, 도 1D에 도시된 바와 같이 전체구조 상부에 전도막을 증착한 다음, 이를 패터닝하여 전하저장전극(20)을 형성한다.
상기와 같은 공정을 거치는 종래 기술에 따른 반도체 장치 제조 방법은 비트라인 및 전하저장전극을 콘택홀 식각 공정을 통해 하부층과 연결함으로써, 콘택홀 형성시 오정렬(misalign)에 의하여 워드라인(게이트 전극)의 스페이서 절연막이 식각되어 워드 라인과의 단락이 발생할 수 있는 문제점이 있다.
이러한 오정렬에 의해 유발되는 문제점은 소자의 패일(fail)을 일으키는 요인이 되며, 이러한 문제점은 반도체 장치의 고집적화에 따라 더욱 심각하게 대두되고 있다.
본 발명은 오정렬 등의 유발하는 비트라인 및 전하저장전극 콘택홀 공정을 배제하는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
도 1A 내지 도 1D는 종래 기술에 따른 반도체 장치 제조 공정도.
도 2A 내지 도 2D는 본 발명의 일실시예에 따른 반도체 장치 제조 공정도.
도면의 주요부분에 대한 부호의 명칭
30 : 실리콘 기판 31 : 소자분리막
32 : 게이트 전극(워드라인) 33, 38 : 마스크 절연막
34, 39 : 스페이서 절연막 35 : 소오스/드레인
36 : 에피택셜 실리콘층 37 : 비트라인
40 : 전하저장전극
상기 목적을 달성하기 위하여 본 발명의 반도체 장치 제조방법은 반도체 기판 상에 소자 분리막, 소오스, 드레인, 게이트 절연막, 게이트 전극, 상기 게이트 전극 상부와 그 측벽 부위에 각각 제1 및 제2 절연막을 가지는 모스 트랜지스터를 형성하는 단계; 상기 소오스 및 드레인 상에 전도성을 가진 에피택셜층을 성장시키는 단계; 전체구조 상부에 제1 전도막 및 제3 절연막을 형성하는 단계; 상기 제3 절연막 및 제1 전도막을 선택적 식각하여 비트라인을 형성하는 단계; 전체구조 상부에 제4 절연막을 증착하고, 이를 전면성 식각하여 상기 비트라인의 측벽 부위를 절연하는 스페이서 절연막을 형성하는 단계; 및 전체구조 상부에 제2 전도막을 증착하고 이를 패터닝하여 전하저장전극을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 2A 내지 도 2D를 참조하여 본 발명의 일실시에를 상술한다.
먼저, 도 2A에 도시된 바와 같이 실리콘 기판(30) 상에 소자 간의 전기적 격리를 위한 소자 분리막(31)을 형성한 후, 게이트 산화막(도시되지 않음), 게이트 전극(32) 및 마스크 절연막(33)을 형성한다. 계속하여, LDD(Lightly Doped Drain) 이온주입을 실시하고, 전체구조 상부에 산화막을 증착한 후 이를 전면성 식각하여 게이트 전극(32)의 측벽 부위에 스페이서 절연막(34)을 형성한다. 이어서, 고농도 불순물 이온주입을 실시하여 소오스/드레인(35)을 형성한 다음, 이후의 비트라인 형성시 드레인을 보호하며, 소오스/드레인 전극 역할을 하는 에피택셜 실리콘막(36)을 성장시키고, 전도성을 가지도록 고농도의 불순물을 도핑시킨다. 여기서, 불순물의 도핑은 에피택셜 실리콘막(36)의 증착과 동시에 인-시츄(in-situ) 방식으로 수행할 수도 있다.
다음으로, 도 2B에 도시된 바와 같이 전체구조 상부에 비트라인 형성을 위한 전도막 및 절연막을 차례로 증착하고, 이를 차례로 선택적 식각하여 비트라인(37) 및 그 상부의 마스크 절연막(38)을 형성한다. 이때, 비트라인(37)의 선폭은 적어도 이웃하는 접합부(드레인)와 오버랩 되지 않을 정도로 형성해야 한다. 여기서, 에피택셜 실리콘막(36)은 그 일부가 식각되어지면서 드레인을 보호하게 된다.
계속하여, 도 2C에 도시된 바와 같이 이후 형성되는 전하저장전극과의 단락을 방지하기 위하여 전체구조 상부에 절연막을 증착하고 이를 선택적 식각함으로써 비트라인(37)의 측면에 스페이서 절연막(39)을 형성한다.
끝으로, 도 2D에 도시된 바와 같이 전체구조 상부에 전하저장전극 형성을 위한 전도막을 형성하고 이를 패터닝하여 전하저장전극(40)을 형성한다.
상기와 같은 일실시예에 나타난 바와 같이 본 발명은 비트라인과 전하저장전극 형성시 층간 절연막의 선택적 식각에 의한 콘택홀 형성 공정을 배제함으로써 DRAM 등의 반도체 장치 제조 공정을 단순화할 수 있으며, 단차 측변에서도 유리하여 후속 공정이 용이하게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명을 실시하면 비트라인 및 전하저장전극 형성 공정이 종래의 기술에 비해 간단하면서도, 보다 효율적으로 단락을 방지할 수 있다. 또한, 전반적인 단차도 줄일 수 있어 후속 공정이 보다 용이하게 되어 고집적 반도체 장치의 제조시에 사용될 경우, 수율의 향상을 기대할 수 있다.

Claims (2)

  1. 반도체 기판 상에 소자 분리막, 소오스, 드레인, 게이트 절연막, 게이트 전극, 상기 게이트 전극 상부와 그 측벽 부위에 각각 제1 및 제2 절연막을 가지는 모스 트랜지스터를 형성하는 단계; 상기 소오스 및 드레인 상에 전도성을 가진 에피택셜층을 성장시키는 단계; 전체구조 상부에 제1 전도막 및 제3 절연막을 형성하는 단계; 상기 제3 절연막 및 제1 전도막을 선택적 식각하여 비트라인을 형성하는 단계; 전체구조 상부에 제4 절연막을 증착하고, 이를 전면성 식각하여 상기 비트라인의 측벽 부위를 절연하는 스페이서 절연막을 형성하는 단계; 및 전체구조 상부에 제2 전도막을 증착하고 이를 패터닝하여 전하저장전극을 형성하는 단계를 포함하여 이루어진 반도체 장치 제조방법.
  2. 제 1 항에 있어서, 상기 비트라인을 형성하는 단계에서 적어도 상기 에피택셜층의 일부가 잔류하는 반도체 장치 제조방법.
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