KR100344827B1 - 반도체 메모리 소자 제조방법 - Google Patents
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Abstract
본 발명은 고집적 반도체 메모리 소자에서 소자간의 격리 특성 및 트랜지스터의 전류 구동능력을 향상시키고, 셀 콘택의 접촉 면적을 증가시켜 소자의 신뢰성을 향상시키는데 적당한 반도체 메모리 소자의 제조방법에 관한 것으로, 반도체 기판을 필드 영역과 액티브 영역으로 정의하는 공정과, 상기 액티브 영역의 기판상에 더미 워드라인들을 형성하는 공정과, 상기 더미 워드라인 양측의 기판내에 더미 소오스/드레인 영역을 형성하는 공정과, 상기 기판 및 더미 워드라인을 에워싸도록 에피택셜층을 형성하는 공정과, 상기 에피택셜층상에 상기 더미 워드라인과 얼라인되도록 메인 워드라인들을 형성하는 공정과, 상기 메인 워드라인 양측의 에피택셜층내에 메인 소오스/드레인 영역을 형성하는 공정과, 상기 메인 드레인 영역과 연결되도록 비트라인을 형성하는 공정과, 상기 메인 소오스 영역과 연결되도록 스토리지 노드전극을 형성하는 공정과, 상기 스토리지 노드전극상에 유전층과 플레이트 전극을 형성하는 공정을 포함하여 이루어진다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 셀 간 격리특성을 개선시켜 셀의 데이터 유지능력을 향상시키는데 적당한 반도체 메모리 소자의 제조방법에 관한 것이다.
소자가 고집적화됨에 따라 셀 사이즈가 감소하게 되어 셀이 차지하는 면적이 감소하게 되었다.
이러한 셀 면적의 감소는 셀 간 격리특성을 열화시키는 중요한 요인으로 작용하고 있으며, 셀 간 격리특성의 열화로 인하여 셀에 저장된 데이터의 유지능력이 저하되어 소자의 신뢰성에 크나큰 영향을 주게 된다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 메모리 소자 제조방법을 설명하기로 한다.
도 1a 내지 1e는 종래 기술에 따른 반도체 메모리 소자 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 트렌치 아이솔레이션 (trench isolation)공정을 이용하여 격리 영역(12)을 형성하여 액티브 영역을 정의한다.
액티브 영역 및 격리 영역(12)상에 절연막(13)을 개재하여 복수개의 워드라인(14)을 형성한다.
즉, 상기 격리 영역(12)을 포함한 기판상에 절연막(13)을 형성하고, 상기 절연막(13)상에 폴리실리콘층을 형성한 후, 소정의 간격을 갖고 일방향으로 형성되는 복수개의 워드라인(14)들을 형성한다.
도 1b에 도시한 바와 같이, 상기 워드라인(14) 양측의 액티브 영역에 소오스/드레인용 이온주입을 실시하여 불순물 확산영역(16a,16b,16c)들을 형성한다.
상기 워드라인(14)들을 포함한 기판 전면에 제 1 층간절연막(17)을 형성한 후, 상기 제 1 층간절연막(17)을 선택적으로 제거하여 비트라인 콘택(18)을 형성한다.
즉, 비트라인과 액티브 영역을 전기적으로 연결하기 위해 상기 제 1 층간절연막(17)을 식각하여 콘택홀을 형성한다.
이후, 도 1c에 도시한 바와 같이, 상기 비트라인 콘택(18)을 통해 불순물 확산영역과 연결되며 워드라인을 가로지르는 방향으로 비트라인(20)을 형성하고, 상기 비트라인(20)을 포함한 전면에 제 2 층간절연막(21)을 형성한다.
이후, 상기 제 2 층간절연막(21)과 제 1 층간절연막(17)을 선택적으로 제거하여 액티브 영역이 노출되는 스토리지 노드 콘택(22)을 형성한다.
도 1d에 도시한 바와 같이, 상기 스토리지 노드콘택(22)내에 플러그(23)를 형성하고, 상기 플러그(23)와 전기적으로 연결되는 스토리지 전극(24)을 형성한다.
이어, 상기 스토리지 노드전극(24)상에 유전막(25)과 플레이트 전극(26)을 형성하면, 종래 기술에 따른 반도체 메모리 소자 제조공정이 완료된다.
이와 같은 종래 반도체 메모리 소자는 워드라인(14)에 인가되는 전압에 따라 트랜지스터의 전류를 온/오프시켜 줌으로써 스토리지 전극(24) 및 플레이트 전극(26) 사이의 유전막(25)에 전하를 저장하거나 또는 저장된 전하를 비트라인(20)을 통해 센싱앰프(도시되지 않음)로 전달하게 된다.
그러나 상기와 같은 종래 반도체 메모리 소자는 다음과 같은 문제점이 있었다.
소자간의 격리가 트랜치 아이솔레이션 공정으로 이루어지나, 아이솔레이션의 디멘젼(dimension)이 집적도에 제약을 받아 격리 특성이 열화되고, 이 경우, 스토리지 전극 및 트랜지스터의 소오스/드레인 접합에서의 누설전류가 증가하여 셀의 데이터 보유능력이 저하된다.
또한, 워드라인의 피치(pitch)가 감소함에 따라 액티브 영역의 길이가 감소하여 이 영역내에서 분할되는 트랜지스터의 채널 길이, 셀 콘택의 디멘젼 등이 각각 감소하게 되어 결국, 셀 콘택의 저항의 증가를 유발하여 소자의 신뢰성을 저하시키는 문제가 있었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 고집적 반도체 메모리 소자에서 소자간의 격리 특성을 향상 및 트랜지스터의 전류 구동능력을 향상시키고, 셀 콘택의 접촉 면적을 증가시켜 소자의 신뢰성을 향상시키는데 적당한 반도체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 기술에 따른 반도체 메모리 소자 제조방법을 설명하기 위한 공정단면도
도 2는 본 발명의 반도체 메모리 소자 제조방법에 따른 레이아웃도
도 3은 본 발명에 따른 반도체 메모리 소자의 구조단면도
도 4a 내지 4d는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
41 : 반도체 기판 43a,44a : 더미 워드라인
46 : 에피택셜층 48a,48b,48c,48d : 메인 워드라인
49a,49b,49c : 메인 소오스/드레인 불순물 확산영역
51 : 비트라인 52 : 스토리지 노드전극
53 : 유전층 54 : 플레이트 전극
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 소자 제조방법은 반도체 기판을 필드 영역과 액티브 영역으로 정의하는 공정과, 상기 액티브 영역의 기판상에 더미 워드라인들을 형성하는 공정과, 상기 더미 워드라인 양측의 기판내에 더미 소오스/드레인 영역을 형성하는 공정과, 상기 기판 및 더미 워드라인을 에워싸도록 에피택셜층을 형성하는 공정과, 상기 에피택셜층상에 상기 더미 워드라인과 얼라인되도록 메인 워드라인들을 형성하는 공정과, 상기 메인 워드라인 양측의 에피택셜층내에 메인 소오스/드레인 영역을 형성하는 공정과, 상기 메인 드레인 영역과 연결되도록 비트라인을 형성하는 공정과, 상기 메인 소오스 영역과 연결되도록 스토리지 노드전극을 형성하는 공정과, 상기 스토리지 노드전극상에 유전층과 플레이트 전극을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 반도체 메모리 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 반도체 메모리 소자에 따른 레이아웃도이고, 도 3은 본 발명에 따른 반도체 메모리 소자의 구조단면도로써, 도 2의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 2에 도시한 바와 같이, 본 발명 반도체 메모리 소자는 역T자 형상의 에피택셜층(46)을 가지며, 상기 에피택셜층(46)의 상부에 메인 워드라인(48a,48b, 48c,48d)이 형성되고, 에피택셜층(46)의 하부에 메인 워드라인과 동일방향으로 형성된 더미 워드라인(43a,44a)을 갖는다.
그리고, 상기 에피택셜층을 트랜지스터의 채널 및 비트라인 콘택, 스토리지 노드 콘택의 패드로 이용한다.
도 3은 도 2의 Ⅰ-Ⅰ'선에 따른 단면도로써, 반도체 기판(41), 상기 기판(41)상에 일정 간격을 두고 형성된 더미 워드라인(43a,44a)들과, 상기 각 더미 워드라인(43a,44a) 양측의 기판내에 형성된 더미 소오스/드레인 불순물 확산영역(45a,45b,45c)과, 상기 더미 워드라인(43a,44a) 및 기판상에 형성된 에피택셜층(46)과, 상기 에피택셜층(46)상에 형성되며 상기 더미 워드라인(43a,44a)과 얼라인되는 복수개의 메인 워드라인(48a,48b,48c,48d)들과, 상기 메인 워드라인 양측의 에피택셜층(46)내에 형성된 메인 소오스/드레인 불순물 확산영역(49a,49b,49c)과, 콘택홀을 통해 상기 메인 드레인 불순물 영역(49a)에 연결되는 비트라인(51), 상기 소오스 불순물 확산영역(49b,49c)과 콘택홀을 통해 연결되는 스토리지 노드 전극(52)과, 상기 스토리지 노드전극(52)상에 형성되는 유전체층(53) 및 플레이트 전극(54)을 포함하여 구성된다.
이와 같이 구성된 본 발명의 반도체 메모리 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 4a 내지 4e는 본 발명 반도체 메모리 소자 제조방법을 설명하기 위한 공정단면도이다.
도 4a에 도시한 바와 같이, 반도체 기판(41)을 필드 영역(42)과 액티브 영역으로 정의한다. 여기서, 필드 영역은 트렌치 아이솔레이션(trench isolation) 공정으로 형성한다.
필드 영역을 포함한 기판 전면에 제 1 절연층을 형성한 후, 선택적으로 제거하여 상기 액티브 영역의 기판상에서 소정 간격을 유지하는 제 1, 제 2절연층패턴(43,44)을 형성한다.
여기서, 상기 제 1, 제 2 절연층패턴(43,44)은 더미 워드라인이며, 실리콘 질화막으로 형성한다.
이후, 상기 제 1, 제 2 절연층패턴(43,44) 양측의 기판내에 불순물 이온주입 및 확산을 통해 더미 소오스/드레인 불순물 확산영역(45a,45b,45c)을 형성한다.
도 4b에 도시한 바와 같이, 상기 기판을 씨드(Seed)로한 에피택셜 성장을 통해 에피택셜층(46)을 형성한다.
이때, 에피택셜층(46)은 도 2에서와 같이, 역T자 형상을 갖도록 한다.
도 4c에 도시한 바와 같이, 상기 더미 워드라인인 제 1, 제 2 절연층패턴(43,44)을 습식식각 공정으로 제거하여 공간영역(43a,44a)을 형성한다.
이후, 상기 에피택셜층(46)상에 게이트절연막(47)을 개재하여 복수개의 메인 워드라인(48a,48b,48c,48d)들을 형성한다.
이때, 상기 메인 워드라인(48a,48b,48c,48d)들은 상기 빈 공간영역(43a,44a)과 얼라인되도록 형성한다.
이후, 상기 메인 워드라인(48a,48b,48c,48d) 양측의 에피택셜층(46)내에 불순물 이온주입 및 확산공정을 통해 메인 소오스/드레인 불순물 확산영역(49a,49b,49c)을 형성한다.
도 4d에 도시한 바와 같이, 상기 메인 워드라인(48a,48b,48c,48d)들을 포함한 전면에 층간절연막(50)을 형성한다.
이후, 상기 메인 드레인 영역 불순물 확산영역(49a)과 전기적으로 연결되는비트라인(51)을 형성한다.
그리고, 상기 비트라인(51)을 포함한 전면에 다시 층간절연막(50a)을 형성한 후, 포토 공정을 이용하여 상기 메인 소오스 불순물 확산영역(49b,49c)이 노출되도록 스토리지 노드 콘택을 형성한다.
이어, 상기 스토리지 노드 콘택을 통해 소오스 불순물 확산영역(49b,49c)과 전기적으로 연결되는 스토리지 노드 전극(52)들을 형성한다.
그리고, 상기 스토리지 노드 전극(52)상에 차례로 유전체층(53)과 플레이트 전극(54)을 형성하면, 본 발명의 반도체 메모리 소자 제조공정이 완료된다.
이와 같은 본 발명의 반도체 메모리 소자 제조방법은 다음과 같은 효과가 있다.
첫째, 기판을 이용하는 채널 이외에 에피택셜층을 채널로 이용하여 트랜지스터의 전류구동능력을 배이상으로 향상시킨다.
둘째, 필드 영역의 길이 방향으로 스토리지 노드 콘택의 접촉면적을 증가시킬 수가 있고, 필드 영역과 더미 워드라인의 경계에 불순물 확산영역이 존재하여 전계 감소 효과가 있다.
셋째, 에피택셜층은 필드 영역과 다른 형태로 패터닝할 수 있으므로 레이아웃 설계가 자유롭다.
Claims (3)
- 반도체 기판을 필드 영역과 액티브 영역으로 정의하는 공정;상기 액티브 영역의 기판상에 더미 워드라인들을 형성하는 공정;상기 더미 워드라인 양측의 기판내에 더미 소오스/드레인 영역을 형성하는 공정;상기 기판 및 더미 워드라인을 에워싸도록 에피택셜층을 형성하는 공정;상기 에피택셜층상에 상기 더미 워드라인과 얼라인되도록 메인 워드라인들을 형성하는 공정;상기 메인 워드라인 양측의 에피택셜층내에 메인 소오스/드레인 영역을 형성하는 공정;상기 메인 드레인 영역과 연결되도록 비트라인을 형성하는 공정;상기 메인 소오스 영역과 연결되도록 스토리지 노드전극을 형성하는 공정;상기 스토리지 노드전극상에 유전층과 플레이트 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 에피택셜층은 기판을 씨드로 하여 에피택셜 성장시키는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 더미 워드라인을 형성하는 공정은,상기 기판상에 제 1 절연층을 형성하는 공정과,상기 제 1 절연층을 패터닝하여 상기 액티브 영역의 기판상에서 서로 일정간격을 갖는 제 1 절연층패턴들을 형성하는 공정과,상기 제 1 절연층패턴들을 마스크로 이용한 불순물 이온주입으로 더미 소오스/드레인 불순물 영역을 형성하는 공정과,상기 에피택셜층을 성장시키는 공정과,상기 제 1 절연층패턴을 습식식각으로 제거하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
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| JPH09205064A (ja) * | 1995-11-22 | 1997-08-05 | Nec Corp | 半導体装置の製造方法 |
| JPH09321236A (ja) * | 1996-05-27 | 1997-12-12 | Sony Corp | 半導体装置及びその製造方法 |
-
1999
- 1999-11-25 KR KR1019990052798A patent/KR100344827B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09205064A (ja) * | 1995-11-22 | 1997-08-05 | Nec Corp | 半導体装置の製造方法 |
| JPH09321236A (ja) * | 1996-05-27 | 1997-12-12 | Sony Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
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| KR20010048209A (ko) | 2001-06-15 |
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