KR19980079375A

KR19980079375A - 3입력 배타적 부정논리합회로

Info

Publication number: KR19980079375A
Application number: KR1019970047865A
Authority: KR
Inventors: 츠지하시요시키
Original assignee: 기다오까다까시; 미쓰비시뎅끼가부시끼가이샤
Priority date: 1997-04-23
Filing date: 1997-09-20
Publication date: 1998-11-25
Also published as: KR100271012B1; DE19752627A1; JPH10303737A; DE19752627C2; US5936427A

Abstract

적은 소자 수로 저소비 전력화 및 고속화를 도모하는 것이 곤란했었다.

3개의 입력신호 각각과 3입력 배타적 논리합접점과의 사이에, 게이트 단자에 로우레벨의 신호가 인가된 경우에 도통 상태가 되는 제 1의 도전형 트랜지스터 2개가 직렬접속된 신호경로 1개씩과, 게이트 단자에 하이 레벨의 신호가 인가된 경우에 도통 상태가 되는 제 2의 도전형 트랜지스터 2개가 직렬접속된 신호 경로 1개씩을 구비하고, 각각의 신호경로를 구성하는 2개의 제 1 내지 제 2의 도전형 트랜지스터의 게이트 단자에는 그 신호 경로의 한끝에 접속되어 있는 3개의 입력신호중의 1개 이외의 2개의 입력신호가 1개씩 각각 접속되어 있다.

Description

3입력 배타적 부정논리합회로

본 발명은 반도체 집적회로에서 특히 산술연산 등에 널리 사용되는 3입력 배타적 논리합회로에 관한 것이다.

도 7은 3입력의 배타적 부정논리합회로의 진리치를 나타내는 표이다. 도면에서, A,B,C는 입력단자, Y는 출력단자이다. 또 X는 중간노드이고, 3입력의 배타적 논리합의 처리를 한 결과가 나타난다. 또, 이하의 설명으로서는 A,B,C,X,Y는 그 단자에 나타나는 신호도 나타낸다.

도 8은 3입력의 배타적 부정논리합회로를 2입력의 배타적 논리합회로2개와 인버터를 사용하여 구성한 경우의 회로도면이다. 도면에서 1,2는 2입력의 배타적 논리합회로, 3은 인버터를 나타내고 있다. 또, 배타적 논리합회로2의 출력 및 인버터3의 출력은 각각, 도 7의 표에 나타내는 X,Y이다.

도 9는 도 8에 나타내는 회로를 보다 상세히 나타내는 회로도면이다. 또, 도 8에 나타낸 것으로 동일한 것에는 동일한 부호를 부착하여 중복되는 설명은 생략한다. 도 9에서, 4∼7은 신호를 반전하는 인버터, 8∼11은 CMOS의 트랜스미션 게이트를 나타내고 있다. 인버터4∼7, 트랜스미션 게이트8∼11의 각각 n 채널 트랜지스터, p 채널 트랜지스터가 1개씩 사용되기 때문에 전체로 18개의 트랜지스터가 사용하는 것으로 된다.

이 회로의 상세한 동작설명은 생략하나 B의 값에 의해서 트랜스미션 게이트8,9중 어느 것이 인버터5의 출력의 값에 의해서 트랜스미션 게이트10,11중 어느 것이 도통한다.

속도면에 주목하면, A→인버터4→트랜스미션 게이트8→인버터5→트랜스미션 게이트10(또는 트랜스미션 게이트11)→인버터3→Y의 경로가 가장 길고, 인버터3단 +트랜스미션 게이트2단이다.

다음에 소비전력에 주목한다. CMOS 회로의 소비전력은 CMOS 논리게이트의 출력이 변화할 때에 전원1접지간을 흐르는 스위칭전류와, 출력의 용량부하의 충방전 전류로 대별할 수 있다. 스위칭전류는 CMOS 논리게이트(도 9에서는 인버터)마다 흐르기때문에, 소비전력을 감소시키는 하나의 방법으로서, 회로중의 CMOS 논리게이트의 수를 감하여, 스위칭전류를 감하는 것을 들 수 있다.

도 10은 도 9의 소자 수를 감한 경우의 종래의 3입력의 배타적 부정논리합회로의 회로도면이다. 도 10에서, 12∼14는 인버터, 15,16은 p형의 트랜스미션 게이트, 17,18은 n형의 트랜스미션 게이트, W는 중간 노드를 보이고 있다. 도 10에 나타내는 회로예에서는 CMOS 형의 트랜스미션 게이트가 아니고 n형 또는 p형의 트랜지스터의 트랜스미션 게이트를 사용하고 있다. 사용하고 있는 트랜지스터 수는, n형, p형 각 5개씩으로 계10개이다. 속도면에 주목하면, A→인버터12→트랜스미션 게이트15→인버터13→트랜스미션 게이트16→인버터14→Y의 경로가 가장 길어져 인버터3단 + 트랜스미션 게이트2단이다.

소비전력의 면에서는 도 9에 비하여 도 10의 인버터의 수는 줄고 있기 때문에, 스위칭전류는 감소되지만, 트랜스미션 게이트에 n형 또는 p형을 사용하고 있기 때문에 기판 바이어스 효과의 영향을 받는다. 예를 들면, 게이트단자가 전원전위인 (도통상태에 있다)n형의 트랜스미션 게이트의 소스단자를 전원전위(이후, 논리치 1)까지 인상해도, 출력인 드레인단자의 전위는 전원전위까지 상승하지 않는다는 현상이 생긴다. 마찬가지로 도통상태에 있는 p형의 트랜스미션 게이트의 소스단자를 접지전위(이후, 논리치 0)까지 인하해도 출력인 드레인 단자의 전위는 전원전위까지 내려가지 않는다.

이 때문에 입력A,B,C의 값의 조합에 따르면 도면중의 노드 W와 노드 X의 전위가 중간전위로 되어 인버터13 또는 인버터14로 관통전류가 흐른다. 구체적으로는 3입력의 8종류의 입력의 조합한중, (A,B,C)=(0,1,0),(0,1,1)이외의 6종류일 때에 정상적인 관통전류가 흐른다고 하는 문제점이 있다.

도 11은 이 정상적인 관통전류가 흐르지 않도록 도 10의 회로를 개량한 종래 예의 회로를 나타내고 있다. 노드 W와 노드 X를 전원전위까지 인상하기도 하고 접지전위까지 인하 하기도 하기 위한 피드백용의 구동능력이 작은 인버터19,20이 삽입되어 있다. 또, 도 10과 동일한 부분에는 동일한 부호를 부착하여 중복하는 설명은 생략한다. 도 11의 회로에서 사용되고 있는 트랜지스터의 수는 I형, P형 각 7개씩으로 계14개이고, 도 9에 비교하여 소자수는 감소하고 있지만 인버터의 수는 5개로 변하지 않고 소비 전력면에서는 개선되어 있지 않다.

종래의 3입력의 배타적 부정논리합회로는 이상과 같이 구성되어 있기 때문에, 소자 수를 감해도 소비전력의 감소효과는 적고, 또 속도면의 개선도 도모 할수 없다고 하는 과제가 있었다.

본 발명은 상기와 같은 과제를 해결하기 위해서 이루어진 것으로, 고속이고, 소자수가 적고, 소비전력도 적은 3입력의 배타적 부정논리합회로를 실현하는 것을 목적으로 한다.

제 1의 발명에 관한 3입력 배타적 부정논리합회로는 3개의 입력신호를 입력으로 하고 그 3개의 입력의 배타적 논리합을 얻는 논리 구성부와, 부정 논리를 출력하는 구동부로 구성되어, 논리 구성부와 구동부가 3입력 배타적 논리합접점을 통해 서 접속되어 있는 3입력 배타적 부정논리합회로로서, 논리구성부의 구성이 3개의 입력신호 각각과 3입력 배타적 논리합접점과의 사이에 게이트 단자에 로우레벨의 신호가 인가된 경우에 소스단자와 드레인단자가 도통상태가 되어 게이트 단자에 하이 레벨의 신호가 인가된 경우에 소스단자와 드레인단자가 비도통 상태가 되는 제 1의 도전형 트랜지스터2개가 직렬 접속된 신호경로 1개씩과, 게이트단자에 하이 레벨의 신호가 인가된 경우에 소스단자와 드레인단자가 도통 상태가 되어, 게이트단자에 로우레벨의 신호가 인가된 경우에 소스단자와 드레인단자가 비도통 상태가 되는 제 2의 도전형 트랜지스터 2개가 직렬접속된 신호경로 1개씩, 합계 6개의 신호경로를 구비하고, 제 1 내지 제 2의 도전형 트랜지스터2개가 직렬접속된 신호경로의 양단은 한 쪽의 트랜지스터의 소스 단자와 다른쪽의 트랜지스터의 드레인 단자로서, 전자의 드레인 단자와 후자의 소스 단자가 서로 접속되어 있고, 3개의 입력신호 각각과 3입력 배타적 논리합접점과의 사이에 형성된 각각의 신호경로를 구성하는 2개의 제 1 내지 제 2의 도전형 트랜지스터의 게이트단자에는 그 신호 경로의 한끝에 접속되어 있는 그 3개의 입력신호 중의 1개 이외의 2개의 입력신호가 1개씩 각각 접속되어 있는 것이다.

제 2의 발명에 관한 3입력 배타적 부정논리합회로는 논리구성부를 구성하는, 제 1의 도전형 트랜지스터 2개가 직렬접속된 신호경로 3개 및 제 2의 도전형 트랜지스터 2개가 직렬접속된 신호경로3개가, 모두 개별의 트랜지스터로 구성되어 있는 것이다.

제 3의 발명에 관한 3입력 배타적 부정논리합회로는 논리구성부를 구성하는, 제 1의 도전형 트랜지스터 2개가 직렬접속된 신호경로 3개 중의 2개의 신호경로가 2개의 신호경로 각각의 한끝에 접속되어 있지 않은 3개의 입력신호 중의 1개의 입력신호가 게이트 단자에 접속되어 있는, 제 1의 도전형 트랜지스터 1개를 공유하고 있으며, 공유되어 있는 제 1의 도전성 트랜지스터 1개의 드레인 단자가 3입력 배타적 논리합접점과 접속되어 있는 또, 제 2의 도전형 트랜지스터 2개가 직렬접속된 신호경로 3개 중의 2개의 신호경로가 2개의 신호경로 각각의 한끝에 접속되어 있지 않은 3개의 입력신호중의 1개의 입력신호가 게이트 단자에 접속되어 있는 제 2의 도전형 트랜지스터 1개를 공유하고 있고, 공유되어 있는 제 2의 도전형트랜지스터의 1개의 드레인단자가 3입력 배타적 논리합접점과 접속되어 있는 것이다.

도 1은 본 발명의 실시의 형태 1의 3입력 배타적 부정논리합회로를 나타내는 회로도.

도 2는 도 1에 나타내는 3입력 배타적 부정논리합회로의 동작을 설명하기 위한 도.

도 3은 도 1에 나타내는 3입력 배타적 부정논리합회로의 동작을 설명하기 위한 도.

도 4는 본 발명의 실시의 형태 2의 3입력 배타적 부정논리합회로를 나타내는 회로도.

도 5는 본 발명의 실시의 형태 3의 3입력 배타적 부정논리합회로를 나타내는 회로도.

도 6은 본 발명의 실시의 형태 4의 3입력 배타적 부정논리합회로를 나타내는 회로도.

도 7은 3입력의 배타적 부정논리합연산의 진리치표를 나타낸 표.

도 8은 종래의 2개의 2입력 배타적 논리합회로를 사용하여 3입력의 배타적 부정논리합회로를 구성한 경우의 구성을 도시한 도.

도 9는 도 8의 3입력의 배타적 부정논리합회로의 상세구성을 도시한 도.

도 10은 도 9의 소자 수를 감한 경우의 종래의 3입력의 배타적 부정논리합회로의 회로도.

도 11은 정상적인 관통전류가 흐르지 않도록 도 10의 회로를 개량한 종래의 3입력의 배타적 논리합회로를 도시한 도.

* 도면의 주요부분에 대한 부호의 설명

pta1,pta2,ptb1,ptb2,ptcl,ptc2 : p형의 트랜스미션 게이트

nta1,nta2,ntb1,ntb2,ntc1,ntc2 : n형의 트랜스미션 게이트

inv1 : 인버터 inv2 : 인버터

A,B,C : 입력단자 X : 중간노드

Y : 출력단자

발명의 실시의 형태

이하, 본 발명의 실시의 일 형태를 설명한다.

(실시의 형태 1)

도 1은 본 발명의 실시의 형태 1에서의 3입력 배타적 부정논리합회로의 회로도면이고, 도 2, 도 3은 도 1의 회로의 동작을 도시한 도면이다. 도 1에서 pta1, pta2, ptb1, ptb2, ptc1, ptc2는 p형의 트랜스미션 게이트(제 1의 도전형 트랜지스터), nta1, nta2, ntb1, ntb2, ntc1, ntc2는 n형의 트랜스미션 게이트(제 2의 도전형 트랜지스터), inv1은 출력되어야할 신호를 반전하여 구동하는 인버터를 각각 나타내고 있다. 또 A,B,C는 3입력 배타적 부정논리합회로의 입력단자, X는 인버터 inv1의 바로 앞의 중간노드, Y는 3입력 배타적 부정논리합회로의 출력단자이다. 또, 이하의 설명에서 A,B,C,X,Y는 노드 또는 단자에 나타나는 신호들도 나타내는 것으로 한다. 또, 도 2, 도 3에서, 화살표는 트랜스미션 게이트가 온하고 있는 것을 나타내고 있다.

도 1에 도시한 바와 같이 각 입력단자A∼C에서 노드 X에 달하는 신호전달 경로가 2개씩 형성되어 있다. 즉,

A→ptb1→ptc1→X, A→ntb1→ntc1→X,

B→ptc2→pta1→X, B→ntc2→nta1→X,

C→pta2→ptb2→X, C→nta2→ntb2→X,

의 6경로이다. 각 경로는 n형2개, 또는 p형2개의 직렬접속된 트랜스미션 게이트로 구성되어 있고, 각 트랜스미션 게이트가 도통하는가 아닌가를 제어하기 위한 게이트 단자에는 전달경로의 입력 이외의 2개의 입력이 접속되어 있다. 예를 들면 입력단자A에서의 신호경로의 트랜스미션 게이트 ptb1, ptc1의 게이트단자는, 각각, 입력단자B,C에 접속되어 있다.

트랜지스터 수는 n형, p형 각 7개씩으로 계14개이고, 스위칭전류가 흐르는 것은 인버터 inv1뿐 이다.

다음에 동작에 관해서 설명한다. 도 2는 입력의 조합이(A,B,C)=(1,0,0)의 경우의 동작을 설명하고 있다. 이 경우에는 트랜스미션 게이트 ptb1, ptb2, ptc1, ptc2, nta1, nta2가 도통하여 결국 6개의 신호전달 경로중, A→ptb1→ptc1→X가 활성화되어 X=1이된다. 마찬가지로, (A,B,C)=(0,0,1),(0,1,0),(0,1,1),(1,0,1), (1,1,0)의 경우, 즉 A,B,C 중 1이 2개있느냐, 1가 2개있는 경우에는 6개의 신호전달경로중의 1개가 활성화되어 X에 신호가 전파된다.

도 3은 입력의 조합이(A,B,C)=(0,0,0)인 경우의 동작을 설명하고 있다. 트랜스미션 게이트 pta1, pta2, ptb1, ptb2, ptc1, ptc2가 도통하여, 6개의 신호전달 경로중 A→ptbl→ptc1→X, B→ptc2→pta1→X, C→pta2→ptb2→X의 3경로가 활성화되지만, A=B=C=0이기 때문에 X=0이 된다. (A,B,C)=(1,1,1)의 경우도 마찬가지로, A→ntb1→ntcl→X, B→ntc2→nta1→X, C→nta2→ntb2→X의 3경로가 활성화되지만, A,B=C=1이기 때문에 X=1로 된다.

즉, 이 실시의 형태 1의 3입력 배타적 부정논리합회로는 3개의 입력A,B,C의 취할 수 있는 값의 조합에서 적어도 2개의 입력의 값이 같은 것 및 3입력의 배타적 논리합의 논리상의 특징에 주목하여, 3입력중의 2입력의 값이 같은 경우에 또 하나의 입력으로부터 3입력 배타적 논리합접점까지의 경로를 활성화하도록 n형의 트랜스미션 게이트2개씩, 또는 p형의 트랜스미션 게이트2개씩 직렬접속시켜 회로를 구성한 것이다.

이와 같이, 입력단자A,B,C에서 입력되는 신호의 3입력 배타적 논리합의 노드 X에서 출력되는 신호가 도 1에 나타내는 회로에 의해서 생성된다. 또한 신호1를 구동하는 인버터 inv1에 의해서 노드 X에서의 신호는 반전되어 배타적 부정논리합으로서 출력단자Y에서 출력된다. 이상의 회로의 동작에 있어서는 지연시간에 관해서는, 어떤 경로도 동등하며, 트랜스미션 게이트2단과 인버터1단이고, 고속동작이 실현된다.

(실시의 형태 2)

실시의 형태 1에서는 입력의 조합이(A,B,C)=(0,0,0),또는, (1,1,1)의 경우에는 p형의 트랜스미션 게이트를 0이, 또는 n형의 트랜스미션 게이트를 1이 전파하기 때문에 노드 X는 기판 바이어스 효과에 의해 중간 전위로 되고, 미소한 관통전류가 인버터 inv1로 흐르지만, 이 실시의 형태 2는 이러한 관통전류가 인버터 inv1로 흐르지 않도록 구성되어 있다.

도 4는 이러한 관통전류가 흐르는 것을 방지한 3입력 배타적 부정논리합회로의 구성을 나타내는 회로 도면이다. 도면에 도시한 바와 같이 이 회로에서는 출력단자Y와 노드X의 사이에 구동 능력이 약한 인버터 inv2를 삽입하고 있다. 인버터 inv2의 구동능력을 충분히 약하게 놓으면, 도 1과 비하여 거의 속도의 저하 없이, X를 전원전위로 인하하거나 접지전위로 인하하기도 할 수 있는 동시에 관통전류를 없앨 수 있다.

(실시의 형태 3)

도 5는 본 발명의 실시의 형태 3에서의 3입력 배타적 부정논리합회로의 구성을 나타내는 회로도면이다. 이 실시의 형태 3에서는 도 1에 나타내는 실시의 형태 1에서의 A→ptb1→ptc1→X의 경로의 트랜스미션 게이트 ptc1과, B→ptc2→pta1→X의 경로의 트랜스미션 게이트 ptc2를 공유화하는 동시에, A→ntb1→ntc1→X의 경로의 트랜스미션 게이트 ntc1과 B→ntc2→nta1→X의 경로의 트랜스미션 게이트 ntc2를 공유화 하여 트랜지스터 수를 삭감하고 있다.

회로의 동작은 실시의 형태 1과 마찬가지이다. 구체적으로는 각 입력A∼C에 관하여, 출력Y를 구동하는 인버터 inv1의 입력인 노드 X에 달하는 신호전달 경로가 2개씩 형성되어 있다. 즉,

A→ptb1→ptc1→X, A→ntb1→ntc1→X,

B→pta1→ptc1→X, B→nta1→ntc1→X,

C→pta2→ptb2→X, C→nta2→ntb2→X,

의 6경로이다. 각 경로는 n형2개, 또는 p형 2개의 직렬접속된 트랜스미션 게이트로 구성되어 있고 각 트랜스미션 게이트가 도통하는가 아닌가를 제어하기 위한 게이트단자에는 전달 경로의 입력 이외의 2개의 입력이 접속되어 있다. 예를 들면, 입력의 조합이(A,B,C)=(1,0,0)의 경우에는 ptb1, ptb2, ptc1, nta1, nta2가 도통하여 결국 6개의 신호전달 경로중, A→ptb1→ptc1→X가 활성화되어 X=1로 된다. 이 경우에서 지연의 단수는 실시의 형태 1의 것과 동일하며, 실시의 형태 1의 것보다도 소자 수가 삭감되고 노드 X의 용량을 감소할 수 있고 보다 고속화ㆍ소비전력의 감소를 달성할 수 있다. 또, 입력단자C의 입력부하 용량이 입력단자A와 B에 비하여 감소되기 때문에 반도체 집적회로의 설계자가 용량 부하를 감하고 싶은 신호선을 입력단자C에 접속함으로, 본 발명에 의한 3입력의 배타적 부정논리합회로를 사용하는 반도체 집적회로 전체의 고속화ㆍ소비전력의 감소 효과도 기대할 수 있다.

또, 이 실시의 형태 3의 경우도 실시의 형태 2로 나타낸 것과 같이, 구동능력이 약한 인버터를 출력단자Y와 노드 X의 사이에 삽입함으로 관통 전류를 없앨 수 있다.

(실시의 형태 4)

도 6은 본 발명의 실시의 형태 4에서의 3입력 배타적 부정논리합회로의 구성을 나타내는 회로도면이다. 이 실시의 형태에서는 도 1에 나타내는 실시의 형태 1에서의 A→ptb1→ptc1→X의 경로의 트랜스미션 게이트 ptc1와 B→ptc2→pta1→X의 경로의 트랜스미션 게이트 ptc2를 공유화하는 동시에 B→ntc2→nta1→X의 경로의 트랜스미션 게이트 nta1과 C→nta2→ntb2→X의 경로의 트랜스미션 게이트 nta2를 공유화 하여 트랜지스터 수를 삭감하고 있다. 이 경우의 동작이 도 1에 나타내는 회로와 같이 되는 것은 실시의 형태 3에서 설명한 대로 이다. 이 경우에 서, 지연의 단수는 실시의 형태 1의 것과 동일하며, 실시의 형태 1의것 보다도 소자 수가 삭감되고 노드X의 용량을 감소할 수 있어 보다 고속화ㆍ소비전력의 감소를 달성할 수 있다. 또, 2개의 입력단자A 및 C의 입력부하 용량이 (실시의 형태 3으로 설명한 경우의 입력단자C 보다는 크지만,)입력단자B에 비하여 감소 되기 때문에 반도체 집적회로의 설계자가 용량부하를 감하고 싶은 신호선을 입력단자A와 C에 접속함으로 본 발명에 의한 3입력 배타적 부정논리합회로를 사용하는 반도체 집적회로 전체의 고속화ㆍ소비전력의 감소효과도 기대할 수 있다.

또, 이 실시의 형태 4의 경우도 실시의 형태 2로 나타낸 것 과 같이, 구동 능력이 약한 인버터를 출력단자Y와 노드 X의 사이에 삽입함으로 관통전류를 없앨 수 있다.

이상과 같이 제 1의 발명에 의하면 논리구성부의 구성이 3개의 입력신호 각각과 3입력 배타적 논리합접점과의 사이에, 게이트 단자에 로우레벨의 신호가 인가될 경우에 소스단자와 드레인단자가 도통상태가 되고 게이트단자에 하이 레벨의 신호가 인가된 경우에 소스단자와 드레인단자가 비도통 상태가 되는 제 1의 도전형트랜지스터2개가 직렬접속된 신호경로 1개씩과 게이트단자에 하이 레벨의 신호가 인가된 경우에 소스단자와 드레인단자가 도통상태가 되고 게이트단자에 로우레벨의 신호가 인가된 경우에 소스단자와 드레인단자가 비통 상태가 되는 제 2의 도전형 트랜지스터 2개가 직렬접속된 신호경로 1개씩, 합계 6개의 신호경로를 구비하여 제 1 내지 제 2의 도전형 트랜지스터 2개가 직렬접속된 신호 경로의 양단은 한 쪽의 트랜지스터의 소스단자와 다른쪽의 트랜지스터의 드레인단자로서, 전자의 드레인단자와 후자의 소스단자가 서로 접속되어 있고 3개의 입력신호 각각과 3입력 배타적 논리합 접점과의 사이에 형성된 각각의 신호경로를 구성하는 2개의 제 1 내지 제 2의 도전형 트랜지스터의 게이트단자에는 그 신호 경로의 한끝에 접속되어 있는 3개의 입력신호중의 1개 이외의 2개의 입력신호가 1개씩 각각 접속 되도록 구성하였기 때문에, 배타적 논리합회로를 저소비전력으로 고속동작을 적은 소자 수로 실현되는 효과가 있다.

제 2의 발명에 의하면 논리구성부를 구성하는 상기 제 1의 도전형 트랜지스터 2개가 직렬접속된 신호경로3개 및 상기 제 2의 도전형 트랜지스터 2개가 직렬접속된 신호 경로3개가 모두 개별의 트랜지스터로 구성하였기 때문에 배타적 부정논리합회로를 저소비 전력으로 고속동작을 적은 소자 수로 실현하는 효과가 있다.

제 3의 발명에 의하면 논리구성부를 구성하는 제 1의 도전형 트랜지스터2개가 직렬접속된 신호경로 3개중의 2개의 신호경로가 2개의 신호경로 각각의 한끝에 접속되어 있지 않은 3개의 입력신호중의 1개의 입력신호가 게이트단자에 접속되어 있는, 제 1의 도전형 트랜지스터 1개를 공유하고 있어 공유되어 있는 제 1의 도전성 트랜지스터 1개의 드레인단자가 3입력 배타적 논리합접점과 접속되어 있는 또는 제 2의 도전형 트랜지스터 2개가 직렬 접속된 신호경로3개중의 2개의 신호경로가 2개의 신호경로 각각의 한끝에 접속되어 있지 않은 3개의 입력신호중의 1개의 입력신호가 게이트단자에 접속되어 있는 제 2의 도전형 트랜지스터 1개를 공유하고 있고, 공유되어 있는 제 2의 도전형 트랜지스터1개의 드레인단자가 3입력 배타적 논리합접점과 접속하도록 구성하였기 때문에 또한 적은 소자 수로 할 수 있는 동시에 입력부하 용량을 감소할 수 있고, 보다 고속화를 실현할 수 있는 효과가 있다.

Claims

3개의 입력신호를 입력으로 하고 그 3개 입력의 배타적 논리합을 구하는 논리 구성부와, 부정 논리를 출력하는 구동부로 구성되고 그 논리구성부와 그 구동부가 3입력 배타적 논리합접점을 통해 접속되어 있는 3입력 배타적 부정논리합회로에 있어서,

그 논리구성부의 구성이 그 3개의 입력신호 각각과 그 3입력 배타적 논리합 접점과의 사이에 게이트 단자에 로우레벨의 신호가 인가된 경우에 소스 단자와 드레인 단자가 도통상태가 되어 게이트 단자에 하이 레벨의 신호가 인가된 경우에 소스 단자와 드레인 단자가 비 도통상태가 되는 제 1의 도전형 트랜지스터 2개가 직렬접속된 신호경로 1개씩과 게이트단자에 하이 레벨의 신호가 인가된 경우에 소스 단자와 드레인단자가 도통상태가 되고 게이트단자에 로우레벨의 신호가 인가된 경우에 소스단자와 드레인단자가 비 도통상태가 되는 제 2의 도전형 트랜지스터2개가 직렬 접속된 신호경로1개씩 합계 6개의 신호경로를 구비하고 상기 제 1내지 제 2의 도전형 트랜지스터 2개가 직렬 접속된 신호경로의 양단은 한 쪽의 트랜지스터의 소스 단자와 다른쪽의 트랜지스터의 드레인 단자로서, 전자의 드레인 단자와 후자의 소스 단자가 서로 접속되어 있고, 그 3개의 입력신호 각각과 그 3입력 배타적 논리합 접점과의 사이에 형성된 각각의 신호경로를 구성하는 2개의 제 1내지 제 2의 도전형 트랜지스터의 게이트단자에는 그 신호 경로의 한끝에 접속되어 있는 그 3개의 입력신호 속의 1개 이외의 2개의 입력신호가 1개씩 각각 접속되어 있는 것을 특징으로 하는 3입력 배타적 부정논리합회로.
제 1 항에 있어서,

상기 논리구성부를 구성하는 상기 제 1의 도전형 트랜지스터2개가 직렬접속된 신호경로3개 및 상기 제 2의 도전형 트랜지스터 2개가 직렬접속된 신호경로3개가 모두 개별의 트랜지스터로 구성되어 있는 것을 특징으로 하는 3입력 배타적 부정논리합회로.
상기 논리구성부를 구성하는 상기 제 1의 도전형 트랜지스터2개가 직렬 접속된 신호경로3개중의 2개의 신호경로가 그 2개의 신호경로 각각의 한끝에 접속되어 있지 않은 상기 3개의 입력신호중의 1개의 입력신호가 게이트단자에 접속되어 있는, 제 1의 도전형 트랜지스터1개를 공유하고 있고 그 공유되어 있는 제 1의 도전성 트랜지스터 1개의 드레인단자가 상기 3입력 배타적 논리합접점과 접속되어 있는, 또는, 상기 제 2의 도전형 트랜지스터2개가 직렬 접속된 신호경로3개 중의 2개의 신호경로가 그 2개의 신호경로 각각의 한끝에 접속되어 있지 않은 상기 3개의 입력신호중의 1개의 입력신호가 게이트 단자에 접속되어 있는 제 2의 도전형 트랜지스터 1개를 공유하고 있고 그 공유되어 있는 제 2의 도전형 트랜지스터 1개의 드레인단자가 상기 3입력 배타적 논리합접점과 접속되어 있는 것을 특징으로 하는 3입력 배타적 부정논리합회로.