JP3496103B2 - 3入力排他的否定論理和回路 - Google Patents
3入力排他的否定論理和回路Info
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路に用い
られる3入力排他的否定論理和回路に関する。 【0002】 【従来の技術】図4は従来の3入力排他的否定論理和回
路のブロック図である。図において、A,B,Cは夫々
論理入力であり、OUT は論理出力である。論理入力Aは
3入力AND ゲート1へ与えられ、またインバータ5を介
して両3入力AND ゲート2, 3へ与えられる。論理入力
Bは3入力AND ゲート2へ与えられ、またインバータ6
を介して両3入力AND ゲート1, 3へ与えられる。論理
入力Cは3入力AND ゲート3へ与えられ、またインバー
タ7を介して両AND ゲート1, 2へ与えられる。3つの
3入力AND ゲート1, 2, 3の出力は3入力NOR ゲート
4を通り論理出力OUT として出力される。 【0003】表1は図4に示すブロック図の真理値表で
ある。図5は図4に示す3入力排他的否定論理和回路を
スタティック回路で構成した回路の回路図である。図に
おいてA, B, Cは夫々論理入力であり、OUT は論理出
力である。回路11は3個のPチャネルトランジスタ21,2
2,23が並列に接続された回路であり、回路12は3個のP
チャネルトランジスタ24,25,26が並列に接続された回路
であり、回路13は3個のPチャネルトランジスタ27,28,
29が並列に接続された回路である。回路14は3個のNチ
ャネルトランジスタ31,32,33が直列に接続された回路で
あり、回路15は3個のNチャネルトランジスタ34,35,36
が直列に接続された回路であり、回路16は3個のNチャ
ネルトランジスタ37,38,39が直列に接続された回路であ
る。回路17は3個の回路14,15,16が並列に接続された回
路である。そして電源VCC及び接地間に回路11, 回路1
2, 回路13及び回路17が直列に接続され、回路13及び回
路17の接続点が論理出力OUT の出力端となっている。 【0004】 【表1】 【0005】論理入力AはPチャネルトランジスタ21及
びNチャネルトランジスタ31のゲートへ与えられ、また
インバータ5を介してバーAとなり、両Pチャネルトラ
ンジスタ24,27 のゲート及び両Nチャネルトランジスタ
34,37 のゲートへ与えられる。論理入力BはPチャネル
トランジスタ25及びNチャネルトランジスタ35のゲート
へ与えられ、またインバータ6を介してバーBとなり、
両Pチャネルトランジスタ22,28 のゲート及び両Nチャ
ネルトランジスタ32,38 のゲートへ与えられる。論理入
力CはPチャネルトランジスタ29及びNチャネルトラン
ジスタ39のゲートへ与えられ、またインバータ7を介し
てバーCとなり、両Pチャネルトランジスタ23,26 のゲ
ート及び両Nチャネルトランジスタ33,36 のゲートへ与
えられるよう構成されている。 【0006】3論理入力A, B, C及び論理出力OUT の
真理値表は表2に示すものと同様である。3個のインバ
ータ5, 6, 7は夫々図示しないPチャネルトランジス
タ及びNチャネルトランジスタで構成した場合、図5に
示す回路を構成するために24個のトランジスタを必要と
する。この回路は3個の論理入力を比較し、論理“1”
である論理入力が1入力であるか否かを識別する比較回
路として使用される。 【0007】 【表2】【0008】 【発明が解決しようとする課題】この比較回路の多くの
3入力を比較する場合、例えば32ビットバスが3組あ
り、3組の対応する1ビットずつを3入力として比較す
る場合、32個の比較回路が必要であり、トランジスタの
必要数が多くなる。このように既にある3入力排他的否
定論理和回路を集合させて比較回路を構成した場合集積
回路のチップ上において比較回路全体が占めるレイアウ
ト面積が増大するという課題があった。従って従来から
3入力排他的否定論理和回路を少数のトランジスタで構
成するための努力が継続されてきた。 【0009】本発明はこのような事情に鑑みてなされた
ものであって、比較回路の単位となる1個の3入力排他
的否定論理和回路を少数のトランジスタで構成すること
により、集積回路のチップ上に占める比較回路全体のレ
イアウト面積を削減できる3入力排他的否定論理和回路
を提供することを目的とする。 【0010】 【課題を解決するための手段】本発明に係る3入力排他
的否定論理和回路は、第1入力端子を第1の導電型トラ
ンジスタ、第2の第1導電型トランジスタ、第1の第2
導電型トランジスタ及び第2の第2導電型トランジスタ
の夫々のゲート並びに第3の第1導電型トランジスタの
ソースに接続し、第2入力端子を第4の第1導電型トラ
ンジスタ、第5の第1導電型トランジスタ、第3の第2
導電型トランジスタ及び第4の第2導電型トランジスタ
の夫々のゲート並びに第1の第1導電型トランジスタの
ソースに接続し、第3入力端子を第6の第1導電型トラ
ンジスタ、第3の第1導電型トランジスタ及び第5の第
2導電型トランジスタの夫々のゲート並びに第2の第1
導電型トランジスタのソースに接続し、第1の第1導電
型トランジスタのドレインを第6の第1導電型トランジ
スタのソースに接続し、第2の第1導電型トランジスタ
のドレインを第5の第1導電型トランジスタのソースに
接続し、第3の第1導電型トランジスタのドレインを第
4の第1導電型トランジスタのソースに接続し、第4の
第2導電型トランジスタのソースを第1の第2導電型ト
ランジスタのドレインに接続し、第5の第2導電型トラ
ンジスタのソースを第2の第2導電型トランジスタ及び
第3の第2導電型トランジスタの夫々のドレインに接続
し、第1の第2導電型トランジスタ、第2の第2導電型
トランジスタ及び第3の第2導電型トランジスタの夫々
のソースを接続し、第4の第1導電型トランジスタ、第
5の第1導電型トランジスタ、第6の第1導電型トラン
ジスタ、第4の第2導電型トランジスタ及び第5の第2
導電型トランジスタの夫々のドレインを接続した接続点
から3入力排他的論理和を出力する回路と、該回路が出
力する3入力排他的論理和を否定する回路とを備えるこ
とを特徴とする。 【0011】 【作用】本発明に係る3入力排他的否定論理和回路は13
個のトランジスタで構成することができる。従って多く
の3入力を比較すべく3入力排他的否定論理和回路を多
数集合させて比較回路を構成した場合、その比較回路全
体が集積回路のチップ上において占めるレイアウト面積
は削減される。 【0012】 【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図1は本実施例に係る3入力排他的
否定論理和回路の回路図である。図において、1L,2L,3L
は夫々第1論理入力, 第2論理入力, 第3論理入力を夫
々入力する第1入力端子, 第2入力端子, 第3入力端子
であり、1Jは共通の節点であり、20は論理出力の出力端
子である。 【0013】第3Pチャネルトランジスタ3P及び第4P
チャネルトランジスタ4Pの直列回路はその一端が第1入
力端子1Lに接続され、その他端が節点1Jに接続され、第
1Pチャネルトランジスタ1P及び第6Pチャネルトラン
ジスタ6Pの直列回路は、その一端が第2入力端子2Lに接
続され、その他端が節点1Jに接続され、第2Pチャネル
トランジスタ2P及び第5Pチャネルトランジスタ5Pの直
列回路は、その一端が第3入力端子3Lへ接続され、その
他端が節点1Jに接続され、第4Nチャネルトランジスタ
4N及び第1Nチャネルトランジスタ1Nの直列回路は、そ
の一端が節点1Jに接続され、その他端が接地され、第5
Nチャネルトランジスタ5N及び第2Nチャネルトランジ
スタ2Nの直列回路は、その一端が節点1Jに接続され、そ
の他端が接地され、第3Nチャネルトランジスタ3Nは、
その一端が両Nチャネルトランジスタ2N,5N の接続点に
接続され、その他端が接地され、第1入力端子1Lは両P
チャネルトランジスタ1P,2P のゲート及び両Nチャネル
トランジスタ1N,2N のゲートに接続され、第2入力端子
2Lは両Pチャネルトランジスタ4P,5P のゲート及び両N
チャネルトランジスタ3N,4N のゲートに接続され、第3
入力端子3Lは両Pチャネルトランジスタ3P,6P のゲート
及びNチャネルトランジスタ5Nのゲートに接続され、イ
ンバータ10は反転論理を出力する回路であって、その一
端が節点1Jに接続され、その他端が出力端子20に接続さ
れている。 【0014】インバータ10が相補型CMOSである図示しな
いPチャネルトランジスタ及びNチャネルトランジスタ
で構成される場合、本論理回路はPチャネルトランジス
タ7個及びNチャネルトランジスタ6個即ち計13個のト
ランジスタで構成される。 【0015】次に動作について説明する。 (3論理入力がいずれも“0”である場合)ゲートへ入力
“0”を与えられた6個のPチャネルトランジスタ1P,2
P …6Pはいずれもオン状態となり、ゲートへ“0”を与
えられた5個のNチャネルトランジスタ1N,2N …5Nはい
ずれもオフ状態となり、第1 (又は第2, 第3) 論理入
力“0”が両トランジスタ3P,4P(又は1P,6P 、2P,5P)を
通過し、節点1Jは“0”となり、インバータ10は“1”
を出力する。 【0016】(1論理入力が“1”で他の2論理入力が
いずれも“0”である場合)図2は第1論理入力が
“1”で、第2論理入力及び第3論理入力がいずれも
“0”である場合において、図1に示すトランジスタの
うちオン状態のものに矢印を付した説明図である。図に
おいて第2論理入力“0”がゲートへ与えられる両Pチ
ャネルトランジスタ4P,5P はオン状態であり、第3論理
入力“0”がゲートへ与えられる両Pチャネルトランジ
スタ3P,6P はオン状態であり、第1論理入力“1”がゲ
ートへ与えられる両Nチャネルトランジスタ1N,2N はオ
ン状態であり、その他のトランジスタ1P,2P,3N,4N,5Nは
オフ状態である。従って、第1論理入力“1”が両トラ
ンジスタ3P,4P を通過し、節点1Jは“1”となり、イン
バータ10は“0”を出力する。 【0017】第1論理入力, 第2論理入力, 第3論理入
力が“0, 1, 0” (又は“0, 0, 1”) である場
合、第2論理入力“1”は両トランジスタ1P,6P を通過
し (又は第3論理入力“1”はトランジスタ2P,5P を通
過し) 、節点1Jは“1”となり、インバータ10は“0”
を出力する。 【0018】(2論理入力がいずれも“1”で、他の1
論理入力が“0”である場合)図3は第1論理入力及び
第2論理入力がいずれも“1”で第3論理入力が“0”
である場合において、図1に示すトランジスタのうちオ
ン状態のものに矢印を付した説明図である。図において
第3論理入力“0”がゲートへ与えられる両Pチャネル
トランジスタ3P,6P はオン状態であり、第1論理入力
“1”がゲートへ与えられる両Nチャネルトランジスタ
1N,2N はオン状態であり、第2論理入力“1”がゲート
へ与えられる両トランジスタ3N,4N がオン状態であり、
その他のトランジスタ1P,2P,4P,5P,1N,2N,5Nはオフ状態
である。従って接地は両トランジスタ1N,4N を通過し、
節点1Jは“0”となり、インバータ10は“1”を出力す
る。 【0019】第1論理入力, 第2論理入力, 第3論理入
力が“1, 0, 1” (又は“0, 1, 1”) である場
合、接地は両トランジスタ2N,5N(又は3N,5N)を通過し、
節点1Jは“0”となり、インバータ10は“1”を出力す
る。 【0020】(3論理入力がいずれも“1”である場合)
ゲートへ“1”を与えられた6個のPチャネルトランジ
スタ1P,2P …6Pはいずれもオフ状態となりゲートへ
“1”を与えられた5個のNチャネルトランジスタ1N,2
N …5Nはいずれもオン状態となり、接地が両トランジス
タ1N,4N(又は2N,5N若しくは3N,5N)を通過し、節点1Jは
“0”となりインバータ10は“1”を出力する。表2は
図1に示す回路の入出力関係を真理値表としたものであ
る。 【0021】このように本実施例に係る論理回路は、13
個のトランジスタで構成され、3入力排他的否定論理和
を出力する。なお本実施例においてはインバータ10を相
補型CMOSインバータとして説明したが、クロックドCMOS
インバータであっても排他的否定論理和を出力すること
はいうまでもない。また図1において6個のPチャネル
トランジスタを夫々Nチャネルトランジスタで置き換
え、5個のNチャネルトランジスタを夫々Pチャネルト
ランジスタで置き換えた場合、負論理の排他的否定論理
和を出力することはいうまでもない。 【0022】 【発明の効果】本発明によれば、少数 (13個) のトラン
ジスタで3入力排他的否定論理和回路を構成したので、
その回路が集合した比較回路のチップ上に占めるレイア
ウト面積が小さくなり、作成するコストを削減できる優
れた効果を奏する。
られる3入力排他的否定論理和回路に関する。 【0002】 【従来の技術】図4は従来の3入力排他的否定論理和回
路のブロック図である。図において、A,B,Cは夫々
論理入力であり、OUT は論理出力である。論理入力Aは
3入力AND ゲート1へ与えられ、またインバータ5を介
して両3入力AND ゲート2, 3へ与えられる。論理入力
Bは3入力AND ゲート2へ与えられ、またインバータ6
を介して両3入力AND ゲート1, 3へ与えられる。論理
入力Cは3入力AND ゲート3へ与えられ、またインバー
タ7を介して両AND ゲート1, 2へ与えられる。3つの
3入力AND ゲート1, 2, 3の出力は3入力NOR ゲート
4を通り論理出力OUT として出力される。 【0003】表1は図4に示すブロック図の真理値表で
ある。図5は図4に示す3入力排他的否定論理和回路を
スタティック回路で構成した回路の回路図である。図に
おいてA, B, Cは夫々論理入力であり、OUT は論理出
力である。回路11は3個のPチャネルトランジスタ21,2
2,23が並列に接続された回路であり、回路12は3個のP
チャネルトランジスタ24,25,26が並列に接続された回路
であり、回路13は3個のPチャネルトランジスタ27,28,
29が並列に接続された回路である。回路14は3個のNチ
ャネルトランジスタ31,32,33が直列に接続された回路で
あり、回路15は3個のNチャネルトランジスタ34,35,36
が直列に接続された回路であり、回路16は3個のNチャ
ネルトランジスタ37,38,39が直列に接続された回路であ
る。回路17は3個の回路14,15,16が並列に接続された回
路である。そして電源VCC及び接地間に回路11, 回路1
2, 回路13及び回路17が直列に接続され、回路13及び回
路17の接続点が論理出力OUT の出力端となっている。 【0004】 【表1】 【0005】論理入力AはPチャネルトランジスタ21及
びNチャネルトランジスタ31のゲートへ与えられ、また
インバータ5を介してバーAとなり、両Pチャネルトラ
ンジスタ24,27 のゲート及び両Nチャネルトランジスタ
34,37 のゲートへ与えられる。論理入力BはPチャネル
トランジスタ25及びNチャネルトランジスタ35のゲート
へ与えられ、またインバータ6を介してバーBとなり、
両Pチャネルトランジスタ22,28 のゲート及び両Nチャ
ネルトランジスタ32,38 のゲートへ与えられる。論理入
力CはPチャネルトランジスタ29及びNチャネルトラン
ジスタ39のゲートへ与えられ、またインバータ7を介し
てバーCとなり、両Pチャネルトランジスタ23,26 のゲ
ート及び両Nチャネルトランジスタ33,36 のゲートへ与
えられるよう構成されている。 【0006】3論理入力A, B, C及び論理出力OUT の
真理値表は表2に示すものと同様である。3個のインバ
ータ5, 6, 7は夫々図示しないPチャネルトランジス
タ及びNチャネルトランジスタで構成した場合、図5に
示す回路を構成するために24個のトランジスタを必要と
する。この回路は3個の論理入力を比較し、論理“1”
である論理入力が1入力であるか否かを識別する比較回
路として使用される。 【0007】 【表2】【0008】 【発明が解決しようとする課題】この比較回路の多くの
3入力を比較する場合、例えば32ビットバスが3組あ
り、3組の対応する1ビットずつを3入力として比較す
る場合、32個の比較回路が必要であり、トランジスタの
必要数が多くなる。このように既にある3入力排他的否
定論理和回路を集合させて比較回路を構成した場合集積
回路のチップ上において比較回路全体が占めるレイアウ
ト面積が増大するという課題があった。従って従来から
3入力排他的否定論理和回路を少数のトランジスタで構
成するための努力が継続されてきた。 【0009】本発明はこのような事情に鑑みてなされた
ものであって、比較回路の単位となる1個の3入力排他
的否定論理和回路を少数のトランジスタで構成すること
により、集積回路のチップ上に占める比較回路全体のレ
イアウト面積を削減できる3入力排他的否定論理和回路
を提供することを目的とする。 【0010】 【課題を解決するための手段】本発明に係る3入力排他
的否定論理和回路は、第1入力端子を第1の導電型トラ
ンジスタ、第2の第1導電型トランジスタ、第1の第2
導電型トランジスタ及び第2の第2導電型トランジスタ
の夫々のゲート並びに第3の第1導電型トランジスタの
ソースに接続し、第2入力端子を第4の第1導電型トラ
ンジスタ、第5の第1導電型トランジスタ、第3の第2
導電型トランジスタ及び第4の第2導電型トランジスタ
の夫々のゲート並びに第1の第1導電型トランジスタの
ソースに接続し、第3入力端子を第6の第1導電型トラ
ンジスタ、第3の第1導電型トランジスタ及び第5の第
2導電型トランジスタの夫々のゲート並びに第2の第1
導電型トランジスタのソースに接続し、第1の第1導電
型トランジスタのドレインを第6の第1導電型トランジ
スタのソースに接続し、第2の第1導電型トランジスタ
のドレインを第5の第1導電型トランジスタのソースに
接続し、第3の第1導電型トランジスタのドレインを第
4の第1導電型トランジスタのソースに接続し、第4の
第2導電型トランジスタのソースを第1の第2導電型ト
ランジスタのドレインに接続し、第5の第2導電型トラ
ンジスタのソースを第2の第2導電型トランジスタ及び
第3の第2導電型トランジスタの夫々のドレインに接続
し、第1の第2導電型トランジスタ、第2の第2導電型
トランジスタ及び第3の第2導電型トランジスタの夫々
のソースを接続し、第4の第1導電型トランジスタ、第
5の第1導電型トランジスタ、第6の第1導電型トラン
ジスタ、第4の第2導電型トランジスタ及び第5の第2
導電型トランジスタの夫々のドレインを接続した接続点
から3入力排他的論理和を出力する回路と、該回路が出
力する3入力排他的論理和を否定する回路とを備えるこ
とを特徴とする。 【0011】 【作用】本発明に係る3入力排他的否定論理和回路は13
個のトランジスタで構成することができる。従って多く
の3入力を比較すべく3入力排他的否定論理和回路を多
数集合させて比較回路を構成した場合、その比較回路全
体が集積回路のチップ上において占めるレイアウト面積
は削減される。 【0012】 【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図1は本実施例に係る3入力排他的
否定論理和回路の回路図である。図において、1L,2L,3L
は夫々第1論理入力, 第2論理入力, 第3論理入力を夫
々入力する第1入力端子, 第2入力端子, 第3入力端子
であり、1Jは共通の節点であり、20は論理出力の出力端
子である。 【0013】第3Pチャネルトランジスタ3P及び第4P
チャネルトランジスタ4Pの直列回路はその一端が第1入
力端子1Lに接続され、その他端が節点1Jに接続され、第
1Pチャネルトランジスタ1P及び第6Pチャネルトラン
ジスタ6Pの直列回路は、その一端が第2入力端子2Lに接
続され、その他端が節点1Jに接続され、第2Pチャネル
トランジスタ2P及び第5Pチャネルトランジスタ5Pの直
列回路は、その一端が第3入力端子3Lへ接続され、その
他端が節点1Jに接続され、第4Nチャネルトランジスタ
4N及び第1Nチャネルトランジスタ1Nの直列回路は、そ
の一端が節点1Jに接続され、その他端が接地され、第5
Nチャネルトランジスタ5N及び第2Nチャネルトランジ
スタ2Nの直列回路は、その一端が節点1Jに接続され、そ
の他端が接地され、第3Nチャネルトランジスタ3Nは、
その一端が両Nチャネルトランジスタ2N,5N の接続点に
接続され、その他端が接地され、第1入力端子1Lは両P
チャネルトランジスタ1P,2P のゲート及び両Nチャネル
トランジスタ1N,2N のゲートに接続され、第2入力端子
2Lは両Pチャネルトランジスタ4P,5P のゲート及び両N
チャネルトランジスタ3N,4N のゲートに接続され、第3
入力端子3Lは両Pチャネルトランジスタ3P,6P のゲート
及びNチャネルトランジスタ5Nのゲートに接続され、イ
ンバータ10は反転論理を出力する回路であって、その一
端が節点1Jに接続され、その他端が出力端子20に接続さ
れている。 【0014】インバータ10が相補型CMOSである図示しな
いPチャネルトランジスタ及びNチャネルトランジスタ
で構成される場合、本論理回路はPチャネルトランジス
タ7個及びNチャネルトランジスタ6個即ち計13個のト
ランジスタで構成される。 【0015】次に動作について説明する。 (3論理入力がいずれも“0”である場合)ゲートへ入力
“0”を与えられた6個のPチャネルトランジスタ1P,2
P …6Pはいずれもオン状態となり、ゲートへ“0”を与
えられた5個のNチャネルトランジスタ1N,2N …5Nはい
ずれもオフ状態となり、第1 (又は第2, 第3) 論理入
力“0”が両トランジスタ3P,4P(又は1P,6P 、2P,5P)を
通過し、節点1Jは“0”となり、インバータ10は“1”
を出力する。 【0016】(1論理入力が“1”で他の2論理入力が
いずれも“0”である場合)図2は第1論理入力が
“1”で、第2論理入力及び第3論理入力がいずれも
“0”である場合において、図1に示すトランジスタの
うちオン状態のものに矢印を付した説明図である。図に
おいて第2論理入力“0”がゲートへ与えられる両Pチ
ャネルトランジスタ4P,5P はオン状態であり、第3論理
入力“0”がゲートへ与えられる両Pチャネルトランジ
スタ3P,6P はオン状態であり、第1論理入力“1”がゲ
ートへ与えられる両Nチャネルトランジスタ1N,2N はオ
ン状態であり、その他のトランジスタ1P,2P,3N,4N,5Nは
オフ状態である。従って、第1論理入力“1”が両トラ
ンジスタ3P,4P を通過し、節点1Jは“1”となり、イン
バータ10は“0”を出力する。 【0017】第1論理入力, 第2論理入力, 第3論理入
力が“0, 1, 0” (又は“0, 0, 1”) である場
合、第2論理入力“1”は両トランジスタ1P,6P を通過
し (又は第3論理入力“1”はトランジスタ2P,5P を通
過し) 、節点1Jは“1”となり、インバータ10は“0”
を出力する。 【0018】(2論理入力がいずれも“1”で、他の1
論理入力が“0”である場合)図3は第1論理入力及び
第2論理入力がいずれも“1”で第3論理入力が“0”
である場合において、図1に示すトランジスタのうちオ
ン状態のものに矢印を付した説明図である。図において
第3論理入力“0”がゲートへ与えられる両Pチャネル
トランジスタ3P,6P はオン状態であり、第1論理入力
“1”がゲートへ与えられる両Nチャネルトランジスタ
1N,2N はオン状態であり、第2論理入力“1”がゲート
へ与えられる両トランジスタ3N,4N がオン状態であり、
その他のトランジスタ1P,2P,4P,5P,1N,2N,5Nはオフ状態
である。従って接地は両トランジスタ1N,4N を通過し、
節点1Jは“0”となり、インバータ10は“1”を出力す
る。 【0019】第1論理入力, 第2論理入力, 第3論理入
力が“1, 0, 1” (又は“0, 1, 1”) である場
合、接地は両トランジスタ2N,5N(又は3N,5N)を通過し、
節点1Jは“0”となり、インバータ10は“1”を出力す
る。 【0020】(3論理入力がいずれも“1”である場合)
ゲートへ“1”を与えられた6個のPチャネルトランジ
スタ1P,2P …6Pはいずれもオフ状態となりゲートへ
“1”を与えられた5個のNチャネルトランジスタ1N,2
N …5Nはいずれもオン状態となり、接地が両トランジス
タ1N,4N(又は2N,5N若しくは3N,5N)を通過し、節点1Jは
“0”となりインバータ10は“1”を出力する。表2は
図1に示す回路の入出力関係を真理値表としたものであ
る。 【0021】このように本実施例に係る論理回路は、13
個のトランジスタで構成され、3入力排他的否定論理和
を出力する。なお本実施例においてはインバータ10を相
補型CMOSインバータとして説明したが、クロックドCMOS
インバータであっても排他的否定論理和を出力すること
はいうまでもない。また図1において6個のPチャネル
トランジスタを夫々Nチャネルトランジスタで置き換
え、5個のNチャネルトランジスタを夫々Pチャネルト
ランジスタで置き換えた場合、負論理の排他的否定論理
和を出力することはいうまでもない。 【0022】 【発明の効果】本発明によれば、少数 (13個) のトラン
ジスタで3入力排他的否定論理和回路を構成したので、
その回路が集合した比較回路のチップ上に占めるレイア
ウト面積が小さくなり、作成するコストを削減できる優
れた効果を奏する。
【図面の簡単な説明】
【図1】 本実施例に係る3入力排他的否定論理和回路
の回路図である。 【図2】 図1に示す回路の説明図である。 【図3】 図1に示す回路の他の説明図である。 【図4】 従来の3入力排他的否定論理和回路のブロッ
ク図である。 【図5】 図4に示す回路の回路図である。 【符号の説明】 1L,2L,3L 入力端子、1N,2N …5N Nチャネルトランジ
スタ、1P,2P …6P Pチャネルトランジスタ、10 イン
バータ、20 出力端子。
の回路図である。 【図2】 図1に示す回路の説明図である。 【図3】 図1に示す回路の他の説明図である。 【図4】 従来の3入力排他的否定論理和回路のブロッ
ク図である。 【図5】 図4に示す回路の回路図である。 【符号の説明】 1L,2L,3L 入力端子、1N,2N …5N Nチャネルトランジ
スタ、1P,2P …6P Pチャネルトランジスタ、10 イン
バータ、20 出力端子。
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(58)調査した分野(Int.Cl.7,DB名)
H03K 19/21
H03K 19/0948
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 第1入力端子を第1の導電型トランジス
タ、第2の第1導電型トランジスタ、第1の第2導電型
トランジスタ及び第2の第2導電型トランジスタの夫々
のゲート並びに第3の第1導電型トランジスタのソース
に接続し、 第2入力端子を第4の第1導電型トランジスタ、第5の
第1導電型トランジスタ、第3の第2導電型トランジス
タ及び第4の第2導電型トランジスタの夫々のゲート並
びに第1の第1導電型トランジスタのソースに接続し、 第3入力端子を第6の第1導電型トランジスタ、第3の
第1導電型トランジスタ及び第5の第2導電型トランジ
スタの夫々のゲート並びに第2の第1導電型トランジス
タのソースに接続し、 第1の第1導電型トランジスタのドレインを第6の第1
導電型トランジスタのソースに接続し、 第2の第1導電型トランジスタのドレインを第5の第1
導電型トランジスタのソースに接続し、 第3の第1導電型トランジスタのドレインを第4の第1
導電型トランジスタのソースに接続し、 第4の第2導電型トランジスタのソースを第1の第2導
電型トランジスタのドレインに接続し、 第5の第2導電型トランジスタのソースを第2の第2導
電型トランジスタ及び第3の第2導電型トランジスタの
夫々のドレインに接続し、 第1の第2導電型トランジスタ、第2の第2導電型トラ
ンジスタ及び第3の第2導電型トランジスタの夫々のソ
ースを接続し、 第4の第1導電型トランジスタ、第5の第1導電型トラ
ンジスタ、第6の第1導電型トランジスタ、第4の第2
導電型トランジスタ及び第5の第2導電型トランジスタ
の夫々のドレインを接続した接続点から3入力排他的論
理和を出力する回路と、 該回路が出力する3入力排他的論理和を否定する回路と
を備えることを特徴とする3入力排他的否定論理和回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09212795A JP3496103B2 (ja) | 1995-04-18 | 1995-04-18 | 3入力排他的否定論理和回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09212795A JP3496103B2 (ja) | 1995-04-18 | 1995-04-18 | 3入力排他的否定論理和回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08288835A JPH08288835A (ja) | 1996-11-01 |
JP3496103B2 true JP3496103B2 (ja) | 2004-02-09 |
Family
ID=14045777
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09212795A Expired - Fee Related JP3496103B2 (ja) | 1995-04-18 | 1995-04-18 | 3入力排他的否定論理和回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3496103B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10303737A (ja) * | 1997-04-23 | 1998-11-13 | Mitsubishi Electric Corp | 3入力排他的否定論理和回路 |
JP2010259121A (ja) * | 2010-08-19 | 2010-11-11 | Renesas Electronics Corp | 論理回路 |
-
1995
- 1995-04-18 JP JP09212795A patent/JP3496103B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08288835A (ja) | 1996-11-01 |
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