KR19990055176A - 반도체 장치의 고유전체 캐패시터 제조방법 - Google Patents
반도체 장치의 고유전체 캐패시터 제조방법 Download PDFInfo
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Abstract
본 발명은 차세대 초고집적 DRAM 및 FeRAM에 적용되는 고유전체 캐패시터 제조방법에 관한 것이며, 고온의 고유전체 박막 증착 공정 및 결정화를 위한 열처리 공정중의 산소 분위기에서 유전체의 물성을 열화시키지 않는 반도체 장치의 고유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다. 본 발명은 고유전체 캐패시터 제조 공정중 하부전극을 형성함에 있어, 확산 방지 특성과 하부전극 특성을 동시에 갖춘 IrO2막과 Pt막(또는 Ir막)을 혼성(hybrid)전극으로 사용하여, 하부전극의 열적 안정성을 향상시키고, 그에 따른 고온 고유전체 공정의 안정화를 통해 우수한 특성의 캐패시터를 제조할 수 있다. 또한, 하부전극 형성전 질소 분위기에서 급속 열처리 공정을 실시하여 반도체 기판 또는 폴리실리콘 플러그 상에 질화막을 10∼20Å 두께로 형성함으로써 확산 방지 특성을 더욱 향상시킨다.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 차세대 초고집적 DRAM 및 FeRAM에 적용되는 고유전체 캐패시터 제조방법에 관한 것이다.
DRAM을 비롯한 반도체 메모리 장치의 고집적화에 따라 반도체 장치의 리프레시(refresh) 특성 등의 동작 특성이 큰 문제로 부각되고 있다. 이에 따라 동작 특성을 확보하기 위하여 충분한 캐패시터의 정전용량을 확보하는 기술에 대한 많은 연구·개발이 진행되고 있다.
NO막 및 Ta2O5유전체막을 사용한 종래의 일반적인 캐패시터는 그의 동작 특성 확보에 충분한 정전용량을 제공하기 위하여 하부전극을 3차원 구조화하거나, 유전체 두께를 감소시키는 방법을 사용하여 왔다. 그러나, 반도체 장치의 고집적화에 따라 그 적용 한계에 직면하게 되었다.
이에 따라, FeRAM 및 향후 차세대 반도체 메모리 장치의 캐패시터의 유전막으로서 SrTiO3, (Ba,Sr)TiO3(이하, BST라 함), Pb(Zr,Ti)O3(이하, PZT라 함) 등의 7 이상의 유전율을 가진 고유전체 박막을 사용하는 고유전체 캐패시터에 대한 연구·개발이 진행되고 있다.
이러한 고유전체 캐패시터의 하부전극 재료로서 Pt, RuO2, Ir, IrO2등이 불순물 확산 방지를 위한 확산 방지막과 함께 적용되고 있다. 하부전극 확산 방지막으로는 TiN막이 주로 사용되고 있는데, 이러한 TiN막은 고온의 고유전체 박막 증착 공정 및 결정화를 위한 열처리 공정중의 산소 분위기에서 쉽게 산화되어 TiO2박막을 형성함으로써 유전체의 물성을 크게 저하시키는 문제점이 있었다.
본 발명은 고온의 고유전체 박막 증착 공정 및 결정화를 위한 열처리 공정중의 산소 분위기에서 유전체의 물성을 열화시키지 않는 반도체 장치의 고유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 4는 본 발명의 일실시예에 따른 고유전체 캐패시터 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 층간 절연막
12 : 폴리실리콘 플러그 13 : 질화막
14 : IrO2막 15, 17 : Pt막
16 : BST 박막
본 발명은 고유전체 캐패시터 제조 공정중 하부전극을 형성함에 있어, 확산 방지 특성과 하부전극 특성을 동시에 갖춘 IrO2막과 Pt막(또는 Ir막)을 혼성(hybrid)전극으로 사용하여, 하부전극의 열적 안정성을 향상시키고, 그에 따른 고온 고유전체 공정의 안정화를 통해 우수한 특성의 캐패시터를 제조할 수 있다. 또한, 하부전극 형성전 질소 분위기에서 급속 열처리 공정을 실시하여 반도체 기판 또는 폴리실리콘 플러그 상에 질화막을 10∼20Å 두께로 형성함으로써 확산 방지 특성을 더욱 향상시킨다.
본 발명으로부터 제공되는 특징적인 반도체 장치의 고유전체 캐패시터 제조방법은 소정의 하부층이 형성된 반도체 기판에 전기적으로 콘택되는 IrO2막을 형성하는 제1 단계; 상기 IrO2막 상에 Pt막(또는 Ir막)을 형성하는 제2 단계; 상기 Pt막(또는 Ir막) 및 상기 IrO2막을 선택 식각하여 하부전극을 정의하는 제3 단계; 전체구조 상부에 고유전체 박막을 형성하는 제4 단계; 및 상기 고유전체 박막 상부에 상부전극을 형성하는 제5 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 소개한다.
첨부된 도면 도 1 내지 도 4는 본 발명의 일실시예에 따른 고유전체 캐패시터 제조 공정을 도시한 것으로, 이하 이를 참조하여 그 제조 공정을 설명한다.
우선, 도 1에 도시된 바와 같이 실리콘 기판(10) 상에 층간 절연막(11)을 증착하고 이를 선택 식각하여 캐패시터의 하부전극 콘택을 위한 콘택홀을 형성한 다음, 전체구조 상부에 화학기상증착(CVD) 방식을 사용하여 500Å 내지 3000Å 두께의 폴리실리콘막을 증착하여 콘택홀을 매립하고, 화학·기계적 연마(CMP) 방식 또는 전면 식각 방식을 사용하여 폴리실리콘막을 에치백 함으로써 폴리실리콘 플러그(12)를 형성한다.
다음으로, 도 2에 도시된 바와 같이 폴리실리콘 플러그(12) 상에 형성되어 있는 자연 산화막(도시되지 않음)을 세정 공정을 통해 제거한 다음, 고온의 질소 분위기에서 급속 열처리 공정을 실시하여 질화막(Si3N4)(13)을 10∼20Å 두께로 형성한다. 계속하여, 실리콘(Si)과 백금(Pt)(또는 이리듐(Ir))의 상호 확산을 억제하기 위하여 확산 방지 특성이 우수한 IrO2막(14)을 직류(DC) 반응성 스퍼터링법을 사용하여 전체구조 상부에 1000∼1500Å 두께로 증착하고, 고유전체 박막의 특성을 크게 좌우하는 하부전극으로서 Pt막(또는 Ir막)(15)을 스퍼터링법을 사용하여 100∼500Å 두께로 증착한다.
계속하여, 도 3에 도시된 바와 같이 사진 및 건식 식각 공정을 진행하여 Pt막(15) 및 IrO2막(14)을 패터닝하여 하부전극을 디파인한다.
끝으로, 도 4에 도시된 바와 같이 고유전체 박막인 BST 박막(16)을 물리기상증착(PVD) 또는 화학기상증착 방식을 사용하여 전체구조 상부에 300∼2000Å 두께로 증착하고, 결정화를 위한 열처리 공정을 실시한 다음, 그 상부에 상부전극으로서 Pt막(또는 Ir막)(17)을 500∼2000Å 두께로 증착한다. 이후, 사진 및 건식 식각 공정을 진행하여 고유전체 캐패시터를 디파인한다.
상술한 일실시예에서는 콘택 플러그를 사용하는 단순 스택형 캐패시터 공정을 예로 들어 설명하였으나, 본 발명은 혼성하부전극을 구성하는데 그 특징이 있으므로 다른 형태의 캐패시터 공정에도 적용 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명을 실시하면 하부전극의 높이를 낮출 수 있으며, 하부전극의 열적 안정성을 확보함으로써 고온의 유전체 공정의 안정성을 확보할 수 있어 우수한 유전 특성을 얻을 수 있으며, 이로 인하여 차세대 고집적 반도체 메모리 장치의 전기적 특성 확보를 기대할 수 있다.
Claims (8)
- 소정의 하부층이 형성된 반도체 기판에 전기적으로 콘택되는 IrO2막을 형성하는 제1 단계;상기 IrO2막 상에 Pt막을 형성하는 제2 단계;상기 Pt막 및 상기 IrO2막을 선택 식각하여 하부전극을 정의하는 제3 단계;전체구조 상부에 고유전체 박막을 형성하는 제4 단계; 및상기 고유전체 박막 상부에 상부전극을 형성하는 제5 단계를 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제1 단계 수행 전에상기 반도체 기판과 상기 하부전극 사이에 10 내지 20Å 두께의 질화막을 제공하는 제6 단계를 더 포함하는 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 IrO2막 및 Pt막의 두께가 각각 1000Å 내지 1500Å 및 100Å 내지 500Å인 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 2 항에 있어서,상기 질화막이질소 분위기에서의 급속 열처리 공정을 통해 제공되는 반도체 장치의 고유전체 캐패시터 제조방법.
- 소정의 하부층이 형성된 반도체 기판에 전기적으로 콘택되는 IrO2막을 형성하는 제1 단계;상기 IrO2막 상에 Pt막을 형성하는 제2 단계;상기 Pt막 및 상기 IrO2막을 선택 식각하여 하부전극을 정의하는 제3 단계;전체구조 상부에 고유전체 박막을 형성하는 제4 단계; 및상기 고유전체 박막 상부에 상부전극을 형성하는 제5 단계를 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 5 항에 있어서,상기 제1 단계 수행 전에상기 반도체 기판과 상기 하부전극 사이에 10 내지 20Å 두께의 질화막을 제공하는 제6 단계를 더 포함하는 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 5 항 또는 제 6 항에 있어서,상기 IrO2막 및 Pt막의 두께가 각각 1000Å 내지 1500Å 및 100Å 내지 500Å인 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 6 항에 있어서,상기 질화막이질소 분위기에서의 급속 열처리 공정을 통해 제공되는 반도체 장치의 고유전체 캐패시터 제조방법.
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