JP2006522460A - 横型ルビスター構造(laterallubistorstructure)および形成方法 - Google Patents
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Abstract
【課題】FINFET技術に基づくESD耐性ルビスター構造を提供すること。
【解決手段】この構造は、垂直フィン(50)(デバイスのソース、ドレイン、およびボディを含む薄い垂直部材)を使用し、代替実施形態では、ゲート(60)を備えることもあるし、備えないこともある。ゲート(60)は、保護すべき外部電極(51)に接続して自己作動デバイスを形成することもできるし、基準電圧(92)に接続することもできる。このデバイスは、デジタル回路またはアナログ回路で使用し得る。
【解決手段】この構造は、垂直フィン(50)(デバイスのソース、ドレイン、およびボディを含む薄い垂直部材)を使用し、代替実施形態では、ゲート(60)を備えることもあるし、備えないこともある。ゲート(60)は、保護すべき外部電極(51)に接続して自己作動デバイスを形成することもできるし、基準電圧(92)に接続することもできる。このデバイスは、デジタル回路またはアナログ回路で使用し得る。
Description
本発明は、一般に、集積回路製造の分野に関し、詳細には、FINFETを使用する集積回路技術において、ESD(静電破壊(electrostatic discharge))保護用のデバイスを製造する分野に関する。
FINFETは、有望な集積回路技術であり、FET(電界効果トランジスタ)のソース、ドレイン、およびボディ(body)として(10nm〜100nmの)薄い垂直部材を使用し、2つの垂直側面およびチャネル上部の隣にあるゲートを有する。ボディをこのように薄くすると、ゲートの結合(カップリング)が極めて強くなり、そのため、完全空乏動作が容易に実現される。これらの構造では、ESD(静電破壊)などのEOS(電気的過大ストレス(electricaloverstress))、ならびに半導体の製造、出荷、および試験の工程で存在する他の電圧または電流に関連するストレス事象(event)からの過電圧保護が必要とされることになる。EOS事象は、過大電流ストレス、ラッチアップ、ならびに試験中およびストレスをかけるときに生じる大電流を含む。HBM(人体モデル(humanbody model))、MM(機械モデル(machine model))、CDM(帯電デバイス・モデル(charged device model))、TLU(過渡的なラッチアップ)、ケーブル放電モデル、CN(カセット・モデル)の最中に生じるものなどのESD事象その他の事象により、FINFET構造の電気的な障害が生じることがある。
したがって、FINFET構造に適切なESD保護を施すために、これらの構造をEOSおよびESDから保護することが必要なことは明らかである。
米国特許第6015993号は、チャネルがバルク・シリコン中またはSOIウェハのデバイス層中に形成されるゲート化したダイオード(gated diode)を有する横ESDデバイスを構築する技術を示している。この構造は、FINFET構造およびFINFETプロセスに適合しない。
米国特許第6015993号
本発明は、FINFET技術にEOSおよびESDの保護を実現する構造に関係するものである。
本発明の態様によれば、FINFET技術に基づくESD LUBISTOR構造は、垂直フィン(fin)(50)(デバイスのソース、ドレイン、およびボディを含む薄い垂直部材)を使用し、代替実施形態では、ゲート(60)を備えることもあるし、備えないこともある。ゲート(60)は、保護すべき外部電極(51)に接続して自己作動デバイス(self-activatingdevice)を形成することもできるし、基準電圧(92)に接続することもできる。このデバイスは、デジタル回路またはアナログ回路で使用し得る。
したがって、基板(10)を基部とした集積回路内に、細長い垂直部材(50)を含む構造が設けられる。細長い垂直部材(50)は、基板(10)から突出し、上部(57)および2つの対向する細長い側面(48、49)を有する半導体を含む。第1電極(52)は、この垂直部材の第1端部に形成され、反対の極性の第2電極(54)は、この垂直部材の反対側の第2端部に形成される。第1および第2の電極(52、54)は、第1電極と第2電極の間の、この垂直部材の中央部分(53)におけるドーパント濃度よりも高い電極濃度でドープされる。
FINFET技術に基づくESD LUBISTOR構造は、垂直フィン(50)(デバイスのソース、ドレイン、およびボディを含む薄い垂直部材)を使用し、代替形態ではゲート(60)を備えることもあるし、備えないこともある。ゲート(60)は、保護すべき外部電極(51)に接続して自己作動デバイスを形成することもできるし、基準電圧(92)に接続することもできる。このデバイスは、デジタル回路またはアナログ回路で使用し得る。
本発明の1つまたは複数の好ましい実施形態から得られる可能性のある利点の中からそのいくつかを以下に示す。
− FINFET半導体用プロセスおよび構造に適合する、ESDに強い(ESD-robust)構造の提供。
− ESDに強いFINFET構造および支持構造の使用。
− ダイオード端子がボディによって分離されたフィンの提供。このフィンは、ゲートによって制御されるか、あるいはゲート化されないものであり、p+/p−/n+、p+/n−/n+、またはp+/p−/n−/n+などのドープ構造を有する。
− ゲート化された横型ダイオードの提供。このダイオードは、絶縁体層上に形成され、低濃度ドープされたボディへのボディ・コンタクトを備えたp+/p−/n+、またはp+/n−/n+、あるいはp+/p−/n−/n+構造を有する。
− ESD保護素子として使用するための動的閾値(dynamic threshold)FINFETデバイスを可能にするボディ・コンタクトを有するFINFET構造の提供。
− ESD保護のためにFINFETデバイスを電気的かつ熱的に安定させる(ゲート化された、またはゲート化されていない)FINFET抵抗器素子の提供。
− FINFET半導体用プロセスおよび構造に適合する、ESDに強い(ESD-robust)構造の提供。
− ESDに強いFINFET構造および支持構造の使用。
− ダイオード端子がボディによって分離されたフィンの提供。このフィンは、ゲートによって制御されるか、あるいはゲート化されないものであり、p+/p−/n+、p+/n−/n+、またはp+/p−/n−/n+などのドープ構造を有する。
− ゲート化された横型ダイオードの提供。このダイオードは、絶縁体層上に形成され、低濃度ドープされたボディへのボディ・コンタクトを備えたp+/p−/n+、またはp+/n−/n+、あるいはp+/p−/n−/n+構造を有する。
− ESD保護素子として使用するための動的閾値(dynamic threshold)FINFETデバイスを可能にするボディ・コンタクトを有するFINFET構造の提供。
− ESD保護のためにFINFETデバイスを電気的かつ熱的に安定させる(ゲート化された、またはゲート化されていない)FINFET抵抗器素子の提供。
次に、図面を参照する。より具体的には図1を参照すると、本発明によるプロセス手順は、(フィン−ダイオード構造用の)フィンすなわち垂直部材を形成する準備ステップを含む。これらのステップは、FINFET技術では従来から行われているものである。典型的には、例えば、(単結晶またはエピタキシャル膜の)シリコン層上に形成されたダミー酸化物メサ構造(oxide mesa)上に窒化物の側壁を形成することによって、適切な幅(10nm未満)のハード・マスクを形成する。このシリコン膜は、(エピタキシャル層を含めて)単結晶シリコンとし得る。ポリシリコン、選択的シリコン(selectivesilicon)、シリコン・ゲルマニウム膜上の歪シリコンおよびその他の膜も使用することができる。このシリコンを方向性ドライ・エッチングでエッチングして、例えば、厚さ10nm、幅1μm、および長さ0.1μmの薄い垂直部材を残し、それによって、このデバイスの電極およびボディが得られる。
図1および図2を参照すると、平面図の図2に、フィン50の上にあるゲート60が示されている。このゲートは、図1の断面図で紙面の前側と裏側の間を延びる。図1では、基板10上にフィン50が配設され、フィン50は、例えば1nmの酸化物であるゲート誘電体55によってゲート60から分離されている。この実施例では、フィン50は、シリコン基板上に直接載っているが、本発明のいくつかのバージョンでは、基板とフィンの間に、SOI(シリコン・オン・インシュレータ)ウェハ中に埋め込まれた絶縁体などの誘電体層を有することがある。この実施例では、この基板はSOI基板であり、埋込酸化物20が、下部デバイス層10として示されている。いくつかのバージョンでは、このフィンは、このデバイス層から形成し、この埋込酸化物上に載せることができる。例えば、フィン50は、層10と同様に、初めにp−にドープされる。ゲート60はポリシリコン(ポリ)であり、後で注入によってドープされる。
図3に、このゲート注入ステップを、一時的な層65とともに示す。層65は、例えば反射防止被覆(ARC)であり、この回路内に他のデバイスを形成するステップとして付着され、例えば化学機械研磨によってゲート60のレベルまで平坦化される。ゲート60には、pまたはnに高ドーズ(dose)のイオンを注入する。好ましくは、ゲート60は、例えば5×1019/cm2のN+ドーズよりも2桁大きい約1021/cm2のN++ドーズを受け取る。この程度の差であれば、このゲートが受け取るさらなるドーピングが、ゲートの仕事関数に大きく影響を及ぼすことにならない。
図4および図5では、決定的ではない(non-critical)開口を開けてカソード52を露出させ、(ゲート注入物(implant)よりも少なくとも1桁小さいドーズで)N+注入する。任意選択で、ARCに開口を開けることもできるし、フォトレジスト層67などの他の任意の好都合なマスクを載せ、それをパターン化することもできる。図5に、アノード54に注入を行う同じプロセスを示す。この場合も、ドーズ(P+)は、ゲートのドーズの1/10である。
フィンへの注入は、より前の段階で行われる。このフィンがポリシリコンであり、単一極性が必要とされる場合には、フィンへの注入はフィンを載せたときに行うことができる。任意選択で、ウェル注入の前にこのフィンを形成し、ウェル注入用のフォトレジスト内に開口を開けることができ、それによってこのフィンは、これらのウェルと同時にPまたはNの注入あるいはその両方を受ける。
次に図6を参照すると、最後の層間誘電体を付着させ、コンタクト72、74、および76用の開口を形成し、コンタクト材料を付着させた後のフィン−ダイオード・デバイスが示されている。これらのコンタクトは低いレベルのところにあるので、このレベルで他のコンタクト用に使用する場合には、タングステン(W)を使用することが適切である。このレベルでポリを使用する場合、ポリ・コンタクトで十分である。電気的な相互接続部には、標準の相互接続部(AlまたはCu)およびILD(レベル間誘電体(inter-level dielectric))のプロセスを用いることができる。アルミニウム相互接続構造は、接着、拡散バリア、および良好な導電率がもたらされるように、接着性高融点金属(adhesiverefractory metal)(例えば、TiN)、高融点金属(例えば、Ti、TiNi、Co)、およびアルミニウム構造からなり得る。銅の相互接続構造は、接着性膜(例えば、TaN)、高融点金属(例えば、Ta)、および銅の相互接続部からなり得る。一般にCu相互接続構造の場合は、シングル・ダマシン・プロセスまたはデュアル・ダマシン・プロセスを用いてこれらの構造を形成する。これらの構造におけるESDおよび抵抗バラスト(resistorballasting)に対しては、高融点金属を使用し得る。というのは、これらの金属の融点が高いからである。
図6に示すこのフィン−ダイオード構造中のゲートの利点は、ゲート化されたp+/n−/n+構造中の電流を、ゲート構造の電気的な制御によって調整し得ることである。したがって、このゲート構造を、アノードまたはカソードのノード、接地面または電源、電圧または電流の基準回路、あるいは電気回路網(electrical network)に接続することによって、漏れ(リーク)、バイアス、および電気ストレスを調整することができる。このゲートの欠点は、ゲート絶縁体が損傷を受けることがあることである。回路設計者は、利点と欠点のトレードオフに基づいて選択を行うことになる。
1組のいくつかのフィン−ダイオード構造を並列に配置して、ESD構造の総直列抵抗値をより低くし、総伝搬電流容量をより高くし、電力対故障比(power-to-failure)をより高くすることができる。例えば、アノードとカソードの接続部はすべて、これらの並列FINFETダイオード構造を電気的に接続し得るものにすることができる。これらの並列構造は、同じゲート電極を使用することもできるし、使用しないこともある。ESD要件または性能の目標に基づいて、並列素子の数を個別化し、カスタマイズすることもできる。さらに、抵抗安定化を行うことができ、異なるゲート・バイアスを確立して、電流の均一性を向上させ、また、これらの素子をオンオフする手段を提供することができる。先行技術によるデバイスと比べて、これらの並列素子の利点は、1)3次元的な能力、2)電流安定化制御の改善、および3)電流均一性制御の改善である。2次元シングル・フィンガ(singlefinger)ルビスター(Lubistor)構造では、電流の均一性は設計に固有のものではなく、そのため、ミクロン単位の断面積当たりのESD耐性が弱くなる。これらの構造では、各フィン−ダイオード構造の加熱により、隣接する領域から切り離される。そのため、隣接する領域間の熱結合により、各フィン−ダイオード並列素子における温度プロファイルおよびESD耐性が均一にならない。
さらに、これらのフィン−ダイオード構造は、p+/p−/n+素子またはp+/n−/n+素子として設計し得る。金属接合(metallurgical junction)の位置の差により、異なる目的に対して、ある実施形態が他の実施形態よりも優れたものになる。このことは、本発明者が実験的に示しており、ドーピング濃度および用途の関数である。この選択は、容量−抵抗のトレードオフの影響、ならびに当初はなにか別の用途を対象としたフィン−ダイオード用の注入を使用する可能性の影響を受けることになる。低抵抗値が目下の目的により適しており、利用可能な注入のドーズ量が比較的低いとき、p+/n−/n+構造が、電子の移動度がより大きいために好ましい。逆に、利用可能な注入のドーズ量が比較的高いときには、p+/p−/n+構造が好ましいであろう。
これらのデバイス中でハロー注入(halo implant)を確立することができ、それによって、横方向の伝導が改善され、接合容量がより良好になり、破壊特性が改善される。この場合、1つのドープ極性についてのみハローを提供して、誤った極性で誤ったハロー注入によって寄生ダイオードが形成されるのを妨げることが好ましい。
図7に、チャネルがP−にドープされ、別個のゲートがないフィン−ダイオード構造の代替バージョンを示す。この構造の利点は、ゲートがESD電圧ストレスに曝されないことである。ゲート誘電体における電気的過大ストレスは、ゲート構造を存在させないことによって除去することができる。
CDM故障メカニズムは、FINFET ESD保護回路網用のゲート構造の電気的接続のために起こり得る。ゲートを含む以前の実施形態では、電気的制御が可能であったが、その実施形態では、より多くの電気接続部または電気回路用の設計領域、あるいはその両方も必要とされた。この実施形態の場合、必要な電気接続部の数がより少なく、それによってより密な回路が可能になる。
図7の実施形態では、複数の並列なフィン−ダイオード構造を密に配置することができ、それによって、単位面積当たりのESDの耐性を高くすることができる。さらに、個々のフィン−ダイオード構造において実効抵抗値を変化させることによって、抵抗安定化および電流均一制御に対処することができる。隣接するフィン−ダイオード構造を物理的に切り離すことによって、隣接素子間の熱結合を低減し得る。適切な間隔条件および不均一な隣接間隔条件によって、隣接素子間隔を確実に最適化することができ、それによって最適な温度結果が得られる。このように、これらの素子を最適化し得る熱的な方法が得られる。この熱的な方法は、2次元Lubistor素子で用いることはできないが並列フィン−ダイオード構造の構築では自然な方法である。
同様に、図8に、第1のP−ボディ領域と第2のN−ボディ領域の2つのドープ区域にボディを分割するバージョンを示す。このフィン−ダイオード構造では、ゲート構造に無関係に金属接合部を最適化し、配置することができる。この注入は、p型ウェルまたはn型ウェルの注入、あるいはその両方とすることもできるし、ハロータイプの(例えば、角度のついた、ねじれた、あるいは、まっすぐの)注入、または他の周知の注入または拡散のプロセス・ステップによって提供することもできる。p+/p−遷移およびn+/n−遷移によって導入される緩やかなプロファイルにより、急激に変化する度合いが少ない接合部が得られ、ESD耐性が改善し得る。
ゲートを有するデバイスのバージョンは、以下のようにいくつかの範疇に分けることができる。
1)ボディが基板10に接触したN+/P型フィン−ゲート化ダイオード。この場合、基板への経路(path)がある。
2)SOI上でボディが浮いているN+/P型フィン−ゲート化ダイオード。
3)ゲートが(P+)型ボディに接触した、SOI上のN+/P型フィン−ゲート化ダイオード。これにより、アノード電位を動的に制御し得る。
4)ゲートがN+型カソードに接触した、SOI上のN+/P型フィン−ゲート化ダイオード。
FINFETデバイスにESD保護を施すには、FINFETデバイスに一体化した抵抗器素子、またはFINFETデバイスに一体化しない抵抗器素子、あるいはその両方を形成することも有利である。
1)ボディが基板10に接触したN+/P型フィン−ゲート化ダイオード。この場合、基板への経路(path)がある。
2)SOI上でボディが浮いているN+/P型フィン−ゲート化ダイオード。
3)ゲートが(P+)型ボディに接触した、SOI上のN+/P型フィン−ゲート化ダイオード。これにより、アノード電位を動的に制御し得る。
4)ゲートがN+型カソードに接触した、SOI上のN+/P型フィン−ゲート化ダイオード。
FINFETデバイスにESD保護を施すには、FINFETデバイスに一体化した抵抗器素子、またはFINFETデバイスに一体化しない抵抗器素子、あるいはその両方を形成することも有利である。
図10を参照すると、前の実施形態で用いたのと類似の技術によってFINFETデバイスを形成することができ、反対の極性のボディによって分離される同じ極性のソースおよびドレインの注入を有する。このボディは、ゲート絶縁体55およびゲート155によって覆われる。この構造は、対称または非対称な注入によって形成することができ、それによってESDに対する利点が得られる。さらに、ESD耐性のFINFET構造を得るために、抵抗器を同じ構造内に組み込むことができる。例えば、第2ゲート155’をドレイン構造と直列に配置し得る。この場所でこの第2ゲート構造は、高濃度ドープしたソース/ドレイン注入の遮断を提供し、それによって、低濃度ドープしたフィンが抵抗を形成する。このゲート構造は、以下の2つの働きをする。第1に、ソースまたはドレインの領域に抵抗性領域を形成し、第2に、ソースまたはドレインの領域上に配置されたサリサイド(salicide)膜がこの抵抗器を短絡しない手段を提供する。これにより、FINFETに本質的に一体化された「バラスト抵抗器(ballasting resistor)」が形成される。この構造をFIN−R−FET構造と呼ぶことにする。
さらに、フィン−ダイオード構造で行ったのと同様に、この第2ゲート155’をFIN−R−FETから取り除くことができる。サリサイド化の後でこの第2ゲート構造を取り除くと、抵抗器素子に関する電気的過大ストレスまたはESDの問題がなくなる。
FIN−R−FETデバイスで使用するこの素子150は、単独の抵抗器素子として構築することもできる。これは、nチャネルFINFETをn型ウェルまたはn型ボディの領域に配置することによって実現される。この抵抗器すなわちFIN−Rデバイスを使用して、FINFET、フィン−ダイオードにESD耐性をもたらすこともできるし、回路用途に使用することもできる。前に論じたように、このゲートを取り除いて、物理的な素子における電気的過大ストレスをなくすことができる。
さらに、FINFETデバイスのESD耐性を改善するために、サリサイドをソース、ドレイン、およびゲートの領域から取り除くことができる。このデバイスのゲート長は、平面デバイスに比べて比較的短いので、ゲート領域でサリサイドを取り除くことができる。
次に図9を参照すると、端子51においてESDから回路を保護するための典型的な配置の概略図が示されている。数字72および74で示す破線は、以下で論じる選択肢を示す。本発明による2つのFIN−LUBISTORを、保護されたノード53と、54および52’のところの電圧端子との間に接続する。この場合、ゲート60は端子54に接続され、そのため、ESD事象により、これらのダイオードのうち1つのダイオードの抵抗値が動的に減少する。あるいは、端子60は、電源に接続することができるはずである。これらのゲート構造に対する電気的過大ストレスをなくすために、FINFETデバイスを備える電気回路を使用して、電気的過大ストレスからこれらのゲート構造を電気的に分離する。FINFETベースのインバータ、または電源から電気的に分離するためのFINFETベースの基準制御回路網を備えた電気回路により、過大ストレスがなくなり、漏れを防ぐ電位が確立される。
HBM(人体モデル)、MM(機械モデル)その他のESD事象に対するESD回路網として使用するために、複数の横型フィン−ダイオード構造を並列に使用して、直列抵抗値を最小限に抑え、フィン−ダイオード素子または回路内で故障が生じることなく、この構造を通して大電流を放電することが可能でなければならない。したがって、入力ピンと電源の間に、複数の並列なフィン−ダイオード素子を接続して配置する。
電圧許容差については、図9に、ここでは破線72内にフィン−ダイオード75を含む直列構成のフィン−ダイオード素子から構築したESD回路網を示す。フィン−ダイオード構造は、第1フィン−ダイオード素子のアノードが第1パッドに接続され、カソードが第2フィン−ダイオードのアノードに接続されるところに構築し得る。これは、ストリング(一連)あるいは直列の構成で延長することができる。直列に並んだ各段(stage)ごとに、複数の並列フィン−ダイオード素子を、フィン−ダイオードのストリングの各「段」ごとに配置し得る。これらのストリング構成(string)は、入力パッドと電源の間、2つの共通電源パッド(例えば、VDD1とVDD1)の間、任意の2つの異なる電源パッド(例えば、VCCとVDD)の間、任意の接地レール(groundrail)(例えば、VSS1とVSS2)の間、および任意の異なる接地レール(例えば、VSSとVEE)の間に配置し得る。これらのフィン−ダイオード直列素子は、単一の直列連続ストリング構成または背中合わせの構成として構成することができ、それによって、これら2つのパッド間で双方向に電流を流すことができる。電源への入力パッドの場合には一般に、単一のフィン−ダイオード・ストリング構成だけが存在し、そのため、単一方向に電流が流れることになる。
HBMおよびCDM(帯電デバイス・モデル)の事象に対しては、フィン−ダイオード素子、フィン−抵抗器(FIN−R)素子、およびFINFETからなるESD回路を使用して、ESDの影響を改善し得る。図11は、フィン−ダイオード素子75、フィン−抵抗器94、およびゲートが接地されたFINFET96を使用してESD保護を実現する回路の実施例である。例えば、フィン−ダイオードのゲート電圧は、ESD電圧自体ではなく、基準回路網によって与えられる。これにより、ダイオード75の電流容量をより良好に制御することができる。
さらに、抵抗バラストFIN−R−FET素子を使用して、ESD保護を実現し得る。この回路は、以下の2つの方法で実施し得る。第1は、FIN−R抵抗器をFINFETと直列に使用する。ESD保護を実現するには、複数の並列なFIN−R抵抗器を、複数のFINFETデバイスと直列に配置する。別の実施形態では、複数の並列なFIN−R−FET構造を使用してESD保護を実現し得る。これら上記で述べた構造をカスケード構成で配置し、それによって、より大きな跳返り電圧(snapback voltage)または電圧許容差が得られる。ESD保護については、フィン−ダイオード素子の場合と同様に、FIN−R抵抗器素子を伴う一連のFINFET段を、各段が並列な1組の素子を含むところで接続し得る。
本発明に従って構築したデバイスは、ESDの用途に限定されず、デジタル、アナログ、およびRF(無線周波数)用の回路など、回路の従来の役割においても使用することもできる。本発明は、シリコン・ウェハに限定されるものではなく、SiGe合金またはGaAsなどの他のウェハを使用することができる。SiGeを付着または成長させた膜を使用して、歪シリコン膜上にこれらの構造を配置することができる。これらの構造は、SOI(シリコン・オン・インシュレータ)、RF SOI、およびUTSOI(超薄型SOI)に適している。
1つの好ましい実施形態に関して本発明を説明してきたが、添付の特許請求の範囲の趣旨および範囲内の様々なバージョンで本発明を実施し得ることが当業者には理解されよう。
本発明は、集積回路電子デバイスおよびそれらの製造に利用し得る。
Claims (14)
- 基板(10)を基部とした集積回路内の構造であって、
前記基板(10)から突出し、上部(57)および2つの対向する細長い側面(48、49)を有する半導体を含む細長い垂直部材(50)を備え、
第1電極(52)は、前記垂直部材の第1端部に形成され、
前記第1電極とは反対の極性の第2電極(54)は、前記第1端部の反対側の前記垂直部材の第2端部に形成され、
前記第1電極および前記第2電極(52、54)は、前記第1電極と前記第2電極の間の中央部分(53)におけるドーパント濃度よりも高い電極濃度でドープされる、構造。 - 前記電極(52、54)の一方はp+にドープされ、前記電極(52、54)の他方はn+にドープされる、請求項1に記載の構造。
- 前記電極(52、54)の一方はp+にドープされ、前記中央部分(53)はp−にドープされ、前記電極(52、54)の他方はn+にドープされる、請求項1に記載の構造。
- 第1電極(52)に隣接する前記中央部分の第1副部分(53A)は、前記第1電極(52)と同じ極性で、それよりも低い濃度でドープされ、前記第2電極(54)に隣接する前記中央部分の第2副部分(53B)は、前記第2電極(54)と同じ極性で、それよりも低い濃度でドープされる、請求項2に記載の構造。
- 前記ドーパントは、p+/p−/n−/n+の順に配置される、請求項2に記載の構造。
- 前記上部の中央部分(53)の上に、前記2つの側面の中央部分に近接して配設されたゲート(60)をさらに備え、前記ゲート(60)は、誘電体ゲート層(55)によって前記垂直部材(50)から分離している、請求項1ないし5のいずれかに記載の構造。
- 集積回路の外部端子(51)に取り付けられ、請求項1ないし6のいずれかに記載の構造を含むESD(静電破壊)保護回路。
- 2つのデバイス(75)をさらに備え、前記外部端子は、第1デバイスのアノード(52)および他方のデバイスのカソード(54)に接続される、請求項7に記載のESD保護回路。
- 前記基板(10)は、埋込絶縁体層(20)を有するSOI基板であり、前記垂直部材(50)は、前記埋込絶縁体層(20)上に直接配設される、請求項7に記載のESD保護回路。
- 前記基板(10)はバルク基板であり、前記垂直部材(50)は、前記バルク基板上に直接配設される、請求項7に記載のESD保護回路。
- 外部端子(51)と電圧端子(91、91’)の間で並列に接続された複数のフィン−ダイオード構造(75)を備える、請求項7に記載のESD保護回路。
- 2つの外部端子(51)間で直列構成の少なくとも1つのフィン−ダイオード構造(75)を備える、請求項7に記載のESD保護回路。
- 少なくとも1つのフィン−ダイオード構造(75)および少なくとも1つのFIN−R抵抗器素子(94)を備える、請求項7に記載のESD保護回路。
- 少なくとも1つのフィン−ダイオード構造(75)、少なくとも1つのFIN−R抵抗器素子(94)、および少なくとも1つのFINFET素子(96)を備える、請求項7に記載のESD保護回路。
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