KR102665259B1 - 반도체 장치 및 반도체 장치의 테스트 방법 - Google Patents

반도체 장치 및 반도체 장치의 테스트 방법 Download PDF

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Abstract

반도체 장치 및 반도체 장치의 테스트 방법이 제공된다. 반도체 장치는 DUT(Design Under Test); 상기 DUT의 최적 동작 전압을 결정하기 위한 테스트 소프트웨어를 실행시키는 프로세싱 코어; 및 상기 테스트 소프트웨어의 실행 중 상기 DUT로부터 발생되는 미정의 신호(undefined signal)의 전달을 차단하는 보호 회로를 포함한다.

Description

반도체 장치 및 반도체 장치의 테스트 방법{SEMICONDUCTOR DEVICE AND METHOD FOR TESTING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 테스트 방법에 관한 것이다.
시스템 온 칩(System on Chip)을 비롯한 반도체 장치들은 그 내부에 프로세싱 코어, 메모리 컨트롤러 등 다양한 요소들을 포함하며, 외부로부터 전원 전압을 제공받아 동작한다. 반도체 장치에 제공되는 전원 전압은 일반적으로 소정의 마진(margin)을 포함하여 결정된다. 반도체 장치의 동작에 있어서 다양한 환경, 상황, 변수 등을 고려하여 반도체 장치가 정상 동작을 할 수 있도록 충분한 전원 전압을 공급하지 않으면 시스템 페일(system fail)이 발생할 수 있기 때문이다.
그런데 마진이 크게 결정될수록 반도체 장치가 불필요하게 소모하는 전력량이 증가하고, 이와 더불어 발열량 역시 증가하게 된다. 이를 방지하기 위해서는 반도체 장치가 안정적으로 동작하면서도 마진을 최소화할 수 있도록 반도체 장치의 최적 동작 전압을 정밀하게 결정하는 것이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 장치의 전력 소모와 발열을 감소시키면서도 정상 동작을 보장하는 최적 동작 전압을 결정하기 위한 테스트를 수행할 수 있고, 테스트 중에 발생할 수 있는 미정의 신호(undefined signal)의 영향을 차단할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 장치의 전력 소모와 발열을 감소시키면서도 정상 동작을 보장하는 최적 동작 전압을 결정하기 위한 테스트를 수행할 수 있고, 테스트 중에 발생할 수 있는 미정의 신호의 영향을 차단할 수 있는 반도체 장치의 테스트 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, DUT(Design Under Test); DUT의 최적 동작 전압을 결정하기 위한 테스트 소프트웨어를 실행시키는 프로세싱 코어; 및 테스트 소프트웨어의 실행 중 DUT로부터 발생되는 미정의 신호(undefined signal)의 전달을 차단하는 보호 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, DUT(Design Under Test); DUT의 최적 동작 전압을 결정하기 위한 테스트 중 DUT로부터 발생되는 미정의 제1 신호(first undefined signal)의 전달을 차단하는 제1 보호 회로; 및 DUT의 최적 동작 전압을 결정하기 위한 테스트 중 DUT로부터 발생되는 미정의 제2 신호(second undefined signal)의 전달을 차단하는 제2 보호 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법은, DUT(Design Under Test)의 최적 동작 전압을 결정하기 위한 테스트 소프트웨어를 실행시키고, 테스트 소프트웨어의 실행 중 DUT로부터 발생되는 미정의 신호(undefined signal)의 전달을 차단하는 보호 회로를 동작시키고, DUT에 제1 전압을 인가하여 제1 테스트를 수행하고, 제1 테스트의 결과가 실패(fail)인 경우, DUT에 제1 전압보다 높은 제2 전압을 인가하여 제2 테스트를 수행하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 개략도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 시스템(1)은 SoC(System on Chip)(10), DRAM(Dynamic Random Access Memory)(20) 및 전압 공급 회로(30)를 포함한다.
SoC(10)는 다수의 기능을 가진 시스템을 하나의 칩으로 구현한 반도체 장치이다. 본 발명의 몇몇의 실시예에서, SoC(10)는 모바일 장치용으로 사용되는 어플리케이션 프로세서(Application Processor)일 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
DRAM(20)은 SoC(10)가 실행시키거나 처리하기 위한 소프트웨어, 데이터 등을 저장한다. 도 1에서는 DRAM(20)으로 도시하였으나, 본 발명의 범위가 이에 제한되는 것은 아니고, DRAM(20)은 구체적인 구현 목적에 따라 다른 휘발성 메모리 장치로 변경될 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다. 본 발명의 몇몇의 실시예에서, DRAM(20)은 본 발명과 관련하여 후술할 테스트 프로그램(200)을 저장하여, SoC(10)로 하여금 테스트 프로그램(200)을 실행시킬 수 있도록 한다.
전압 공급 회로(30)는 SoC(10)에 전압을 제공한다. SoC(10)는 전압 공급 회로(30)로부터 제공받은 전압을 다양한 목적으로 사용한다. 예를 들어, SoC(10)는 전압 공급 회로(30)로부터 제공받은 전압을 SoC(10) 내부에 구현된 다양한 회로들을 동작시키기 위한 전압으로 사용할 수도 있고, 후술할 DUT(Design Under Test)(110)의 최적 동작 전압을 찾는 테스트를 수행하기 위해 필요한 테스트 전압을 DUT(110)에 제공하기 위한 전압으로 사용할 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 시스템(2)에서, SoC(10)는 프로세싱 코어(100), DUT(110), 보호 회로(112), DRAM 컨트롤러(120), 전압 컨트롤러(130), 공통 로직(common logic)(140)를 포함한다. 프로세싱 코어(100), DUT(110), 보호 회로(112), DRAM 컨트롤러(120)는 버스(150)를 통해 전기적으로 접속되어 서로 데이터를 주고 받을 수 있다.
프로세싱 코어(100)는 SoC(10) 내부에 구현된 다양한 요소들을 제어하고, DRAM(20)에 저장된 소프트웨어를 실행시킬 수 있다. 특히, 프로세싱 코어(100)는 후술할 DUT(110)의 최적 동작 전압을 결정하기 위한 테스트 소프트웨어(200)를 실행시킬 수 있다. 본 발명의 몇몇의 실시예에서, 프로세싱 코어(100)는 싱글 코어로 구현될 수도 있고, 다중 코어로 구현될 수도 있다.
DUT(110)는 테스트의 대상이 되는 회로 요소를 말한다. 여기서의 테스트는 예컨대 DUT(110)의 최적 동작 전압을 결정하기 위한 테스트일 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고 여러 가지 다른 목적을 갖는 테스트를 포함할 수 있다. 한편, 본 발명의 몇몇의 실시예에서, DUT(110)는 리셋 신호(RST)를 제공받아 리셋될 수 있는데, DUT(110)는 리셋 신호(RST)를 SoC(10) 내부의 다른 요소로부터 제공받을 수도 있고, SoC(10)의 입출력 핀을 통해 외부로부터 제공받을 수도 있다.
DRAM 컨트롤러(120)는 DRAM(20)을 제어하고, SoC(10)와 DRAM(20) 사이의 입출력 인터페이스로서 동작할 수 있다. 예를 들어, DRAM 컨트롤러(120)는 프로세싱 코어(100)로부터 메모리 액세스 명령을 수신하고, 상기 명령에 따라 DRAM(20)을 액세스할 수 있다. 또한 DRAM 컨트롤러(120)는 DRAM(20)으로부터 수신한 데이터를 프로세싱 코어(100)에 제공할 수 있다.
전압 컨트롤러(130)는 전압 공급 회로(30)로부터 제공받은 전압을 이용하여 DUT(110)를 구동하기 위한 테스트 전압을 생성한다. 테스트 전압을 이용하여 DUT(110)의 정상 동작을 보장하면서도 전력 소모와 발열을 최소화하는 최적 동작 전압을 결정할 수 있는데, 이에 대한 구체적인 내용에 대해서는 후술하도록 한다.
공통 로직(140)은 DUT(110)와 전기적으로 접속되어 데이터 또는 신호를 주고 받을 수 있는 임의의 회로를 말한다. 특히, 공통 로직(140)은 버스(150)와 구별하기 위해 정의된 것이다. 예를 들어 버스(150)는 미리 정해진 버스 프로토콜에 따라 데이터를 전송하는 커넥션을 제공할 수 있고, 이와 대비하여 공통 로직(140)은 버스 프로토콜에 제한되지 않는 임의의 방식으로 데이터를 전송하는 커넥션을 제공할 수 있다.
DUT(110)의 정상 동작을 보장하면서도 전력 소모와 발열을 최소화하는 최적 동작 전압을 결정하기 위해, 테스트 소프트웨어(200)는 전압 컨트롤러(130)로부터 DUT(110)에 인가되는 테스트 전압의 전압 레벨을 점점 증가시킨다. 구체적으로 전압 컨트롤러(130)로부터 DUT(110)에 제공되는 테스트 전압은, 이론적으로 DUT(110)가 동작 가능하다고 알려진 전압 레벨을 갖는 최소 전압에서 시작하여, DUT(110)의 실제적인 정상 동작에 충분한 전압 레벨이 될 때까지 점점 증가한다. 여기서 실제적인 정상 동작에 충분한 전압 레벨은 DUT(110)의 동작에 있어서 다양한 환경, 상황, 변수 등을 고려했을 때의 정상 동작에 충분한 마진이 확보된 전압 레벨을 말한다.
테스트 소프트웨어(200)는 점점 증가하는 각각의 테스트 전압을 DUT(110)에 인가하면서 DUT(110)의 동작을 테스트하는 것을 반복하다가, DUT(110)의 실제적인 정상 동작에 충분한 전압을 발견하면 이를 최적 동작 전압으로 결정할 수 있다. 이와 같은 테스트 소프트웨어(200)의 구체적인 테스트 방법에 대해서는 도 6과 관련하여 후술하도록 한다.
그런데 테스트 소프트웨어(200)의 실행 중, DUT(110)로부터 미정의 신호(undefined singal)가 발생될 수 있다. DUT(110)로부터 발생된 미정의 신호가 예컨대 버스(150)에 전달되면, 버스(150)를 통해 미정의 신호를 수신한 SoC(10)의 다른 요소들이 예측되지 않은 동작을 하여 SoC(10)가 오동작하거나 손상될 위험이 있다.
이를 방지하기 위해 SoC(10)는 보호 회로(112)를 포함한다. 보호 회로(112)는 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 신호의 전달을 차단한다. 본 발명의 몇몇의 실시예에서, 보호 회로(112)는 테스트 소프트웨어(200)가 DUT(110)를 테스트하기 전에 동작 상태로 진입할 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 보호 회로(112)는 미정의 신호의 발생 여부를 테스트 소프트웨어(200)에 통지할 수 있다. 통지를 수신한 테스트 소프트웨어(200)는 미정의 신호가 발생한 조건에서의 테스트를 중단할 수 있다.
구체적으로, 보호 회로(112)는 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 신호 중 미정의 버스 신호(undefined bus signal)가 버스(150)에 전달되는 것을 차단한다. 여기서 미정의 버스 신호란, 버스(150)의 버스 프로토콜에 정의되어 있지 않으나, 버스(150)에 접속된 요소들의 동작에 영향을 줄 수 있는 버스 신호를 말한다.
예를 들어, 미정의 버스 신호는 반도체 시스템(2)에서 정의되지 않은 버스 트랜잭션 타입을 갖는 버스 신호일 수 있고, 보호 회로(112)는 이와 같은 미정의 버스 신호가 버스(150)에 전달되는 것을 차단함으로써 버스(150)에 접속된 요소들이 오동작하는 것을 방지할 수 있다.
또 다른 예로, 미정의 버스 신호는 인가되지 않은 메모리 영역을 액세스하는 버스 신호일 수 있고, 보호 회로(112)는 이와 같은 미정의 버스 신호가 버스(150)에 전달되는 것을 차단함으로써 예컨대 버스(150)에 접속된 DRAM(20)의 인가되지 않은 영역을 액세스하는 것을 방지할 수 있다.
특히, 상기 예의 경우, 보호 회로(112)는 인가되지 않은 메모리 영역을 액세스하는 미정의 버스 신호의 발생 여부를 테스트 소프트웨어(200)에 통지할 수 있다. 통지를 수신한 테스트 소프트웨어(200)는 해당 미정의 버스 신호가 발생한 조건에서의 테스트를 중단할 수 있고, 이로 인해 DRAM(20)의 인가되지 않은 영역을 보호할 수 있을 뿐 아니라 불필요한 테스트로 인해 소요되는 시간을 줄일 수 있다.
또 다른 예로, 보호 회로(112)는 버스(150) 상에서 이미 출력되었으나 그 응답을 받지 못한 버스 트랜잭션을 정리하는 기능을 제공할 수도 있다.
본 실시예에서, 보호 회로(112)는 DUT(110)와 버스(150) 사이에 배치되어 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 버스 신호의 전달을 차단할 수 있으나, 보호 회로(112)의 배치는 구체적인 구현 방식에 따라 달라질 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다.
본 실시예에 따르면, DUT(110)의 전력 소모와 발열을 감소시키면서도 정상 동작을 보장하는 최적 동작 전압을 용이하게 결정할 수 있다. 또한 최적 동작 전압을 결정하기 위한 테스트를 수행하는 중 중에 발생할 수 있는 미정의 버스 신호의 영향을 차단할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 시스템(3)에서, SoC(10)는 프로세싱 코어(100), DUT(110), 보호 회로(114), DRAM 컨트롤러(120), 전압 컨트롤러(130), 공통 로직(140)을 포함한다. 프로세싱 코어(100), DUT(110), 보호 회로(112), DRAM 컨트롤러(120)는 버스(150)를 통해 전기적으로 접속되어 서로 데이터를 주고 받을 수 있다. 프로세싱 코어(100), DUT(110), DRAM 컨트롤러(120), 전압 컨트롤러(130), 공통 로직(140)에 대한 설명은 도 2와 관련하여 전술된 바 있으므로, 중복되는 설명은 생략하도록 한다.
DUT(110)의 정상 동작을 보장하면서도 전력 소모와 발열을 최소화하는 최적 동작 전압을 결정하기 위해, 테스트 소프트웨어(200)는 전압 컨트롤러(130)로부터 DUT(110)에 인가되는 테스트 전압의 전압 레벨을 점점 증가시킨다. 구체적으로 전압 컨트롤러(130)로부터 DUT(110)에 제공되는 테스트 전압은, 이론적으로 DUT(110)가 동작 가능하다고 알려진 전압 레벨을 갖는 최소 전압에서 시작하여, DUT(110)의 실제적인 정상 동작에 충분한 전압 레벨이 될 때까지 점점 증가한다.
테스트 소프트웨어(200)는 점점 증가하는 각각의 테스트 전압을 DUT(110)에 인가하면서 DUT(110)의 동작을 테스트하는 것을 반복하다가, DUT(110)의 실제적인 정상 동작에 충분한 전압을 발견하면 이를 최적 동작 전압으로 결정할 수 있다. 이와 같은 테스트 소프트웨어(200)의 구체적인 테스트 방법에 대해서는 도 6과 관련하여 후술하도록 한다.
그런데 테스트 소프트웨어(200)의 실행 중, DUT(110)로부터 미정의 신호가 발생될 수 있다. DUT(110)로부터 발생된 미정의 신호가 예컨대 공통 로직(140)에 전달되면, 공통 로직(140)에 포함되어 있거나 공통 로직(140)을 통해 미정의 신호를 수신한 SoC(10)의 다른 요소들이 예측되지 않은 동작을 하여 SoC(10)가 오동작하거나 손상될 위험이 있다.
이를 방지하기 위해 SoC(10)는 보호 회로(114)를 포함한다. 보호 회로(114)는 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 신호의 전달을 차단한다. 본 발명의 몇몇의 실시예에서, 보호 회로(114)는 테스트 소프트웨어(200)가 DUT(110)를 테스트하기 전에 동작 상태로 진입할 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 보호 회로(114)는 미정의 신호의 발생 여부를 테스트 소프트웨어(200)에 통지할 수 있다. 통지를 수신한 테스트 소프트웨어(200)는 미정의 신호가 발생한 조건에서의 테스트를 중단할 수 있다.
구체적으로, 보호 회로(114)는 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 신호 중 미정의 사이드밴드 신호(undefined sideband signal)가 공통 로직(140)에 전달되는 것을 차단한다. 여기서 미정의 사이드밴드 신호란, 앞서 도 2와 관련하여 설명한 미정의 버스 신호와 구분되는 것으로서, 그 종류가 버스 신호에 해당되지 않으면서, 반도체 시스템(3)에 정의되어 있지 않으나, SoC(10) 내부의 다양한 요소들의 동작에 영향을 줄 수 있는 신호를 말한다.
예를 들어, 미정의 버스 신호는 반도체 시스템(3)에서 정의되지 않으면서도 공통 로직(140)에 포함되거나 접속된 요소들의 동작에 영향을 줄 수 있는 신호일 수 있고, 보호 회로(114)는 이와 같은 미정의 사이드밴드 신호가 공통 로직(140)에 전달되는 것을 차단함으로써 공통 로직(140)에 포함되거나 접속된 요소들이 오동작하는 것을 방지할 수 있다.
본 실시예에서, 보호 회로(114)는 DUT(110)와 공통 로직(140) 사이에 배치되어 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 사이드밴드 신호의 전달을 차단할 수 있으나, 보호 회로(114)의 배치는 구체적인 구현 방식에 따라 달라질 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다.
한편, 보호 회로(114)는 DUT(110)의 일부 포트(port)를 특정 값으로 픽스(fix)하는 방식으로 구현될 수도 있다. 즉, 테스트에만 사용되는 포트, 예컨대 버스 트랜잭션에 사용되는 포트만을 활성화하고, 나머지 포트, 예컨대 사이드밴드 신호가 출력되는 포트를 특정 값으로 픽스하여 비활성화하여, DUT(110)로부터 미정의 사이드밴드 신호가 출력되는 것 자체를 차단할 수 있다.
본 실시예에 따르면, DUT(110)의 전력 소모와 발열을 감소시키면서도 정상 동작을 보장하는 최적 동작 전압을 용이하게 결정할 수 있다. 또한 최적 동작 전압을 결정하기 위한 테스트를 수행하는 중 중에 발생할 수 있는 미정의 사이드밴드 신호의 영향을 차단할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 시스템(4)에서, SoC(10)는 프로세싱 코어(100), DUT(110), 제1 보호 회로(112), 제2 보호 회로(114), DRAM 컨트롤러(120), 전압 컨트롤러(130), 공통 로직(140)을 포함한다. 프로세싱 코어(100), DUT(110), 제1 보호 회로(112), DRAM 컨트롤러(120)는 버스(150)를 통해 전기적으로 접속되어 서로 데이터를 주고 받을 수 있다. 프로세싱 코어(100), DUT(110), DRAM 컨트롤러(120), 전압 컨트롤러(130), 공통 로직(140)에 대한 설명은 도 2와 관련하여 전술된 바 있으므로, 중복되는 설명은 생략하도록 한다.
테스트 소프트웨어(200)의 실행 중, DUT(110)로부터 미정의 신호가 발생하여 이를 수신한 SoC(10)의 다른 요소들이 예측되지 않은 동작을 하여 SoC(10)가 오동작하거나 손상되는 것을 방지하기 위해, SoC(10)는 제1 보호 회로(112) 및 제2 보호 회로(114)를 포함한다.
본 실시예에서, 미정의 신호는 미정의 제1 신호(first undefined signal) 및 미정의 제2 신호(second undefined signal)를 포함할 수 있다. 그리고, 제1 보호 회로(112)는 DUT(110)의 최적 동작 전압을 결정하기 위한 테스트 중 DUT(112)로부터 발생되는 미정의 제1 신호의 전달을 차단하고, 제2 보호 회로(114)는 DUT(110)의 최적 동작 전압을 결정하기 위한 테스트 중 DUT(114)로부터 발생되는 미정의 제2 신호의 전달을 차단할 수 있다.
여기서, 미정의 제1 신호는 도 2와 관련하여 앞서 설명한 미정의 버스 신호를 포함할 수 있고, 제1 보호 회로(112)는 미정의 버스 신호가 버스(150)에 전달되는 것을 차단할 수 있다. 또한, 미정의 제2 신호는 도 3와 관련하여 앞서 설명한 미정의 사이드밴드 신호를 포함할 수 있고, 제2 보호 회로(114)는 미정의 버스 신호가 공통 로직(140)에 전달되는 것을 차단할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 보호 회로(112) 및 제2 보호 회로(114)는 테스트 소프트웨어(200)가 DUT(110)를 테스트하기 전에 동작 상태로 진입할 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 제1 보호 회로(112) 및 제2 보호 회로(114)는 미정의 제1 신호 및 미정의 제2 신호의 발생 여부를 테스트 소프트웨어(200)에 각각 통지할 수 있다. 통지를 수신한 테스트 소프트웨어(200)는 미정의 제1 신호 및 미정의 제2 신호가 발생한 조건에서의 테스트를 중단할 수 있다.
본 실시예에서, 제1 보호 회로(112)는 DUT(110)와 버스(150) 사이에 배치되어 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 제1 신호의 전달을 차단할 수 있으나, 제1 보호 회로(112)의 배치는 구체적인 구현 방식에 따라 달라질 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다.
본 실시예에서, 제2 보호 회로(114)는 DUT(110)와 공통 로직(140) 사이에 배치되어 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 제2 신호의 전달을 차단할 수 있으나, 제2 보호 회로(114)의 배치는 구체적인 구현 방식에 따라 달라질 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다.
본 실시예에 따르면, DUT(110)의 전력 소모와 발열을 감소시키면서도 정상 동작을 보장하는 최적 동작 전압을 용이하게 결정할 수 있다. 또한 최적 동작 전압을 결정하기 위한 테스트를 수행하는 중 중에 발생할 수 있는 미정의 신호의 영향을 차단할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 시스템(5)에서, SoC(10)는 프로세싱 코어(100), DUT(110), 제1 보호 회로(112), 제2 보호 회로(114), 전압 컨트롤러(130), 제1 영역(160) 및 제2 영역(170)을 포함한다. 프로세싱 코어(100), DUT(110), 전압 컨트롤러(130)에 대한 설명은 도 2와 관련하여 전술된 바 있으므로, 중복되는 설명은 생략하도록 한다.
테스트 소프트웨어(200)의 실행 중, DUT(110)로부터 미정의 신호가 발생하여 이를 수신한 SoC(10)의 다른 요소들이 예측되지 않은 동작을 하여 SoC(10)가 오동작하거나 손상되는 것을 방지하기 위해, SoC(10)는 제1 보호 회로(112) 및 제2 보호 회로(114)를 포함한다.
본 실시예에서, 미정의 신호는 미정의 제1 신호 및 미정의 제2 신호를 포함할 수 있다. 그리고, 제1 보호 회로(112)는 DUT(110)의 최적 동작 전압을 결정하기 위한 테스트 중 DUT(112)로부터 발생되는 미정의 제1 신호가 제1 영역(160)에 전달되는 것을 차단하고, 제2 보호 회로(114)는 DUT(110)의 최적 동작 전압을 결정하기 위한 테스트 중 DUT(114)로부터 발생되는 미정의 제2 신호가 제2 영역(170)에 전달되는 것을 차단할 수 있다.
여기서, 미정의 제1 신호는 도 2와 관련하여 앞서 설명한 미정의 버스 신호를 포함할 수 있고, 제1 영역(160)은 도 2와 관련하여 앞서 설명한 버스(150)를 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 제1 영역(160)은 임의의 회로를 포함할 수 있다.
여기서, 미정의 제2 신호는 도 3과 관련하여 앞서 설명한 미정의 사이드밴드 신호를 포함할 수 있고, 제2 영역(170)은 도 3과 관련하여 앞서 설명한 공통 로직(140)을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 제2 영역(170)은 임의의 회로를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 보호 회로(112) 및 제2 보호 회로(114)는 테스트 소프트웨어(200)가 DUT(110)를 테스트하기 전에 동작 상태로 진입할 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 제1 보호 회로(112) 및 제2 보호 회로(114)는 미정의 제1 신호 및 미정의 제2 신호의 발생 여부를 테스트 소프트웨어(200)에 각각 통지할 수 있다. 통지를 수신한 테스트 소프트웨어(200)는 미정의 제1 신호 및 미정의 제2 신호가 발생한 조건에서의 테스트를 중단할 수 있다.
본 실시예에서, 제1 보호 회로(112)는 DUT(110)와 제1 영역(160) 사이에 배치되어 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 제1 신호의 전달을 차단할 수 있으나, 제1 보호 회로(112)의 배치는 구체적인 구현 방식에 따라 달라질 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다.
본 실시예에서, 제2 보호 회로(114)는 DUT(110)와 제2 영역(170) 사이에 배치되어 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 제2 신호의 전달을 차단할 수 있으나, 제2 보호 회로(114)의 배치는 구체적인 구현 방식에 따라 달라질 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다.
본 실시예에 따르면, DUT(110)의 전력 소모와 발열을 감소시키면서도 정상 동작을 보장하는 최적 동작 전압을 용이하게 결정할 수 있다. 또한 최적 동작 전압을 결정하기 위한 테스트를 수행하는 중 중에 발생할 수 있는 미정의 신호의 영향을 차단할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 개략도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법은 DUT(110)의 최적 동작 전압을 결정하기 위한 테스트 소프트웨어(200)를 준비하고 실행시킨다(S601).
다음으로 최적 동작 전압을 결정하기 위한 테스트를 설정한다(S602). 본 단계에서, 테스트 소프트웨어의 실행 중 DUT(110)로부터 발생되는 미정의 신호의 전달을 차단하는 보호 회로(112, 114)를 동작시킬 수 있다.
예를 들어, 보호 회로(112)는 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 신호 중 미정의 버스 신호가 버스(150)에 전달되는 것을 차단한다.
예를 들어, 보호 회로(114)는 테스트 소프트웨어(200)의 실행 중 DUT(110)로부터 발생되는 미정의 신호 중 미정의 사이드밴드 신호가 공통 로직(140)에 전달되는 것을 차단한다.
보호 회로(112, 114)의 동작이 시작된 후, DUT(110)에 테스트 전압을 인가하여 전압 교정 테스트(voltage calibration test)를 수행한다(S605). 예를 들어, DUT(110)에 제1 전압을 인가하여 제1 테스트를 수행할 수 있다.
테스트 결과, 예컨대 제1 테스트의 결과를 검사한다(S607). 만일 그 결과가 실패(fail)인 경우, 앞서 도 2와 관련한 리셋 신호(RST)를 이용하여 DUT(110)를 리셋하고 복원한다(S609). 복원이 완료되면 단계(S603)으로 돌아가 다시 테스트, 예컨대 제2 테스트를 수행한다.
본 발명의 몇몇의 실시예에서, DUT(110)는 리셋 신호(RST)를 SoC(10) 내부의 다른 요소로부터 제공받을 수도 있고, SoC(10)의 입출력 핀을 통해 외부로부터 제공받을 수도 있다.
즉, 단계(S605)에서 DUT(110)에 제1 전압보다 높은 제2 전압을 인가하여 제2 테스트를 수행할 수 있다.
테스트 결과, 예컨대 제2 테스트의 결과를 검사한다(S607). 만일 그 결과가 실패인 경우, 앞서 도 2와 관련한 리셋 신호(RST)를 이용하여 DUT(110)를 리셋하고 복원하고(S609), 테스트를 반복한다.
만일 제1 테스트의 결과가 성공(pass)인 경우, 제1 전압을 DUT(110)의 최적 동작 전압으로 결정한다. 만일 제1 테스트의 결과는 실패이고 제2 테스트의 결과가 성공인 경우, 제2 전압을 DUT(110)의 최적 동작 전압으로 결정한다(S613).
이후 DUT(110)의 테스트를 종료하고, 제어권을 운영 체제(OS)로 전달한다(S613).
본 실시예에 따르면, DUT(110)의 전력 소모와 발열을 감소시키면서도 정상 동작을 보장하는 최적 동작 전압을 용이하게 결정할 수 있다. 또한 최적 동작 전압을 결정하기 위한 테스트를 수행하는 중 중에 발생할 수 있는 미정의 신호의 영향을 차단할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2, 3, 4, 5: 반도체 시스템 10: SoC
20: DRAM 30: 전압 공급 회로
100: 프로세싱 코어 110: DUT
112, 114: 보호 회로 120: DRAM 컨트롤러
130: 전압 컨트롤러 140: 공통 로직
150: 버스 160: 제1 영역
170: 제2 영역 200: 테스트 소프트웨어

Claims (20)

  1. DUT(Design Under Test);
    상기 DUT의 최적 동작 전압을 결정하기 위한 테스트 소프트웨어를 실행시키는 프로세싱 코어; 및
    상기 테스트 소프트웨어의 실행 중 상기 DUT로부터 발생되는 미정의 신호(undefined signal)의 전달을 차단하는 보호 회로를 포함하고,
    상기 DUT는 공통 로직(common logic)과 전기적으로 접속되고,
    상기 미정의 신호는 미정의 사이드밴드 신호(undefined sideband signal)를 포함하고,
    상기 보호 회로는 상기 테스트 소프트웨어의 실행 중 상기 DUT로부터 발생되는 미정의 사이드밴드 신호가 상기 공통 로직에 전달되는 것을 차단하는 반도체 장치.
  2. 제1항에 있어서,
    상기 DUT와 상기 프로세싱 코어는 버스를 통해 서로 전기적으로 접속되고,
    상기 미정의 신호는 미정의 버스 신호(undefined bus signal)를 더 포함하고,
    상기 보호 회로는 상기 테스트 소프트웨어의 실행 중 상기 DUT로부터 발생되는 미정의 버스 신호가 상기 버스에 전달되는 것을 차단하는 반도체 장치.
  3. 제2항에 있어서,
    상기 보호 회로는 상기 DUT와 상기 버스 사이에 배치되는 반도체 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 보호 회로는 상기 DUT와 상기 공통 로직 사이에 배치되는 반도체 장치.
  6. 제1항에 있어서,
    상기 보호 회로는 상기 DUT의 일부 포트(port)를 특정 값으로 픽스(fix)하여, 상기 미정의 사이드밴드 신호가 상기 공통 로직에 전달되는 것을 차단하는 반도체 장치.
  7. DUT(Design Under Test);
    상기 DUT의 최적 동작 전압을 결정하기 위한 테스트 중 상기 DUT로부터 발생되는 미정의 제1 신호(first undefined signal)의 전달을 차단하는 제1 보호 회로; 및
    상기 DUT의 최적 동작 전압을 결정하기 위한 테스트 중 상기 DUT로부터 발생되는 미정의 제2 신호(second undefined signal)의 전달을 차단하는 제2 보호 회로를 포함하고,
    상기 미정의 제2 신호는 미정의 사이드밴드 신호(undefined sideband signal)를 포함하고,
    상기 제2 보호 회로는 상기 미정의 사이드밴드 신호가 반도체 장치의 제2 영역에 전달되는 것을 차단하는 반도체 장치.
  8. 제7항에 있어서,
    상기 미정의 제1 신호는 미정의 버스 신호(undefined bus signal)을 포함하고,
    상기 제1 보호 회로는 상기 미정의 버스 신호가 상기 반도체 장치의 제1 영역에 전달되는 것을 차단하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 영역은 버스를 포함하고,
    상기 제1 보호 회로는 상기 DUT와 상기 버스 사이에 배치되는 반도체 장치.
  10. 삭제
  11. 제7항에 있어서,
    상기 제2 영역은 공통 로직(common logic)을 포함하고,
    상기 제2 보호 회로는 상기 DUT와 상기 공통 로직 사이에 배치되는 반도체 장치.
  12. 제7항에 있어서,
    상기 제2 보호 회로는 상기 DUT의 일부 포트(port)를 특정 값으로 픽스(fix)하여, 상기 미정의 사이드밴드 신호가 공통 로직에 전달되는 것을 차단하는 반도체 장치.
  13. DUT(Design Under Test)의 최적 동작 전압을 결정하기 위한 테스트 소프트웨어를 실행시키고,
    상기 테스트 소프트웨어의 실행 중 상기 DUT로부터 발생되는 미정의 신호(undefined signal)의 전달을 차단하는 보호 회로를 동작시키고,
    상기 DUT에 제1 전압을 인가하여 제1 테스트를 수행하고,
    상기 제1 테스트의 결과가 실패(fail)인 경우, 상기 DUT에 상기 제1 전압보다 높은 제2 전압을 인가하여 제2 테스트를 수행하는 것을 포함고,
    상기 DUT는 공통 로직(common logic)과 전기적으로 접속되고,
    상기 미정의 신호는 미정의 사이드밴드 신호(undefined sideband signal)를 포함하고,
    상기 보호 회로는 상기 테스트 소프트웨어의 실행 중 상기 DUT로부터 발생되는 미정의 사이드밴드 신호가 상기 공통 로직에 전달되는 것을 차단하는 반도체 장치의 테스트 방법.
  14. 제13항에 있어서,
    상기 제1 테스트의 결과가 성공(pass)인 경우, 상기 제1 전압을 상기 DUT의 최적 동작 전압으로 결정하는 것을 더 포함하는 반도체 장치의 테스트 방법.
  15. 제13항에 있어서,
    상기 DUT와 상기 테스트 소프트웨어를 실행시키는 프로세싱 코어는 버스를 통해 서로 전기적으로 접속되고,
    상기 미정의 신호는 미정의 버스 신호(undefined bus signal)를 더 포함하고,
    상기 보호 회로는 상기 테스트 소프트웨어의 실행 중 상기 DUT로부터 발생되는 미정의 버스 신호가 상기 버스에 전달되는 것을 차단하는 반도체 장치의 테스트 방법.
  16. 삭제
  17. 제13항에 있어서,
    상기 보호 회로는 상기 DUT의 일부 포트(port)를 특정 값으로 픽스(fix)하여, 상기 미정의 사이드밴드 신호가 상기 공통 로직에 전달되는 것을 차단하는 반도체 장치의 테스트 방법.
  18. 제13항에 있어서,
    상기 보호 회로를 동작시키는 것은,
    상기 테스트 소프트웨어가 상기 DUT를 테스트하기 전에 상기 보호 회로를 동작 상태로 진입시키는 것을 포함하는 반도체 장치의 테스트 방법.
  19. 제13항에 있어서,
    상기 보호 회로를 이용하여 상기 미정의 신호의 발생 여부를 상기 테스트 소프트웨어에 통지하는 것을 더 포함하는 반도체 장치의 테스트 방법.
  20. 제19항에 있어서,
    상기 테스트 소프트웨어는 상기 미정의 신호가 발생한 조건에서의 테스트를 중단하는 반도체 장치의 테스트 방법.
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