JPH01223521A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPH01223521A JPH01223521A JP63050065A JP5006588A JPH01223521A JP H01223521 A JPH01223521 A JP H01223521A JP 63050065 A JP63050065 A JP 63050065A JP 5006588 A JP5006588 A JP 5006588A JP H01223521 A JPH01223521 A JP H01223521A
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- JP
- Japan
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- reset
- signal
- power
- reset signal
- circuit
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 210000003205 muscle Anatomy 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模集積回路に関し、特にリセット信号によ
りリセット及びリセット解除される内部回路を備えた大
規模集積回路に関する。
りリセット及びリセット解除される内部回路を備えた大
規模集積回路に関する。
従来、この種の大規模集積回路は、内部回路をリセット
、リセット解除する場合、単純に外部リセット端子より
外部リセット信号を入力し、この外部リセット信号がア
クティブの時、はぼ直接的に内部回路に外部リセット信
号を伝え、内部回路にリセットをかける方法や、内蔵さ
れたパワーオンリセット回路により内部回路にパワーオ
ンリセット信号を伝え、リセットをかける方法が用いら
れていた。
、リセット解除する場合、単純に外部リセット端子より
外部リセット信号を入力し、この外部リセット信号がア
クティブの時、はぼ直接的に内部回路に外部リセット信
号を伝え、内部回路にリセットをかける方法や、内蔵さ
れたパワーオンリセット回路により内部回路にパワーオ
ンリセット信号を伝え、リセットをかける方法が用いら
れていた。
上述した従来の大規模集積回路は、内部回路にリセット
をかける場合、外部リセット信号かパワーオンリセット
信号により行う構成となっているので、まず外部リセッ
ト信号による方法では、外部リセット信号が接続されて
いる内部回路に対して全てほぼ同時にこれら内部回路の
リセットが行なわれ、特定の内部回路にのみ外部リセッ
ト信号を入力してリセットすることができないという欠
点がある。
をかける場合、外部リセット信号かパワーオンリセット
信号により行う構成となっているので、まず外部リセッ
ト信号による方法では、外部リセット信号が接続されて
いる内部回路に対して全てほぼ同時にこれら内部回路の
リセットが行なわれ、特定の内部回路にのみ外部リセッ
ト信号を入力してリセットすることができないという欠
点がある。
また、パワーオンリセット信号による方法では、パワー
オンリセットが動作する時、つまり電源投入時または、
電源電圧が所定のレベルより下がったり、電源が切断さ
れたりした時のみ内部回路にリセットがかかり、これも
ほぼ同時に内部回路のリセットが行なわれることとなる
。
オンリセットが動作する時、つまり電源投入時または、
電源電圧が所定のレベルより下がったり、電源が切断さ
れたりした時のみ内部回路にリセットがかかり、これも
ほぼ同時に内部回路のリセットが行なわれることとなる
。
つまり、前者の方法では、内部回路のリセットがほぼ同
時に行なわれるだけでなく、電源電圧が降下しても、自
身に供給されている電源電圧の変動に対する検出及び対
処を行なうことができないという欠点があり、また後者
の方法でも、はぼ同時に内部回路のリセットが行なわれ
、例えばＣＰＵなとの大規模集積回路では周辺の大規模
集積回路の内蔵パワーオンリセットなどが十分に機能し
た後に、周辺デバイスの状況を確認し、あるいは任意時
間を経た後で、任意のタイミングでリセットを解除させ
て、ＣＰＵを動作させ、システムを起動させるなどのリ
セット、リセット解除のタイミングを内部回路に応じて
変ることができないという欠点がある。
時に行なわれるだけでなく、電源電圧が降下しても、自
身に供給されている電源電圧の変動に対する検出及び対
処を行なうことができないという欠点があり、また後者
の方法でも、はぼ同時に内部回路のリセットが行なわれ
、例えばＣＰＵなとの大規模集積回路では周辺の大規模
集積回路の内蔵パワーオンリセットなどが十分に機能し
た後に、周辺デバイスの状況を確認し、あるいは任意時
間を経た後で、任意のタイミングでリセットを解除させ
て、ＣＰＵを動作させ、システムを起動させるなどのリ
セット、リセット解除のタイミングを内部回路に応じて
変ることができないという欠点がある。
本発明の目的は、特定の内部回路に対し、外部リセット
及びパワーオンリセットの両方を行うことができて外部
の周辺回路との同期をとることができると共に電源電圧
降下の検出及びその対処ができ、また、はぼ同時のリセ
ット及びリセット解除動作でなく、リセット及びリセッ
ト解除のタイミングを内部回路に応じて変えることがで
きる大規模集積回路を提供することにある。
及びパワーオンリセットの両方を行うことができて外部
の周辺回路との同期をとることができると共に電源電圧
降下の検出及びその対処ができ、また、はぼ同時のリセ
ット及びリセット解除動作でなく、リセット及びリセッ
ト解除のタイミングを内部回路に応じて変えることがで
きる大規模集積回路を提供することにある。
第１の発明の大規模集積回路は、電源が投入されたとき
及び電源電圧が所定のレベルより低下したときパワーオ
ンリセット信号を出力するパワーオンリセット回路と、
外部リセット信号を入力する外部リセット端子と、前記
パワーオンリセット信号及び外部リセット信号の両方を
伝達するゲート回路と、このゲート回路の出力信号によ
りリセット及びリセット解除される特定の内部回路とを
有している。
及び電源電圧が所定のレベルより低下したときパワーオ
ンリセット信号を出力するパワーオンリセット回路と、
外部リセット信号を入力する外部リセット端子と、前記
パワーオンリセット信号及び外部リセット信号の両方を
伝達するゲート回路と、このゲート回路の出力信号によ
りリセット及びリセット解除される特定の内部回路とを
有している。
第２の発明の大規模集積回路は、電源が投入されたとき
及び電源電圧が所定のレベルより低下したときパワーオ
ンリセット信号を出力するパワーオンリセット回路と、
外部リセット信号を入力する外部リセット端子と、前記
パワーオンリセット信号及び外部リセット信号が入力さ
れたときにはこれらの何れか一方を有効とし、前記パワ
ーオンリセット信号及び外部リセット信号がそれぞれ単
独で入力されたときはこれらそれぞれを有効として出力
するリセット信号制御回路と、このリセット信号制御回
路の出力信号によりリセット及びリセット解除される特
定の内部回路とを有している。
及び電源電圧が所定のレベルより低下したときパワーオ
ンリセット信号を出力するパワーオンリセット回路と、
外部リセット信号を入力する外部リセット端子と、前記
パワーオンリセット信号及び外部リセット信号が入力さ
れたときにはこれらの何れか一方を有効とし、前記パワ
ーオンリセット信号及び外部リセット信号がそれぞれ単
独で入力されたときはこれらそれぞれを有効として出力
するリセット信号制御回路と、このリセット信号制御回
路の出力信号によりリセット及びリセット解除される特
定の内部回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は水相１の発明の一実施例のブロック図である。
この実施例は、外部リセット信号■。Ｒを入力する外部
リセット端子Ｔ、と、外部リセット信号ＶＯＲを増幅す
るバッファ回路１と、電源が投入されたとき及び電源電
圧Ｖｃｃが所定のレベルより低下したときパワーオンリ
セット信号ＶＦＲを出力するパワーオンリセット回路２
と、バッファ回路１を介して入力された外部リセット信
号ＶＯＲ及びパワーオンリセット信号ＶＦＲを伝達する
ＯＲゲート３と、これら外部リセット信号■ｏＦＬ及び
パワーオンリセット信号ＶＰＲによりリセット及びリセ
ット解除される特定の内部回路４とを備えた構成となっ
ている。
リセット端子Ｔ、と、外部リセット信号ＶＯＲを増幅す
るバッファ回路１と、電源が投入されたとき及び電源電
圧Ｖｃｃが所定のレベルより低下したときパワーオンリ
セット信号ＶＦＲを出力するパワーオンリセット回路２
と、バッファ回路１を介して入力された外部リセット信
号ＶＯＲ及びパワーオンリセット信号ＶＦＲを伝達する
ＯＲゲート３と、これら外部リセット信号■ｏＦＬ及び
パワーオンリセット信号ＶＰＲによりリセット及びリセ
ット解除される特定の内部回路４とを備えた構成となっ
ている。
第２図は第１図に示された実施例の電源投入時の動作を
説明するための各部信号の波形図である。
説明するための各部信号の波形図である。
電源が投入され、電源電圧Ｖｃｃが立上ると共に外部リ
セット端子Ｔ１への外部リセット信号■。１がアクティ
ブハイとなるとする。
セット端子Ｔ１への外部リセット信号■。１がアクティ
ブハイとなるとする。
電源電圧ｖｃｃが立上るとパワーオンリセット回路２の
出力もアクティブハイとなり、パワーオンリセット信号
ＶＦＲを出力する。
出力もアクティブハイとなり、パワーオンリセット信号
ＶＦＲを出力する。
ＯＲゲート３の出力ＶＲは、それぞれのリセット信号が
ハイレベルの間はハイレベルとなり、これら両方のリセ
ット信号によりリセットをかけたい内部回路４に対し、
ＯＲゲート３の出力ｖＲのハイレベルの期間リセットが
かけられる。
ハイレベルの間はハイレベルとなり、これら両方のリセ
ット信号によりリセットをかけたい内部回路４に対し、
ＯＲゲート３の出力ｖＲのハイレベルの期間リセットが
かけられる。
第３図は第１図に示された実施例の電源電圧Ｖｃｃが静
定後にパルス状に電圧降下が発生したときの各部信号の
波形図である。
定後にパルス状に電圧降下が発生したときの各部信号の
波形図である。
電源電圧ＶＣＣが所定のレベルより低下すると、自動的
にパワーオンリセット回路２が動作し、アクティブハイ
のパワーオンリセット信号ＶＦＲがＯＲゲート３を介し
て内部回路４へ入力されリセットがかけられる。
にパワーオンリセット回路２が動作し、アクティブハイ
のパワーオンリセット信号ＶＦＲがＯＲゲート３を介し
て内部回路４へ入力されリセットがかけられる。
従って、特定の内部回路４に対して、外部リセット信号
ＶｏＲにより外部の周辺回路と同期がとれ、かつ電源に
対しても電源電圧ＶＣＣの降下を検出してリセットをか
けることができる。
ＶｏＲにより外部の周辺回路と同期がとれ、かつ電源に
対しても電源電圧ＶＣＣの降下を検出してリセットをか
けることができる。
第４図は水相２の発明の一実施例を示す回路図である。
この実施例は、外部リセット信号■ｏＲを入力する外部
リセット端子Ｔ１と、外部リセット信号ＶＯＲを増幅す
るバッファ回路１と、電源投入時及び電源電圧ｖｃｃ低
下時パワーオンリセット信号ＶＦＲを出力するパワーオ
ンリセット回路２と、外部リセット信号ＶｏＲのみによ
りリセットがかかる内部回路４Ａ〜４ｃと、ゲート回路
Ｇ１〜Ｇ６を備え、バッファ回路１を介して入力された
外部リセット信号ＶＯＲ及びパワーオンリセット回路２
からのパワーオンリセット信号ＶＦＲに対し、これらリ
セット信号が同時に入力されたときにはこれらの何れか
一方（この実施例ではパワーオンリセット信号ＶＰＲ）
を有効とし、これらリセット信号が単独で入力されたと
きはこれらそれぞれを有効として出力するリセット信号
制御回路５と、このリセット信号制御回路５の出力信号
によりリセット及びリセット解除されるマイクロプログ
ラムＲＯＭ６とを備えた構成となっている。
リセット端子Ｔ１と、外部リセット信号ＶＯＲを増幅す
るバッファ回路１と、電源投入時及び電源電圧ｖｃｃ低
下時パワーオンリセット信号ＶＦＲを出力するパワーオ
ンリセット回路２と、外部リセット信号ＶｏＲのみによ
りリセットがかかる内部回路４Ａ〜４ｃと、ゲート回路
Ｇ１〜Ｇ６を備え、バッファ回路１を介して入力された
外部リセット信号ＶＯＲ及びパワーオンリセット回路２
からのパワーオンリセット信号ＶＦＲに対し、これらリ
セット信号が同時に入力されたときにはこれらの何れか
一方（この実施例ではパワーオンリセット信号ＶＰＲ）
を有効とし、これらリセット信号が単独で入力されたと
きはこれらそれぞれを有効として出力するリセット信号
制御回路５と、このリセット信号制御回路５の出力信号
によりリセット及びリセット解除されるマイクロプログ
ラムＲＯＭ６とを備えた構成となっている。
次に、この実施例の動作について説明する。
第５図〜第７図はこの実施例の動作を説明するための各
部信号の波形図である。
部信号の波形図である。
まず、第５図に示すように、電源が投入され、電源電圧
ＶＣＣが立上がると共に外部リセット信号ＶＯＨが入力
される場合について説明する。
ＶＣＣが立上がると共に外部リセット信号ＶＯＨが入力
される場合について説明する。
外部リセット信号Ｖ。λはバッファ回路１を介して内部
回路４Ａ〜４ｃをリセットし、外部リセット信号ＶＯＲ
がロウレベルになるまで、リセットがかけつづけられる
。
回路４Ａ〜４ｃをリセットし、外部リセット信号ＶＯＲ
がロウレベルになるまで、リセットがかけつづけられる
。
一方、パワーオンリセット回路２の出力、パワーオンリ
セット信号ＶｐＲもハイレベルとなり、従って、リセッ
ト信号制御回路５のＮＯＲゲートＧ４の出力はロウレベ
ルとなり、パワーオンリセット信号ＶｐＲがロウレベル
になった後も外部リセット信号ｖｏＲがハイレベルの間
はＮＯＲゲートＧ４の出力はロウレベルとなっている。
セット信号ＶｐＲもハイレベルとなり、従って、リセッ
ト信号制御回路５のＮＯＲゲートＧ４の出力はロウレベ
ルとなり、パワーオンリセット信号ＶｐＲがロウレベル
になった後も外部リセット信号ｖｏＲがハイレベルの間
はＮＯＲゲートＧ４の出力はロウレベルとなっている。
従ってＡＮＤゲートＧ、の出力はロウレベルとなり、Ｏ
ＲゲートＧ６の出力はパワーオンリセット信号ＶＦＲに
よってのみ決まり、出力信号■ｏがマイクロプログラム
ＲＯＭ６に入力される。
ＲゲートＧ６の出力はパワーオンリセット信号ＶＦＲに
よってのみ決まり、出力信号■ｏがマイクロプログラム
ＲＯＭ６に入力される。
つまり、外部リセット信号ＶＯＲがハイレベルのままで
も、パワーオンリセット信号ＶＦＲだけが有効となり、
マイクロプログラムＲＯＭ６を独立して動作させること
ができ、このマイクロプログラムＲＯＭ６のリセットル
ーチンを他の回路より一足先に動作させることができる
。
も、パワーオンリセット信号ＶＦＲだけが有効となり、
マイクロプログラムＲＯＭ６を独立して動作させること
ができ、このマイクロプログラムＲＯＭ６のリセットル
ーチンを他の回路より一足先に動作させることができる
。
この時、外部リセット信号ｖｏＲがまだハイレベルとな
っていれば、外部リセット信号ｖｏＲによって直接的に
リセット制御されている内部回路４Ａ〜４ｃには、リセ
ットがかかったままとなっている。従って、マイクロプ
ログラムＲＯＭ６のすセットルーチンが動作し、所定の
他の内部回路のイニシャライズを行なった後、外部の周
辺回路の内蔵パワーオンリセットなどが十分に機能した
後に、任意のタイミングで、内部回路４Ａ〜４ｃを含む
内部回路のリセットを解除させれば、イニシャライズ完
了の状態からリセット解除と同時にこの実施例の大規模
集積回路全体が動作可能となる。
っていれば、外部リセット信号ｖｏＲによって直接的に
リセット制御されている内部回路４Ａ〜４ｃには、リセ
ットがかかったままとなっている。従って、マイクロプ
ログラムＲＯＭ６のすセットルーチンが動作し、所定の
他の内部回路のイニシャライズを行なった後、外部の周
辺回路の内蔵パワーオンリセットなどが十分に機能した
後に、任意のタイミングで、内部回路４Ａ〜４ｃを含む
内部回路のリセットを解除させれば、イニシャライズ完
了の状態からリセット解除と同時にこの実施例の大規模
集積回路全体が動作可能となる。
従って、従来のように外部リセット信号Ｖｏλがロウレ
ベルになってからマイクロプログラムＲＯＭ６のリセッ
トルーチンが動作していた無駄な時間が減ることになる
。
ベルになってからマイクロプログラムＲＯＭ６のリセッ
トルーチンが動作していた無駄な時間が減ることになる
。
次に、第６図に示すように、外部リセット信号ＶＯＲの
入力がなく、電源電圧■ｃｃにパルス状の電圧降下が起
こった時の動作を説明する。
入力がなく、電源電圧■ｃｃにパルス状の電圧降下が起
こった時の動作を説明する。
電源電圧Ｖｃｃが所定のレベルより低下すると、パワー
オンリセットＶｐＲがハイレベルとなるため、ＮＯＲゲ
ートＧ４の出力信号■！がロウレベルとなり、ゲートＧ
５が関係なくなりＯＲゲートＧ６の出力はハイレベル
となり、マイクロプログラムＲＯＭ６にリセットがかか
り、リセットルーチンが動作し、電源電圧ＶＣＣ降下に
よるプログラムの暴走より防ぐことができる。即ち、パ
ワーオンリセット信号ＶｐＲを有効として動作する。
オンリセットＶｐＲがハイレベルとなるため、ＮＯＲゲ
ートＧ４の出力信号■！がロウレベルとなり、ゲートＧ
５が関係なくなりＯＲゲートＧ６の出力はハイレベル
となり、マイクロプログラムＲＯＭ６にリセットがかか
り、リセットルーチンが動作し、電源電圧ＶＣＣ降下に
よるプログラムの暴走より防ぐことができる。即ち、パ
ワーオンリセット信号ＶｐＲを有効として動作する。
また、必要に応じて電源電圧ｖｃｃ降下が起きた後、再
度電源電圧ＶＣＣが所定の電圧に上昇した時には、その
旨を外部回路へ報知することも可能である。
度電源電圧ＶＣＣが所定の電圧に上昇した時には、その
旨を外部回路へ報知することも可能である。
次に、第７図に示すように、電源電圧ＶＣＣが正常電圧
の一定レベルを保持し、外部リセット信号■。８が入力
された時の動作を説明する。
の一定レベルを保持し、外部リセット信号■。８が入力
された時の動作を説明する。
外部リセット信号ＶＯＲがハイレベルになると、ＮＯＲ
ゲートＧ４の出力信号■■はハイレベルに保たれるため
、ＡＮＤゲー）Ｇｓを介して外部リセット信号ＶＯλが
ＯＲゲートＧ６に入力され、出力信号Ｖ０はハイレベル
となり、マイクロプログラムＲＯＭ６に入力され、リセ
ットルーチンが動作する。即ち、外部リセット信号■。
ゲートＧ４の出力信号■■はハイレベルに保たれるため
、ＡＮＤゲー）Ｇｓを介して外部リセット信号ＶＯλが
ＯＲゲートＧ６に入力され、出力信号Ｖ０はハイレベル
となり、マイクロプログラムＲＯＭ６に入力され、リセ
ットルーチンが動作する。即ち、外部リセット信号■。
Ｒが有効として動作する。
このように、ＮＯＲゲートＧ、、Ｇ４によるフリップフ
ロップの機能は、電源投入時、マイクロプログラムＲＯ
Ｍ６へ入力されるリセット信号は、外部リセット信号Ｖ
ＯＲが入力されてもパワーオンリセット信号ＶＦＲを優
先して有効とし、定常動作中にそれぞれ単独に、外部よ
り入力される外部リセット信号ＶＯａについてはこれを
有効とし、パワーオンリセット信号ＶＦＲが入力された
ときはこれを有効とするものである、。
ロップの機能は、電源投入時、マイクロプログラムＲＯ
Ｍ６へ入力されるリセット信号は、外部リセット信号Ｖ
ＯＲが入力されてもパワーオンリセット信号ＶＦＲを優
先して有効とし、定常動作中にそれぞれ単独に、外部よ
り入力される外部リセット信号ＶＯａについてはこれを
有効とし、パワーオンリセット信号ＶＦＲが入力された
ときはこれを有効とするものである、。
以上説明したように本発明は、特定の内部回路に対して
は、外部リセット及びパワーオンリセットの両方を行う
ことができ、また、外部リセット信号及びパワーオンリ
セット信号が同時に入力されたときは何れか一方を有効
とし、これらがそれぞれ単独に入力されたときにはこれ
らをそれぞれ有効とする機能をもたせる構成とすること
により、外部の周辺回路との同期をとることができると
共に電源電圧降下の検出及びその対応策を講することが
でき、また、リセット及びリセット解除のタイミングを
それぞれの内部回路に応じて変えることができるので、
例えば、マイクロプログラムＲＯＭを他の内部回路より
一足先にリセット解除させてリセットルーチンを動作さ
せ、外部リセット信号によりリセット解除されたらすぐ
に全体の動作を可能とすることができ、立上り時間を短
縮することができる効果がある。
は、外部リセット及びパワーオンリセットの両方を行う
ことができ、また、外部リセット信号及びパワーオンリ
セット信号が同時に入力されたときは何れか一方を有効
とし、これらがそれぞれ単独に入力されたときにはこれ
らをそれぞれ有効とする機能をもたせる構成とすること
により、外部の周辺回路との同期をとることができると
共に電源電圧降下の検出及びその対応策を講することが
でき、また、リセット及びリセット解除のタイミングを
それぞれの内部回路に応じて変えることができるので、
例えば、マイクロプログラムＲＯＭを他の内部回路より
一足先にリセット解除させてリセットルーチンを動作さ
せ、外部リセット信号によりリセット解除されたらすぐ
に全体の動作を可能とすることができ、立上り時間を短
縮することができる効果がある。
第１図は零相１の発明の一実施例を示すブロック図、第
２図、第３図はそれぞれ第１図に示された実施例の動作
を説明するための各部信号の波形雄側の動作を説明する
ための各部信号の波形図である。 １・・・バッファ回路、２・・・パワーオンリセット回
路、３・・・ＯＲゲート、４，４Ａ〜４ｃ・・・内部回
路、５・・・リセット信号制御回路、６・・・マイクロ
プログ−ｙムＲＯＭ、ｃｒ、−ＮＯＲゲート、Ｇ２・・
・ＡＮＤゲート、Ｇ３．Ｇ４・・・ＮＯＲゲート、Ｇ５
・・・ＡＮＤゲート、Ｇ６・・・ＯＲゲート。 代理人 弁理士 内 原 音 見 １ ｙ ’ｖ’ｇ ｆｆ−〜− ゝｉ’ｃｃ−−〜１−−−− □ ： ； ■５−一」ρｍ 肩 ４ 図 筋 ５ 図 第 ６ 図 肩７図
２図、第３図はそれぞれ第１図に示された実施例の動作
を説明するための各部信号の波形雄側の動作を説明する
ための各部信号の波形図である。 １・・・バッファ回路、２・・・パワーオンリセット回
路、３・・・ＯＲゲート、４，４Ａ〜４ｃ・・・内部回
路、５・・・リセット信号制御回路、６・・・マイクロ
プログ−ｙムＲＯＭ、ｃｒ、−ＮＯＲゲート、Ｇ２・・
・ＡＮＤゲート、Ｇ３．Ｇ４・・・ＮＯＲゲート、Ｇ５
・・・ＡＮＤゲート、Ｇ６・・・ＯＲゲート。 代理人 弁理士 内 原 音 見 １ ｙ ’ｖ’ｇ ｆｆ−〜− ゝｉ’ｃｃ−−〜１−−−− □ ： ； ■５−一」ρｍ 肩 ４ 図 筋 ５ 図 第 ６ 図 肩７図
Claims (2)
- （１）電源が投入されたとき及び電源電圧が所定のレベ
ルより低下したときパワーオンリセット信号を出力する
パワーオンリセット回路と、外部リセット信号を入力す
る外部リセット端子と、前記パワーオンリセット信号及
び外部リセット信号の両方を伝達するゲート回路と、こ
のゲート回路の出力信号によりリセット及びリセット解
除される特定の内部回路とを有することを特徴とする大
規模集積回路。 - （２）電源が投入されたとき及び電源電圧が所定のレベ
ルより低下したときパワーオンリセット信号を出力する
パワーオンリセット回路と、外部リセット信号を入力す
る外部リセット端子と、前記パワーオンリセット信号及
び外部リセット信号が入力されたときにはこれらの何れ
か一方を有効とし、前記パワーオンリセット信号及び外
部リセット信号がそれぞれ単独で入力されたときはこれ
らそれぞれを有効として出力するリセット信号制御回路
と、このリセット信号制御回路の出力信号によりリセッ
ト及びリセット解除される特定の内部回路とを有するこ
とを特徴とする大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050065A JPH01223521A (ja) | 1988-03-02 | 1988-03-02 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050065A JPH01223521A (ja) | 1988-03-02 | 1988-03-02 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223521A true JPH01223521A (ja) | 1989-09-06 |
Family
ID=12848593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050065A Pending JPH01223521A (ja) | 1988-03-02 | 1988-03-02 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223521A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153777A (ja) * | 1995-11-28 | 1997-06-10 | Mitsubishi Electric Corp | 半導体装置および比較回路 |
| US7057947B2 (en) | 2001-12-19 | 2006-06-06 | Kabushiki Kaisha Toshiba | Semiconductor device, nonvolatile semiconductor memory, system including a plurality of semiconductor devices or nonvolatile semiconductor memories, electric card including semiconductor device or nonvolatile semiconductor memory, and electric device with which this electric card can be used |
-
1988
- 1988-03-02 JP JP63050065A patent/JPH01223521A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153777A (ja) * | 1995-11-28 | 1997-06-10 | Mitsubishi Electric Corp | 半導体装置および比較回路 |
| US7057947B2 (en) | 2001-12-19 | 2006-06-06 | Kabushiki Kaisha Toshiba | Semiconductor device, nonvolatile semiconductor memory, system including a plurality of semiconductor devices or nonvolatile semiconductor memories, electric card including semiconductor device or nonvolatile semiconductor memory, and electric device with which this electric card can be used |
| US7317652B2 (en) | 2001-12-19 | 2008-01-08 | Kabushiki Kaisha Toshiba | Semiconductor device, nonvolatile semiconductor memory, system including a plurality of semiconductor devices or nonvolatile semiconductor memories, electric card including semiconductor device or nonvolatile semiconductor memory, and electric device with which this electric card can be used |
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