JP2001221830A - 半導体デバイスの試験方法および試験装置 - Google Patents
半導体デバイスの試験方法および試験装置Info
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- JP2001221830A JP2001221830A JP2000033119A JP2000033119A JP2001221830A JP 2001221830 A JP2001221830 A JP 2001221830A JP 2000033119 A JP2000033119 A JP 2000033119A JP 2000033119 A JP2000033119 A JP 2000033119A JP 2001221830 A JP2001221830 A JP 2001221830A
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Abstract
(57)【要約】
【課題】 試験プログラム内での試験条件の設定ミスや
変更ミスを防止しながら、半導体デバイスの試験時間を
短縮する。 【解決手段】 試験プログラムPRに記述された複数の
試験条件情報をハードウェア・レジスタ3に格納した
後、ハードウェア・レジスタ3に格納された複数の試験
条件情報のうちの一つをレジスタ・コントローラ9で選
択し、その選択された試験条件情報に基づいて被試験デ
バイス30の一回目の試験を行う。一回目の試験の結果
がフェイルである場合、ハードウェア・レジスタ3に格
納された複数の試験条件情報のうちの他の一つをレジス
タ・コントローラ9で選択し、その選択された試験条件
情報に基づいて被試験デバイス30の二回目の試験を行
う。
変更ミスを防止しながら、半導体デバイスの試験時間を
短縮する。 【解決手段】 試験プログラムPRに記述された複数の
試験条件情報をハードウェア・レジスタ3に格納した
後、ハードウェア・レジスタ3に格納された複数の試験
条件情報のうちの一つをレジスタ・コントローラ9で選
択し、その選択された試験条件情報に基づいて被試験デ
バイス30の一回目の試験を行う。一回目の試験の結果
がフェイルである場合、ハードウェア・レジスタ3に格
納された複数の試験条件情報のうちの他の一つをレジス
タ・コントローラ9で選択し、その選択された試験条件
情報に基づいて被試験デバイス30の二回目の試験を行
う。
Description
【0001】
【発明の属する技術分野】本発明は、大規模集積回路
(Large-Scale Integrated Circuit、LSI)等の半導
体デバイスの試験方法と試験装置に関し、さらに言え
ば、これら半導体デバイスの機能試験に要する時間を短
縮できると共に、その機能試験に使用する試験プログラ
ムの作成・変更を容易化できる半導体デバイスの試験方
法と試験装置に関する。
(Large-Scale Integrated Circuit、LSI)等の半導
体デバイスの試験方法と試験装置に関し、さらに言え
ば、これら半導体デバイスの機能試験に要する時間を短
縮できると共に、その機能試験に使用する試験プログラ
ムの作成・変更を容易化できる半導体デバイスの試験方
法と試験装置に関する。
【0002】
【従来の技術】LSI等の半導体デバイスの機能試験と
は、一般に、製造した半導体デバイスを実際に動作させ
て正常に動作するか否か(所望の動作をするか否か)を
判定する試験である。この種の機能試験は通常、「LS
Iテスタ」等と称される半導体デバイス試験装置上で実
行されるが、その際、実行する機能試験の内容と手順
は、所定の言語と方式に従ってその半導体デバイス試験
装置用の「試験プログラム」中に記述される必要があ
る。
は、一般に、製造した半導体デバイスを実際に動作させ
て正常に動作するか否か(所望の動作をするか否か)を
判定する試験である。この種の機能試験は通常、「LS
Iテスタ」等と称される半導体デバイス試験装置上で実
行されるが、その際、実行する機能試験の内容と手順
は、所定の言語と方式に従ってその半導体デバイス試験
装置用の「試験プログラム」中に記述される必要があ
る。
【0003】また、この種の機能試験では、通常、故障
の有無を検査できるように設定した所定の入力信号デー
タ群(入力信号パターン)と、それら入力信号データ群
に対して正常な応答として期待される出力信号データ群
(出力信号パターン、期待値パターン)とからなる種々
の「試験パターン」が使用される。これらの試験パター
ンは、半導体デバイス試験装置内に設けられた試験パタ
ーン・ジェネレータによって、「試験プログラム」中で
定義された通りに生成され、その試験プログラムの実行
中に必要に応じて使用される。
の有無を検査できるように設定した所定の入力信号デー
タ群(入力信号パターン)と、それら入力信号データ群
に対して正常な応答として期待される出力信号データ群
(出力信号パターン、期待値パターン)とからなる種々
の「試験パターン」が使用される。これらの試験パター
ンは、半導体デバイス試験装置内に設けられた試験パタ
ーン・ジェネレータによって、「試験プログラム」中で
定義された通りに生成され、その試験プログラムの実行
中に必要に応じて使用される。
【0004】これら試験パターンに含まれる各種の入力
信号パターンは、半導体デバイス試験装置において、試
験を受ける半導体デバイスすなわち「被試験デバイス
(Device Under Test,DUT)」に、「試験入力信号」
としてピン・エレクトロニクスを通じて順次供給され
る。そして、その「試験入力信号」に応答してその被試
験デバイスが出力する「試験出力信号」は、所定の出力
信号(期待値)パターンと比較され、出力信号パターン
に一致するか否かが調査される。すべて一致あるいは許
容範囲内に入っていれば、その被試験デバイスはその試
験パターンについては機能試験をパスしたことになる。
そうでない場合は、その試験パターンについての機能試
験をパスできない、すなわちフェイルしたことになる。
信号パターンは、半導体デバイス試験装置において、試
験を受ける半導体デバイスすなわち「被試験デバイス
(Device Under Test,DUT)」に、「試験入力信号」
としてピン・エレクトロニクスを通じて順次供給され
る。そして、その「試験入力信号」に応答してその被試
験デバイスが出力する「試験出力信号」は、所定の出力
信号(期待値)パターンと比較され、出力信号パターン
に一致するか否かが調査される。すべて一致あるいは許
容範囲内に入っていれば、その被試験デバイスはその試
験パターンについては機能試験をパスしたことになる。
そうでない場合は、その試験パターンについての機能試
験をパスできない、すなわちフェイルしたことになる。
【0005】このように、半導体デバイス試験装置で
は、種々の試験パターンを用いて同様の判定が順次行わ
れる。そして、所望の試験パターンすべてについてパス
すれば、その被試験デバイスは「良品」として取り扱わ
れる。逆に、いずれかの試験パターンについてフェイル
すれば、その被試験デバイスは「不良品」として取り扱
われる。
は、種々の試験パターンを用いて同様の判定が順次行わ
れる。そして、所望の試験パターンすべてについてパス
すれば、その被試験デバイスは「良品」として取り扱わ
れる。逆に、いずれかの試験パターンについてフェイル
すれば、その被試験デバイスは「不良品」として取り扱
われる。
【0006】上述したような半導体デバイスの機能試験
には、従来より、(a)すべての被試験デバイスについ
て、クロック信号を規格で定められた「試験周波数」
(すなわち当該デバイスの「動作周波数」)のみに設定
して実施し、その良否を判定するものと、(b)クロッ
ク信号を「試験周波数」よりも高い「動作限界周波数」
で先に実施してその良否を判定した後、そこでフェイル
したもののみについて前記「試験周波数」に設定し直し
て再試験を実施し、その良否を判定するものとがある。
なお、後者の試験方法のように、試験周波数よりも高い
動作限界周波数で試験を行えるのは、半導体デバイスは
通常、その動作周波数よりも高い周波数でも動作するよ
うにあるマージンをもって設計・製造されるからであ
る。
には、従来より、(a)すべての被試験デバイスについ
て、クロック信号を規格で定められた「試験周波数」
(すなわち当該デバイスの「動作周波数」)のみに設定
して実施し、その良否を判定するものと、(b)クロッ
ク信号を「試験周波数」よりも高い「動作限界周波数」
で先に実施してその良否を判定した後、そこでフェイル
したもののみについて前記「試験周波数」に設定し直し
て再試験を実施し、その良否を判定するものとがある。
なお、後者の試験方法のように、試験周波数よりも高い
動作限界周波数で試験を行えるのは、半導体デバイスは
通常、その動作周波数よりも高い周波数でも動作するよ
うにあるマージンをもって設計・製造されるからであ
る。
【0007】前者の試験方法(a)では、試験にパスし
た被試験デバイスは直ちに「良品」と判定され、試験に
フェイルした(すなわちパスしなかった)半導体デバイ
スは直ちに「不良品」と判定される。よって、試験完了
までに要するステップの総数は少ない。しかし、この方
法では「試験周波数」ですべての被試験デバイスについ
て試験を行うので、全被試験デバイスについて試験が完
了するまでに長時間を要することが多い。その結果、各
々の被試験デバイスの試験時間が長くなればなるほど、
また被試験デバイスの全数が多くなればなるほど、試験
時間が長くなってしまう難点がある。
た被試験デバイスは直ちに「良品」と判定され、試験に
フェイルした(すなわちパスしなかった)半導体デバイ
スは直ちに「不良品」と判定される。よって、試験完了
までに要するステップの総数は少ない。しかし、この方
法では「試験周波数」ですべての被試験デバイスについ
て試験を行うので、全被試験デバイスについて試験が完
了するまでに長時間を要することが多い。その結果、各
々の被試験デバイスの試験時間が長くなればなるほど、
また被試験デバイスの全数が多くなればなるほど、試験
時間が長くなってしまう難点がある。
【0008】これに対し、後者の試験方法(b)では、
「動作限界周波数」で行う最初の試験にパスした被試験
デバイスは直ちに「良品」と判定され、そこでフェイル
した被試験デバイスについてのみ「試験周波数」で二回
目の試験が行われる。二回目の試験をパスすれば、それ
らの被試験デバイスも「良品」と判定され、そこでもフ
ェイルすれば「不良品」と判定される。このように、こ
の試験方法では、「試験周波数」よりも高い「動作限界
周波数」で最初の試験を実施するから、各々の被試験デ
バイスについての試験時間は「試験周波数」で試験を行
う場合に比べて短縮される。しかも、最初の試験でフェ
イルした被試験デバイスについてのみ二回目の試験を行
うので、二回目の試験を行う被試験デバイスの数が減少
し、その結果、二回目の試験の試験時間の合計は少なく
なる。よって、全被試験デバイスについての試験時間
は、前者の試験方法(a)のそれに比べて短縮されるこ
とが多い。その時間短縮の度合いは、最初の試験をパス
する被試験デバイスの数が多くなればなるほど、また被
試験デバイスの全数が多くなればなるほど増加する。
「動作限界周波数」で行う最初の試験にパスした被試験
デバイスは直ちに「良品」と判定され、そこでフェイル
した被試験デバイスについてのみ「試験周波数」で二回
目の試験が行われる。二回目の試験をパスすれば、それ
らの被試験デバイスも「良品」と判定され、そこでもフ
ェイルすれば「不良品」と判定される。このように、こ
の試験方法では、「試験周波数」よりも高い「動作限界
周波数」で最初の試験を実施するから、各々の被試験デ
バイスについての試験時間は「試験周波数」で試験を行
う場合に比べて短縮される。しかも、最初の試験でフェ
イルした被試験デバイスについてのみ二回目の試験を行
うので、二回目の試験を行う被試験デバイスの数が減少
し、その結果、二回目の試験の試験時間の合計は少なく
なる。よって、全被試験デバイスについての試験時間
は、前者の試験方法(a)のそれに比べて短縮されるこ
とが多い。その時間短縮の度合いは、最初の試験をパス
する被試験デバイスの数が多くなればなるほど、また被
試験デバイスの全数が多くなればなるほど増加する。
【0009】しかし、その反面、多くの被試験デバイス
が最初の試験でフェイルするような場合には、二回目の
試験を行う被試験デバイスの数が増加する。極端な場合
には、ほとんどすべての被試験デバイスについて、一回
目に続いて二回目の試験を行わなければならなくなる。
その結果、全被試験デバイスについての試験時間は、前
者の試験方法(a)のそれよりも却って長くなる、とい
うことが起こり得る。
が最初の試験でフェイルするような場合には、二回目の
試験を行う被試験デバイスの数が増加する。極端な場合
には、ほとんどすべての被試験デバイスについて、一回
目に続いて二回目の試験を行わなければならなくなる。
その結果、全被試験デバイスについての試験時間は、前
者の試験方法(a)のそれよりも却って長くなる、とい
うことが起こり得る。
【0010】上述した後者の試験方法(b)を実施でき
る従来の半導体デバイス試験装置の構成例を図8に示
す。
る従来の半導体デバイス試験装置の構成例を図8に示
す。
【0011】図8において、従来の半導体デバイス試験
装置101は、プログラム・メモリ102と、ハードウ
ェア・レジスタ103と、タイミング・ジェネレータ1
04と、フォーマット・コントロール105と、パター
ン・メモリ106と、パターン・ジェネレータ107
と、ピン・エレクトロニクス108とを備えている。
装置101は、プログラム・メモリ102と、ハードウ
ェア・レジスタ103と、タイミング・ジェネレータ1
04と、フォーマット・コントロール105と、パター
ン・メモリ106と、パターン・ジェネレータ107
と、ピン・エレクトロニクス108とを備えている。
【0012】プログラム・メモリ102は、実行する機
能試験の内容と手順が記述された試験プログラムPRを
格納するのに使用される。試験装置101は、この試験
プログラムPRに記述された処理ステップ群をその先頭
から順次実行することにより、被試験デバイス130に
ついて所望の機能試験を実施する。
能試験の内容と手順が記述された試験プログラムPRを
格納するのに使用される。試験装置101は、この試験
プログラムPRに記述された処理ステップ群をその先頭
から順次実行することにより、被試験デバイス130に
ついて所望の機能試験を実施する。
【0013】試験プログラムPRでは、被試験デバイス
130に対して行う機能試験の種類に応じて、使用する
試験パターンやそれに関連する情報といった試験条件に
関する種々の情報(以下、「試験条件情報」という)が
指定される。例えば、使用する種々の試験パターンの名
称や、それら試験パターンに基づいて所望の試験入力信
号を生成するのに必要な種々の情報(例えば、信号パル
スの波形、振幅ないし電圧値、パルス幅、印加タイミン
グ)などである。
130に対して行う機能試験の種類に応じて、使用する
試験パターンやそれに関連する情報といった試験条件に
関する種々の情報(以下、「試験条件情報」という)が
指定される。例えば、使用する種々の試験パターンの名
称や、それら試験パターンに基づいて所望の試験入力信
号を生成するのに必要な種々の情報(例えば、信号パル
スの波形、振幅ないし電圧値、パルス幅、印加タイミン
グ)などである。
【0014】ハードウェア・レジスタ103は、試験プ
ログラムPRに書かれた試験条件情報を格納するのに使
用される。この試験条件情報は、試験プログラムPRの
記述に沿って、レジスタ103の対応アドレスの記憶領
域に格納される。レジスタ103に格納される試験条件
情報の内容は、試験プログラムPRの処理ステップが実
行されるに従って変化するのが通常である。
ログラムPRに書かれた試験条件情報を格納するのに使
用される。この試験条件情報は、試験プログラムPRの
記述に沿って、レジスタ103の対応アドレスの記憶領
域に格納される。レジスタ103に格納される試験条件
情報の内容は、試験プログラムPRの処理ステップが実
行されるに従って変化するのが通常である。
【0015】パターン・メモリ106は、試験プログラ
ムPRに記述された名称を持つ一連の試験パターンの生
成に必要な情報、すなわち「試験パターン情報I2A」を
格納するのに使用される。
ムPRに記述された名称を持つ一連の試験パターンの生
成に必要な情報、すなわち「試験パターン情報I2A」を
格納するのに使用される。
【0016】タイミング・ジェネレータ104は、試験
プログラムPRの記述に沿ってハードウェア・レジスタ
103の対応アドレスに格納された「タイミング情報I
3A」を読み出して、そのタイミング情報I3Aに対応する
タイミング・パルスI4を生成する。こうして生成され
たタイミング・パルスI4は、フォーマット・コントロ
ール105とパターン・ジェネレータ107とに送られ
る。
プログラムPRの記述に沿ってハードウェア・レジスタ
103の対応アドレスに格納された「タイミング情報I
3A」を読み出して、そのタイミング情報I3Aに対応する
タイミング・パルスI4を生成する。こうして生成され
たタイミング・パルスI4は、フォーマット・コントロ
ール105とパターン・ジェネレータ107とに送られ
る。
【0017】パターン・ジェネレータ107は、パター
ン・メモリ106から読み出した試験パターン情報I6
と、タイミング・ジェネレータ104から送られるタイ
ミング・パルスI4とに基づいて、試験パターンに対応
する「波形情報I7」を生成する。
ン・メモリ106から読み出した試験パターン情報I6
と、タイミング・ジェネレータ104から送られるタイ
ミング・パルスI4とに基づいて、試験パターンに対応
する「波形情報I7」を生成する。
【0018】フォーマット・コントロール105は、パ
ターン・ジェネレータ107で生成された波形情報I7
と、タイミング・ジェネレータ104で生成されたタイ
ミング・パルスI4と、ハードウェア・レジスタ103
の対応アドレスに格納された波形生成情報I3B(これは
試験プログラムPRに記述されている)とに基づいて、
使用する試験パターンのフォーマット情報I5を生成す
る。こうして生成されたフォーマット情報I5は、ピン
・エレクトロニクス108に送られて試験入力信号S
TINを生成するのに使用される。
ターン・ジェネレータ107で生成された波形情報I7
と、タイミング・ジェネレータ104で生成されたタイ
ミング・パルスI4と、ハードウェア・レジスタ103
の対応アドレスに格納された波形生成情報I3B(これは
試験プログラムPRに記述されている)とに基づいて、
使用する試験パターンのフォーマット情報I5を生成す
る。こうして生成されたフォーマット情報I5は、ピン
・エレクトロニクス108に送られて試験入力信号S
TINを生成するのに使用される。
【0019】ピン・エレクトロニクス108は、フォー
マット・コントロール105で生成されたフォーマット
情報I5と、ハードウェア・レジスタ103の対応アド
レスから読み出される電圧値I3Cに応じて、所望の波形
と所望の電圧値を持つ一連の試験用信号群、すなわち
「試験入力信号STIN」を生成し、被試験デバイス13
0にその入力端子を介して印加する。ピン・エレクトロ
ニクス108はまた、試験入力信号STINに応答して被
試験デバイス130が出力する試験出力信号STOU Tをそ
の出力端子を介して受け取り、得られた出力信号パター
ンを所定の期待値パターンと比較して、その被試験デバ
イス130がその試験パターンに対してパスかフェイル
かを判定する。その判定結果は、プログラム・メモリ1
02の対応アドレスに格納され、それと同時にモニタお
よび自動搬送機140に送られる。モニタにより、その
被試験デバイス130がパスかフェイルかを確認でき
る。また、自動搬送機140により、次の被試験デバイ
ス130を試験装置101まで搬送するか否かが制御さ
れる。
マット・コントロール105で生成されたフォーマット
情報I5と、ハードウェア・レジスタ103の対応アド
レスから読み出される電圧値I3Cに応じて、所望の波形
と所望の電圧値を持つ一連の試験用信号群、すなわち
「試験入力信号STIN」を生成し、被試験デバイス13
0にその入力端子を介して印加する。ピン・エレクトロ
ニクス108はまた、試験入力信号STINに応答して被
試験デバイス130が出力する試験出力信号STOU Tをそ
の出力端子を介して受け取り、得られた出力信号パター
ンを所定の期待値パターンと比較して、その被試験デバ
イス130がその試験パターンに対してパスかフェイル
かを判定する。その判定結果は、プログラム・メモリ1
02の対応アドレスに格納され、それと同時にモニタお
よび自動搬送機140に送られる。モニタにより、その
被試験デバイス130がパスかフェイルかを確認でき
る。また、自動搬送機140により、次の被試験デバイ
ス130を試験装置101まで搬送するか否かが制御さ
れる。
【0020】次に、以上のような構成を持つ従来の半導
体デバイス試験装置101の動作について、図9を参照
しながら説明する。
体デバイス試験装置101の動作について、図9を参照
しながら説明する。
【0021】所定の規格に沿った試験条件をA、動作限
界での試験条件をBとする。よって、クロック信号は、
試験条件Aでは規格で定められた「試験周波数」に設定
され、試験条件Bでは「動作限界周波数」に設定され
る。
界での試験条件をBとする。よって、クロック信号は、
試験条件Aでは規格で定められた「試験周波数」に設定
され、試験条件Bでは「動作限界周波数」に設定され
る。
【0022】この従来の試験装置101では、試験プロ
グラムPRの内容に沿って、使用する試験パターンが異
なる以外は同じ処理ステップからなる複数のステップ群
110、120、・・・が連続して実行される。
グラムPRの内容に沿って、使用する試験パターンが異
なる以外は同じ処理ステップからなる複数のステップ群
110、120、・・・が連続して実行される。
【0023】まず最初に、ステップS101で試験条件
Bを初期設定する。そして、続いて第1ステップ群11
0、第2ステップ群120、・・・のように順次実行し
て終了する。
Bを初期設定する。そして、続いて第1ステップ群11
0、第2ステップ群120、・・・のように順次実行し
て終了する。
【0024】ステップS101の後、ステップS111
において、一つの被試験デバイス130に対して試験条
件Bで所望の機能試験を行う。そして、次のステップS
112で、その試験結果に基づいてその被試験デバイス
130がパスしたか否かを判定する。パスすれば、当該
試験パターンについては「良品」と判定され、直ちに次
の試験パターンを用いた試験を実行するための第2ステ
ップ群120を開始する。パスしなければ、ステップS
113へ飛び、試験条件Bに替えて試験条件Aを設定す
る。そして、ステップS114において試験条件Aで再
度同じ試験を行う。次のステップS115でパスすれ
ば、当該試験パターンについては「良品」と判定される
ので、次のステップS117で試験条件Bを再度設定し
てから、第2ステップ群120を開始する。ステップS
115でパスしなければ、次のステップS116で「不
良品」と判定される。
において、一つの被試験デバイス130に対して試験条
件Bで所望の機能試験を行う。そして、次のステップS
112で、その試験結果に基づいてその被試験デバイス
130がパスしたか否かを判定する。パスすれば、当該
試験パターンについては「良品」と判定され、直ちに次
の試験パターンを用いた試験を実行するための第2ステ
ップ群120を開始する。パスしなければ、ステップS
113へ飛び、試験条件Bに替えて試験条件Aを設定す
る。そして、ステップS114において試験条件Aで再
度同じ試験を行う。次のステップS115でパスすれ
ば、当該試験パターンについては「良品」と判定される
ので、次のステップS117で試験条件Bを再度設定し
てから、第2ステップ群120を開始する。ステップS
115でパスしなければ、次のステップS116で「不
良品」と判定される。
【0025】第2ステップ群120においても、使用す
る試験パターンが異なる以外は、第1ステップ群110
と同一のステップを実行する。すなわち、ステップS1
21において、その被試験デバイス130に対して試験
条件Bで機能試験を行う。そして、次のステップS12
2で、その試験結果に基づいてその被試験デバイス13
0がパスしたか否かを判定する。パスすれば、当該試験
パターンについては「良品」と判定され、直ちに次の試
験パターンを用いた試験を実行するための第3ステップ
群(図示せず)を開始する。パスしなければ、ステップ
S123へ飛び、試験条件Bに替えて試験条件Aを設定
する。そして、ステップS124において試験条件Aで
再度同じ試験を行う。次のステップS125でパスすれ
ば、「良品」と判定され、次のステップS127で試験
条件Bを再度設定してから、第3ステップ群を開始す
る。ステップS125でパスしなければ、次のステップ
S126で「不良品」と判定される。
る試験パターンが異なる以外は、第1ステップ群110
と同一のステップを実行する。すなわち、ステップS1
21において、その被試験デバイス130に対して試験
条件Bで機能試験を行う。そして、次のステップS12
2で、その試験結果に基づいてその被試験デバイス13
0がパスしたか否かを判定する。パスすれば、当該試験
パターンについては「良品」と判定され、直ちに次の試
験パターンを用いた試験を実行するための第3ステップ
群(図示せず)を開始する。パスしなければ、ステップ
S123へ飛び、試験条件Bに替えて試験条件Aを設定
する。そして、ステップS124において試験条件Aで
再度同じ試験を行う。次のステップS125でパスすれ
ば、「良品」と判定され、次のステップS127で試験
条件Bを再度設定してから、第3ステップ群を開始す
る。ステップS125でパスしなければ、次のステップ
S126で「不良品」と判定される。
【0026】このように、図8に示す構成を持つ従来の
半導体デバイス試験装置101では、試験プログラムP
R内の記述すなわち定義によって、試験動作フローの分
岐および試験条件の設定と変更(再設定)が行われる。
半導体デバイス試験装置101では、試験プログラムP
R内の記述すなわち定義によって、試験動作フローの分
岐および試験条件の設定と変更(再設定)が行われる。
【0027】
【発明が解決しようとする課題】図8に示す従来の半導
体デバイス試験装置101において、図9に示すような
二段階試験方法(b)を実行する場合、被試験デバイス
130の種類が変わると、それに応じて試験プログラム
PRの内容を変更する必要があるが、その際に、試験プ
ログラムPR内ですべてのステップ群110、120、
・・のそれぞれについて、試験条件AとBの内容を変更
することが必要である。このため、その作業が煩雑であ
るばかりでなく、試験条件の設定ミスや変更漏れも生じ
やすいという問題がある。
体デバイス試験装置101において、図9に示すような
二段階試験方法(b)を実行する場合、被試験デバイス
130の種類が変わると、それに応じて試験プログラム
PRの内容を変更する必要があるが、その際に、試験プ
ログラムPR内ですべてのステップ群110、120、
・・のそれぞれについて、試験条件AとBの内容を変更
することが必要である。このため、その作業が煩雑であ
るばかりでなく、試験条件の設定ミスや変更漏れも生じ
やすいという問題がある。
【0028】さらに、試験条件Bでの試験結果に応じて
動作フローを分岐する処理を試験プログラムPRで行っ
ているため、その分岐処理がオーバーヘッドとなって試
験プログラムPRの実行速度が低下し、その結果、試験
時間が長くなるという問題もある。
動作フローを分岐する処理を試験プログラムPRで行っ
ているため、その分岐処理がオーバーヘッドとなって試
験プログラムPRの実行速度が低下し、その結果、試験
時間が長くなるという問題もある。
【0029】そこで、本発明の目的は、試験プログラム
内での試験条件の設定ミスや変更ミスを防止しながら試
験時間を短縮できる半導体デバイスの試験方法および試
験装置を提供することにある。
内での試験条件の設定ミスや変更ミスを防止しながら試
験時間を短縮できる半導体デバイスの試験方法および試
験装置を提供することにある。
【0030】本発明の他の目的は、試験プログラムの作
成・変更を容易化できる半導体デバイスの試験方法およ
び試験装置を提供することにある。
成・変更を容易化できる半導体デバイスの試験方法およ
び試験装置を提供することにある。
【0031】本発明のさらに他の目的は、試験プログラ
ムの実行速度を向上できる半導体デバイスの試験方法お
よび試験装置を提供することにある。
ムの実行速度を向上できる半導体デバイスの試験方法お
よび試験装置を提供することにある。
【0032】
【課題を解決するための手段】(1) 本発明の半導体
デバイス試験方法は、試験プログラムの記述内容に沿っ
て所望の半導体デバイスの試験を行う方法であって、前
記試験プログラムに記述された複数の試験条件情報をハ
ードウェア・レジスタに格納する第1ステップと、前記
ハードウェア・レジスタに格納された複数の試験条件情
報のうちの一つをレジスタ・コントローラで選択し、そ
の選択された試験条件情報に基づいて前記半導体デバイ
スの一回目の試験を行う第2ステップと、前記一回目の
試験の結果がフェイルである場合に、前記ハードウェア
・レジスタに格納された複数の試験条件情報のうちの他
の一つを前記レジスタ・コントローラで選択し、その選
択された試験条件情報に基づいて前記半導体デバイスの
二回目の試験を行う第3ステップとを備えてなることを
特徴とする。
デバイス試験方法は、試験プログラムの記述内容に沿っ
て所望の半導体デバイスの試験を行う方法であって、前
記試験プログラムに記述された複数の試験条件情報をハ
ードウェア・レジスタに格納する第1ステップと、前記
ハードウェア・レジスタに格納された複数の試験条件情
報のうちの一つをレジスタ・コントローラで選択し、そ
の選択された試験条件情報に基づいて前記半導体デバイ
スの一回目の試験を行う第2ステップと、前記一回目の
試験の結果がフェイルである場合に、前記ハードウェア
・レジスタに格納された複数の試験条件情報のうちの他
の一つを前記レジスタ・コントローラで選択し、その選
択された試験条件情報に基づいて前記半導体デバイスの
二回目の試験を行う第3ステップとを備えてなることを
特徴とする。
【0033】(2) 本発明の半導体デバイス試験方法
では、試験プログラムに記述された複数の試験条件情報
をハードウェア・レジスタに格納しておき(第1ステッ
プ)、それら試験条件情報のうちの一つを選択して半導
体デバイスの一回目の試験を行う(第2ステップ)。そ
して、その一回目の機能試験の結果がフェイルである場
合に、前記ハードウェア・レジスタに格納された複数の
試験条件情報のうちの他の一つを選択して同じ半導体デ
バイスの二回目の試験を行う(第3ステップ)。
では、試験プログラムに記述された複数の試験条件情報
をハードウェア・レジスタに格納しておき(第1ステッ
プ)、それら試験条件情報のうちの一つを選択して半導
体デバイスの一回目の試験を行う(第2ステップ)。そ
して、その一回目の機能試験の結果がフェイルである場
合に、前記ハードウェア・レジスタに格納された複数の
試験条件情報のうちの他の一つを選択して同じ半導体デ
バイスの二回目の試験を行う(第3ステップ)。
【0034】このように、複数の試験条件情報をハード
ウェア・レジスタに予め格納しておき、その後、それら
の格納された複数の試験条件情報をレジスタ・コントロ
ーラで選択して一回目と二回目の試験を行うので、試験
条件の選択を試験プログラム内の記述によってソフトウ
ェアで行う従来方法に比べて、試験に要する時間が短縮
される。また、同じ理由により、試験プログラム内での
試験条件の設定ミスや変更ミスを防止することができ
る。
ウェア・レジスタに予め格納しておき、その後、それら
の格納された複数の試験条件情報をレジスタ・コントロ
ーラで選択して一回目と二回目の試験を行うので、試験
条件の選択を試験プログラム内の記述によってソフトウ
ェアで行う従来方法に比べて、試験に要する時間が短縮
される。また、同じ理由により、試験プログラム内での
試験条件の設定ミスや変更ミスを防止することができ
る。
【0035】さらに、ハードウェア・レジスタに格納さ
れた複数の試験条件情報をレジスタ・コントローラで選
択して一回目と二回目の試験を行うので、試験プログラ
ムの中で動作フローの分岐を作成し、それによって形成
される枝フローのそれぞれにおいて試験条件を記述した
り変更したりする作業が不要となる。その結果、試験プ
ログラムの作成・変更が容易になる。しかも、試験プロ
グラムの中で動作フローの分岐を作成する必要がないの
で、試験プログラムの実行速度を向上することができ
る。
れた複数の試験条件情報をレジスタ・コントローラで選
択して一回目と二回目の試験を行うので、試験プログラ
ムの中で動作フローの分岐を作成し、それによって形成
される枝フローのそれぞれにおいて試験条件を記述した
り変更したりする作業が不要となる。その結果、試験プ
ログラムの作成・変更が容易になる。しかも、試験プロ
グラムの中で動作フローの分岐を作成する必要がないの
で、試験プログラムの実行速度を向上することができ
る。
【0036】(3) 本発明の半導体デバイス試験方法
の好ましい例では、前記複数の試験条件情報が前記ハー
ドウェア・レジスタの異なるアドレスの記憶領域に格納
され、また、前記一回目の試験の結果がフェイルである
場合に、前記レジスタ・コントローラが、前記ハードウ
ェア・レジスタの読み出しアドレスを変えることによっ
て前記二回目の試験に用いる前記試験条件情報を選択す
る。
の好ましい例では、前記複数の試験条件情報が前記ハー
ドウェア・レジスタの異なるアドレスの記憶領域に格納
され、また、前記一回目の試験の結果がフェイルである
場合に、前記レジスタ・コントローラが、前記ハードウ
ェア・レジスタの読み出しアドレスを変えることによっ
て前記二回目の試験に用いる前記試験条件情報を選択す
る。
【0037】この例では、当該試験方法に使用する半導
体デバイス試験装置の構成が簡略となる利点がある。
体デバイス試験装置の構成が簡略となる利点がある。
【0038】本発明の半導体デバイス試験方法の他の好
ましい例では、前記第1ステップにおいて、前記複数の
試験条件情報が、前記ハードウェア・レジスタの記憶領
域よりも多くの記憶領域を持つソフトウェア・レジスタ
に格納された後、前記ソフトウェア・レジスタのアドレ
スを前記ハードウェア・レジスタのアドレスに動的に割
り当てることにより、必要に応じて前記ハードウェア・
レジスタ内に格納される。
ましい例では、前記第1ステップにおいて、前記複数の
試験条件情報が、前記ハードウェア・レジスタの記憶領
域よりも多くの記憶領域を持つソフトウェア・レジスタ
に格納された後、前記ソフトウェア・レジスタのアドレ
スを前記ハードウェア・レジスタのアドレスに動的に割
り当てることにより、必要に応じて前記ハードウェア・
レジスタ内に格納される。
【0039】この例では、前記ハードウェア・レジスタ
の記憶領域が、前記複数の試験条件情報を格納するのに
不十分となる事態を防止できる利点がある。これはま
た、前記ハードウェア・レジスタの記憶領域を少なくで
きることを意味し、コスト低減に寄与する。
の記憶領域が、前記複数の試験条件情報を格納するのに
不十分となる事態を防止できる利点がある。これはま
た、前記ハードウェア・レジスタの記憶領域を少なくで
きることを意味し、コスト低減に寄与する。
【0040】本発明の半導体デバイス試験方法のさらに
他の好ましい例では、前記レジスタ・コントローラにカ
ウンタとセレクタとを設け、前記セレクタによって、前
記一回目の試験の結果がフェイルとなった前記半導体デ
バイスの数をカウントしてフェイル数情報を生成し、前
記フェイル数情報が所定の数値以上になると、それ以降
は前記二回目の試験で使用する試験条件情報を前記セレ
クタによって選択して前記二回目の試験のみが行われ
る。
他の好ましい例では、前記レジスタ・コントローラにカ
ウンタとセレクタとを設け、前記セレクタによって、前
記一回目の試験の結果がフェイルとなった前記半導体デ
バイスの数をカウントしてフェイル数情報を生成し、前
記フェイル数情報が所定の数値以上になると、それ以降
は前記二回目の試験で使用する試験条件情報を前記セレ
クタによって選択して前記二回目の試験のみが行われ
る。
【0041】この例では、前記一回目の試験において前
記半導体デバイスのあるロットのほぼ全数についてフェ
イルするような場合でも、そのような事態を自動的に検
知して、試験時間が長くなることを防止できる利点があ
る。
記半導体デバイスのあるロットのほぼ全数についてフェ
イルするような場合でも、そのような事態を自動的に検
知して、試験時間が長くなることを防止できる利点があ
る。
【0042】本発明の半導体デバイス試験方法のさらに
他の好ましい例では、前記第3ステップにおいて、前記
複数の試験条件情報のうちの他の一つの選択と共に、使
用する試験パターンの変更が行われる。
他の好ましい例では、前記第3ステップにおいて、前記
複数の試験条件情報のうちの他の一つの選択と共に、使
用する試験パターンの変更が行われる。
【0043】この例では、前記一回目の試験の結果に応
じて、試験条件情報だけでなく使用する試験パターンを
も変えることができ、いっそう効率的に試験を行える利
点がある。
じて、試験条件情報だけでなく使用する試験パターンを
も変えることができ、いっそう効率的に試験を行える利
点がある。
【0044】(4) 本発明の半導体デバイス試験装置
は、試験プログラムの記述内容に沿って所望の半導体デ
バイスの試験を行う装置であって、前記試験プログラム
に記述された複数の試験条件情報を格納するハードウェ
ア・レジスタと、前記ハードウェア・レジスタに格納さ
れた複数の試験条件情報のうちの一つを選択するレジス
タ・コントローラと、前記レジスタ・コントローラによ
って選択された前記試験条件情報に基づいて前記半導体
デバイスに試験入力信号を供給し、且つその試験入力信
号に応答して前記半導体デバイスから出力された試験出
力信号を受けて、前記半導体デバイスについてのパス/
フェイル信号を出力するピン・エレクトロニクスとを備
え、前記レジスタ・コントローラは、前記ピン・エレク
トロニクスが出力する前記パス/フェイル信号の内容に
応じて、前記ハードウェア・レジスタから異なった前記
試験条件情報を選択するように構成されていることを特
徴とする。
は、試験プログラムの記述内容に沿って所望の半導体デ
バイスの試験を行う装置であって、前記試験プログラム
に記述された複数の試験条件情報を格納するハードウェ
ア・レジスタと、前記ハードウェア・レジスタに格納さ
れた複数の試験条件情報のうちの一つを選択するレジス
タ・コントローラと、前記レジスタ・コントローラによ
って選択された前記試験条件情報に基づいて前記半導体
デバイスに試験入力信号を供給し、且つその試験入力信
号に応答して前記半導体デバイスから出力された試験出
力信号を受けて、前記半導体デバイスについてのパス/
フェイル信号を出力するピン・エレクトロニクスとを備
え、前記レジスタ・コントローラは、前記ピン・エレク
トロニクスが出力する前記パス/フェイル信号の内容に
応じて、前記ハードウェア・レジスタから異なった前記
試験条件情報を選択するように構成されていることを特
徴とする。
【0045】(5) 本発明の半導体デバイス試験装置
では、上述した本発明の半導体デバイス試験方法が実施
できるので、本発明の半導体デバイス試験方法で述べた
のと同じ理由により、試験条件の選択を試験プログラム
内の記述によってソフトウェアで行う従来装置に比べ
て、試験に要する時間が短縮され、また試験プログラム
内での試験条件の設定ミスや変更ミスを防止することが
できる。さらに、試験プログラムの作成・変更が容易に
なると共に、試験プログラムの実行速度を向上できる。
では、上述した本発明の半導体デバイス試験方法が実施
できるので、本発明の半導体デバイス試験方法で述べた
のと同じ理由により、試験条件の選択を試験プログラム
内の記述によってソフトウェアで行う従来装置に比べ
て、試験に要する時間が短縮され、また試験プログラム
内での試験条件の設定ミスや変更ミスを防止することが
できる。さらに、試験プログラムの作成・変更が容易に
なると共に、試験プログラムの実行速度を向上できる。
【0046】(6) 本発明の半導体デバイス試験装置
の好ましい例では、前記複数の試験条件情報が前記ハー
ドウェア・レジスタの異なるアドレスの記憶領域に格納
され、また、前記一回目の試験の結果がフェイルである
場合に、前記レジスタ・コントローラが、前記ハードウ
ェア・レジスタの読み出しアドレスを変えることによっ
て前記二回目の試験に用いる前記試験条件情報を選択す
る。
の好ましい例では、前記複数の試験条件情報が前記ハー
ドウェア・レジスタの異なるアドレスの記憶領域に格納
され、また、前記一回目の試験の結果がフェイルである
場合に、前記レジスタ・コントローラが、前記ハードウ
ェア・レジスタの読み出しアドレスを変えることによっ
て前記二回目の試験に用いる前記試験条件情報を選択す
る。
【0047】この例では、当該半導体デバイス試験装置
の構成が簡略となる利点がある。
の構成が簡略となる利点がある。
【0048】本発明の半導体デバイス試験装置の他の好
ましい例では、前記ハードウェア・レジスタの記憶領域
よりも多くの記憶領域を持つソフトウェア・レジスタが
さらに設けられる。そして、前記複数の試験条件情報
が、前記ソフトウェア・レジスタに格納された後、その
ソフトウェア・レジスタのアドレスを前記ハードウェア
・レジスタのアドレスに動的に割り当てることにより、
必要に応じて前記ハードウェア・レジスタ内に格納され
る。
ましい例では、前記ハードウェア・レジスタの記憶領域
よりも多くの記憶領域を持つソフトウェア・レジスタが
さらに設けられる。そして、前記複数の試験条件情報
が、前記ソフトウェア・レジスタに格納された後、その
ソフトウェア・レジスタのアドレスを前記ハードウェア
・レジスタのアドレスに動的に割り当てることにより、
必要に応じて前記ハードウェア・レジスタ内に格納され
る。
【0049】この例では、前記ハードウェア・レジスタ
の記憶領域が、前記複数の試験条件情報を格納するのに
不十分となる事態を防止できる利点がある。これはま
た、前記ハードウェア・レジスタの記憶領域を少なくで
きることを意味し、コスト低減に寄与する。
の記憶領域が、前記複数の試験条件情報を格納するのに
不十分となる事態を防止できる利点がある。これはま
た、前記ハードウェア・レジスタの記憶領域を少なくで
きることを意味し、コスト低減に寄与する。
【0050】本発明の半導体デバイス試験装置のさらに
他の好ましい例では、前記レジスタ・コントローラが、
前記一回目の試験の結果がフェイルとなった前記半導体
デバイスの数をカウントしてフェイル数情報を生成する
カウンタと、前記フェイル数情報が所定の数値以上にな
ると、それ以降は前記二回目の試験で使用する試験条件
情報を選択して前記二回目の試験のみを行うようにする
セレクタとを備える。
他の好ましい例では、前記レジスタ・コントローラが、
前記一回目の試験の結果がフェイルとなった前記半導体
デバイスの数をカウントしてフェイル数情報を生成する
カウンタと、前記フェイル数情報が所定の数値以上にな
ると、それ以降は前記二回目の試験で使用する試験条件
情報を選択して前記二回目の試験のみを行うようにする
セレクタとを備える。
【0051】この例では、前記一回目の試験において前
記半導体デバイスのあるロットのほぼ全数についてフェ
イルするような場合でも、そのような事態を自動的に検
知して、試験時間が長くなることを防止できる利点があ
る。
記半導体デバイスのあるロットのほぼ全数についてフェ
イルするような場合でも、そのような事態を自動的に検
知して、試験時間が長くなることを防止できる利点があ
る。
【0052】本発明の半導体デバイス試験装置のさらに
他の好ましい例では、パターン・コントローラがさらに
設けられる。そして、前記レジスタ・コントローラが、
前記ピン・エレクトロニクスが出力する前記パス/フェ
イル信号の内容に応じて、前記ハードウェア・レジスタ
から異なった前記試験条件情報を選択する際に、前記パ
ターン・コントローラが使用する試験パターンの変更を
併せて行う。
他の好ましい例では、パターン・コントローラがさらに
設けられる。そして、前記レジスタ・コントローラが、
前記ピン・エレクトロニクスが出力する前記パス/フェ
イル信号の内容に応じて、前記ハードウェア・レジスタ
から異なった前記試験条件情報を選択する際に、前記パ
ターン・コントローラが使用する試験パターンの変更を
併せて行う。
【0053】この例では、二回目の試験おいて、一回目
の試験の結果に応じて、試験条件情報だけでなく使用す
る試験パターンをも変えることができ、いっそう効率的
に試験を行える利点がある。
の試験の結果に応じて、試験条件情報だけでなく使用す
る試験パターンをも変えることができ、いっそう効率的
に試験を行える利点がある。
【0054】
【発明の実施の形態】以下、本発明の好適な実施の形態
について添付図面を参照しながら説明する。
について添付図面を参照しながら説明する。
【0055】(第1実施形態)図1は、本発明の第1実
施形態の半導体デバイス試験装置1を示す。この試験装
置1は、例えば、ロジックLSIの論理機能やメモリL
SIの記憶機能の試験に使用することができる。
施形態の半導体デバイス試験装置1を示す。この試験装
置1は、例えば、ロジックLSIの論理機能やメモリL
SIの記憶機能の試験に使用することができる。
【0056】図1より明らかなように、第1実施形態の
半導体デバイス試験装置1は、プログラム・メモリ2
と、ハードウェア・レジスタ3と、タイミング・ジェネ
レータ4と、フォーマット・コントロール5と、パター
ン・メモリ6と、パターン・ジェネレータ7と、ピン・
エレクトロニクス8と、レジスタ・コントローラ9とを
備えている。
半導体デバイス試験装置1は、プログラム・メモリ2
と、ハードウェア・レジスタ3と、タイミング・ジェネ
レータ4と、フォーマット・コントロール5と、パター
ン・メモリ6と、パターン・ジェネレータ7と、ピン・
エレクトロニクス8と、レジスタ・コントローラ9とを
備えている。
【0057】プログラム・メモリ2は、実行する機能試
験の内容と手順が記述された試験プログラムPRを格納
するのに使用される。試験装置1は、図示しない中央制
御装置(CPU)によって試験プログラムPRに書かれ
た処理ステップ群をその先頭から順次実行することによ
り、被試験デバイス30について所望の機能試験を実行
する。
験の内容と手順が記述された試験プログラムPRを格納
するのに使用される。試験装置1は、図示しない中央制
御装置(CPU)によって試験プログラムPRに書かれ
た処理ステップ群をその先頭から順次実行することによ
り、被試験デバイス30について所望の機能試験を実行
する。
【0058】試験プログラムPRでは、被試験デバイス
30に対して行う機能試験の種類に応じて、使用する試
験パターン等についての「試験条件情報」が指定され
る。その具体例は、従来装置101の説明において述べ
たのと同じである。
30に対して行う機能試験の種類に応じて、使用する試
験パターン等についての「試験条件情報」が指定され
る。その具体例は、従来装置101の説明において述べ
たのと同じである。
【0059】ハードウェア・レジスタ3は、試験プログ
ラムPRに書かれた試験条件情報を格納するのに使用さ
れる。この試験条件情報は、試験プログラムPRの記述
に沿って、レジスタ3の対応アドレスの記憶領域に格納
される。
ラムPRに書かれた試験条件情報を格納するのに使用さ
れる。この試験条件情報は、試験プログラムPRの記述
に沿って、レジスタ3の対応アドレスの記憶領域に格納
される。
【0060】パターン・メモリ6は、試験プログラムP
Rに記述された名称を持つ一連の試験パターンの生成に
必要な試験パターン情報I2Aを格納するのに使用され
る。
Rに記述された名称を持つ一連の試験パターンの生成に
必要な試験パターン情報I2Aを格納するのに使用され
る。
【0061】タイミング・ジェネレータ4は、試験プロ
グラムPRの記述に沿ってハードウェア・レジスタ3の
対応アドレスに格納されたタイミング情報I3Aを読み出
して、そのタイミング情報I3Aに対応するタイミング・
パルスI4を生成する。こうして生成されたタイミング
・パルスI4は、フォーマット・コントロール5とパタ
ーン・ジェネレータ7とに送られる。
グラムPRの記述に沿ってハードウェア・レジスタ3の
対応アドレスに格納されたタイミング情報I3Aを読み出
して、そのタイミング情報I3Aに対応するタイミング・
パルスI4を生成する。こうして生成されたタイミング
・パルスI4は、フォーマット・コントロール5とパタ
ーン・ジェネレータ7とに送られる。
【0062】パターン・ジェネレータ7は、パターン・
メモリ6から読み出した試験パターン情報I6と、タイ
ミング・ジェネレータ4から送られるタイミング・パル
スI4とに基づいて、試験パターンに対応する波形情報
I7を生成する。
メモリ6から読み出した試験パターン情報I6と、タイ
ミング・ジェネレータ4から送られるタイミング・パル
スI4とに基づいて、試験パターンに対応する波形情報
I7を生成する。
【0063】フォーマット・コントロール5は、パター
ン・ジェネレータ7で生成された波形情報I7と、タイ
ミング・ジェネレータ4で生成されたタイミング・パル
スI4と、ハードウェア・レジスタ3の対応アドレスに
格納された波形生成情報I3B(これは試験プログラムP
Rに記述されている)とに基づいて、使用する試験パタ
ーンのフォーマット情報I5を生成する。こうして生成
されたフォーマット情報I5は、ピン・エレクトロニク
ス8に送られて試験入力信号STINを生成するのに使用
される。
ン・ジェネレータ7で生成された波形情報I7と、タイ
ミング・ジェネレータ4で生成されたタイミング・パル
スI4と、ハードウェア・レジスタ3の対応アドレスに
格納された波形生成情報I3B(これは試験プログラムP
Rに記述されている)とに基づいて、使用する試験パタ
ーンのフォーマット情報I5を生成する。こうして生成
されたフォーマット情報I5は、ピン・エレクトロニク
ス8に送られて試験入力信号STINを生成するのに使用
される。
【0064】ピン・エレクトロニクス8は、フォーマッ
ト・コントロール5で生成されたフォーマット情報I5
と、ハードウェア・レジスタ3の対応アドレスから読み
出される電圧値I3Cに応じて、所望の波形と所望の電圧
値を持つ一連の試験用信号群、すなわち試験入力信号S
TINを生成し、被試験デバイス30にその入力端子を介
して印加する。ピン・エレクトロニクス8はまた、試験
入力信号STINに応答して被試験デバイス30が出力す
る試験出力信号STOUTをその出力端子を介して受け取
り、得られた出力信号パターンを所定の期待値パターン
と比較して、その被試験デバイス30がその試験パター
ンに対してパスかフェイルかを判定する。その判定結果
は、パス/フェイル信号SPFによってレジスタ・コント
ローラ9に報知される。
ト・コントロール5で生成されたフォーマット情報I5
と、ハードウェア・レジスタ3の対応アドレスから読み
出される電圧値I3Cに応じて、所望の波形と所望の電圧
値を持つ一連の試験用信号群、すなわち試験入力信号S
TINを生成し、被試験デバイス30にその入力端子を介
して印加する。ピン・エレクトロニクス8はまた、試験
入力信号STINに応答して被試験デバイス30が出力す
る試験出力信号STOUTをその出力端子を介して受け取
り、得られた出力信号パターンを所定の期待値パターン
と比較して、その被試験デバイス30がその試験パター
ンに対してパスかフェイルかを判定する。その判定結果
は、パス/フェイル信号SPFによってレジスタ・コント
ローラ9に報知される。
【0065】ピン・エレクトロニクス8は、ドライバと
コンパレータ(いずれも図示せず)を有している。ドラ
イバは、フォーマット・コントロール5で生成されたフ
ォーマット情報I5を被試験デバイス30用の試験電圧
を持つパターンに変換する回路である。コンパレータ
は、被試験デバイス30からの試験出力信号STOUTで与
えられる出力値を所定の期待値と比較・照合して、その
結果を出力する回路である。
コンパレータ(いずれも図示せず)を有している。ドラ
イバは、フォーマット・コントロール5で生成されたフ
ォーマット情報I5を被試験デバイス30用の試験電圧
を持つパターンに変換する回路である。コンパレータ
は、被試験デバイス30からの試験出力信号STOUTで与
えられる出力値を所定の期待値と比較・照合して、その
結果を出力する回路である。
【0066】レジスタ・コントローラ9は、ピン・エレ
クトロニクス8から送られるパス/フェイル信号SPFに
応じてハードウェア・レジスタ3に制御信号SCを送
り、ハードウェア・レジスタ3の読み出しアドレス(す
なわち記憶領域)を変えることができる。このため、ハ
ードウェア・レジスタ3の異なるアドレスに異なる試験
条件情報を格納しておくことにより、パス/フェイル信
号SPFの内容に応じて試験条件を変更することが可能と
なる。つまり、図8と図9を参照して説明した従来の半
導体デバイス試験装置101のように、パス/フェイル
信号SPFの内容に応じて試験条件が変わるように試験プ
ログラムPR内で記述しなくても、パス/フェイル信号
SPFの内容に応じて試験条件を変更できる。よって、試
験プログラムPRの記述が簡略化され、設定ミスや変更
ミスが生じ難くなる。
クトロニクス8から送られるパス/フェイル信号SPFに
応じてハードウェア・レジスタ3に制御信号SCを送
り、ハードウェア・レジスタ3の読み出しアドレス(す
なわち記憶領域)を変えることができる。このため、ハ
ードウェア・レジスタ3の異なるアドレスに異なる試験
条件情報を格納しておくことにより、パス/フェイル信
号SPFの内容に応じて試験条件を変更することが可能と
なる。つまり、図8と図9を参照して説明した従来の半
導体デバイス試験装置101のように、パス/フェイル
信号SPFの内容に応じて試験条件が変わるように試験プ
ログラムPR内で記述しなくても、パス/フェイル信号
SPFの内容に応じて試験条件を変更できる。よって、試
験プログラムPRの記述が簡略化され、設定ミスや変更
ミスが生じ難くなる。
【0067】レジスタ・コントローラ9はまた、パス/
フェイル信号SPF’を出力する。このパス/フェイル信
号SPF’によって、実行中の機能試験の試験パターンに
ついて被試験デバイス30がパスかフェイルかの判定結
果をモニタ/自動搬送機40に報知される。その結果、
モニタを介して、オペレータは被試験デバイス30がパ
スかフェイルかの判定結果を知ることができる。また、
自動搬送機40は、パス/フェイル信号SPF’の内容に
応じて、次の被試験デバイス30を当該試験装置1に向
かって直ちに搬送するか、一時待機するかの動作が制御
される。
フェイル信号SPF’を出力する。このパス/フェイル信
号SPF’によって、実行中の機能試験の試験パターンに
ついて被試験デバイス30がパスかフェイルかの判定結
果をモニタ/自動搬送機40に報知される。その結果、
モニタを介して、オペレータは被試験デバイス30がパ
スかフェイルかの判定結果を知ることができる。また、
自動搬送機40は、パス/フェイル信号SPF’の内容に
応じて、次の被試験デバイス30を当該試験装置1に向
かって直ちに搬送するか、一時待機するかの動作が制御
される。
【0068】図1に示す第1実施形態の半導体デバイス
試験装置1の動作フローを図2および図3に示す。
試験装置1の動作フローを図2および図3に示す。
【0069】所定の規格に沿った試験条件をA、動作限
界での試験条件をBとすると、クロック信号は、試験条
件Aでは規格で定められた「試験周波数」に設定され、
試験条件Bでは「試験周波数」より高い「動作限界周波
数」に設定される。
界での試験条件をBとすると、クロック信号は、試験条
件Aでは規格で定められた「試験周波数」に設定され、
試験条件Bでは「試験周波数」より高い「動作限界周波
数」に設定される。
【0070】基本フローは、図2に示すように、ステッ
プS1で試験条件Aを設定し、ステップS2で試験条件
Bを設定した後に、ステップS3で所望の機能試験を実
行する、というものである。つまり、所望の機能試験を
実行する前に、二つの試験条件AとBの双方をハードウ
ェア・レジスタ3に設定・格納しておくのである。
プS1で試験条件Aを設定し、ステップS2で試験条件
Bを設定した後に、ステップS3で所望の機能試験を実
行する、というものである。つまり、所望の機能試験を
実行する前に、二つの試験条件AとBの双方をハードウ
ェア・レジスタ3に設定・格納しておくのである。
【0071】試験条件AとBの設定は、例えば、図4に
示すようにして行われる。図4では、説明を簡単にする
ため、ハードウェア・レジスタ3の全記憶領域のうち8
ビットの記憶領域(それらのアドレスをL0〜L7とす
る)が、試験条件AとBの格納用として使用されるよう
に描いてある。このようなアドレス指定は、試験プログ
ラムPRで容易に行うことができる。図4の場合には、
ステップS1とS2を実行することにより、試験条件A
がレジスタ3のL0〜L3の4ビットの記憶領域に格納
され、試験条件Bが同レジスタ3のL4〜L7の4ビッ
トの記憶領域に格納される。
示すようにして行われる。図4では、説明を簡単にする
ため、ハードウェア・レジスタ3の全記憶領域のうち8
ビットの記憶領域(それらのアドレスをL0〜L7とす
る)が、試験条件AとBの格納用として使用されるよう
に描いてある。このようなアドレス指定は、試験プログ
ラムPRで容易に行うことができる。図4の場合には、
ステップS1とS2を実行することにより、試験条件A
がレジスタ3のL0〜L3の4ビットの記憶領域に格納
され、試験条件Bが同レジスタ3のL4〜L7の4ビッ
トの記憶領域に格納される。
【0072】なお、試験条件AとBの双方を機能試験に
先だって設定しておけばよいのであるから、図2の順序
とは逆に、ステップS1で試験条件Bを設定しステップ
S2で条件Aを設定してもよいことは言うまでもない。
先だって設定しておけばよいのであるから、図2の順序
とは逆に、ステップS1で試験条件Bを設定しステップ
S2で条件Aを設定してもよいことは言うまでもない。
【0073】ステップS3の機能試験のステップでは、
図3に示す動作が実行される。すなわち、試験条件Aと
Bを使用した同じ処理内容からなる複数のステップ群1
0、20、30・・・が、試験パターンを変えながら連
続して順次実行される。すべての試験パターンについて
の処理が終了すれば、ステップS3が完了する。
図3に示す動作が実行される。すなわち、試験条件Aと
Bを使用した同じ処理内容からなる複数のステップ群1
0、20、30・・・が、試験パターンを変えながら連
続して順次実行される。すべての試験パターンについて
の処理が終了すれば、ステップS3が完了する。
【0074】第1ステップ群10では、まず最初に、ス
テップS2に続いてステップS11が実行される。ステ
ップS11では、第1試験パターンを使用しながら、一
つの被試験デバイス30に対して試験条件Bで機能試験
が実行される。レジスタ3のアドレスL4〜L7に格納
されている試験条件Bの情報は、レジスタ・コントロー
ラ9の制御信号SCによって選択される。
テップS2に続いてステップS11が実行される。ステ
ップS11では、第1試験パターンを使用しながら、一
つの被試験デバイス30に対して試験条件Bで機能試験
が実行される。レジスタ3のアドレスL4〜L7に格納
されている試験条件Bの情報は、レジスタ・コントロー
ラ9の制御信号SCによって選択される。
【0075】次のステップS12では、ステップS11
で行った試験(動作限界周波数での試験)の結果に基づ
いてその被試験デバイス30がパスしたか否かを判定す
る。パスすれば、その被試験デバイス30は第1試験パ
ターンについては「良品」と判定され、直ちに第2試験
パターンを用いた試験を実行するための第2ステップ群
20へ飛ぶ。パスしなければ、次のステップS13で、
試験条件Aに替えてから再度同じ試験を行う。試験条件
Bから試験条件Aへの切換は、レジスタ・コントローラ
9の制御信号SCで、ハードウェア・レジスタ3の読み
出しアドレスを変えることによって行われる。
で行った試験(動作限界周波数での試験)の結果に基づ
いてその被試験デバイス30がパスしたか否かを判定す
る。パスすれば、その被試験デバイス30は第1試験パ
ターンについては「良品」と判定され、直ちに第2試験
パターンを用いた試験を実行するための第2ステップ群
20へ飛ぶ。パスしなければ、次のステップS13で、
試験条件Aに替えてから再度同じ試験を行う。試験条件
Bから試験条件Aへの切換は、レジスタ・コントローラ
9の制御信号SCで、ハードウェア・レジスタ3の読み
出しアドレスを変えることによって行われる。
【0076】次のステップS14では、ステップS13
で行った試験(試験周波数での試験)の結果に基づいて
その被試験デバイス30がパスしたか否かを判定する。
パスすれば、第1試験パターンについては「良品」と判
定されるので、第2ステップ群20に飛ぶ。ステップS
14でパスしなければ、ステップS15でフェイルと判
定される。その結果、その被試験デバイス30は、第1
試験パターンについて「不良品」と判定される。
で行った試験(試験周波数での試験)の結果に基づいて
その被試験デバイス30がパスしたか否かを判定する。
パスすれば、第1試験パターンについては「良品」と判
定されるので、第2ステップ群20に飛ぶ。ステップS
14でパスしなければ、ステップS15でフェイルと判
定される。その結果、その被試験デバイス30は、第1
試験パターンについて「不良品」と判定される。
【0077】第2ステップ群20においても、使用する
試験パターンが異なる以外は上記第1ステップ群10と
同一のステップが実行される。すなわち、ステップS2
1では、第2試験パターンを用いて被試験デバイス30
に対して試験条件Bで機能試験を行う。そして、次のス
テップS22で、その試験結果に基づいてそのデバイス
30がパスしたか否かを判定する。パスすれば、第2試
験パターンについては「良品」と判定され、直ちに次の
第3試験パターンを用いた試験を実行するための第3ス
テップ群30へ飛ぶ。パスしなければ、ステップS23
へ飛び、試験条件Aに変えて再度同じ試験を行う。次の
ステップS24でパスすれば、第1および第2の試験パ
ターンについては「良品」と判定されるので、第3ステ
ップ群30へ飛ぶ。ステップS24でパスしなければ、
ステップS25でフェイルと判定される。その結果、そ
の被試験デバイス30は、第2試験パターンについて
「不良品」と判定される。
試験パターンが異なる以外は上記第1ステップ群10と
同一のステップが実行される。すなわち、ステップS2
1では、第2試験パターンを用いて被試験デバイス30
に対して試験条件Bで機能試験を行う。そして、次のス
テップS22で、その試験結果に基づいてそのデバイス
30がパスしたか否かを判定する。パスすれば、第2試
験パターンについては「良品」と判定され、直ちに次の
第3試験パターンを用いた試験を実行するための第3ス
テップ群30へ飛ぶ。パスしなければ、ステップS23
へ飛び、試験条件Aに変えて再度同じ試験を行う。次の
ステップS24でパスすれば、第1および第2の試験パ
ターンについては「良品」と判定されるので、第3ステ
ップ群30へ飛ぶ。ステップS24でパスしなければ、
ステップS25でフェイルと判定される。その結果、そ
の被試験デバイス30は、第2試験パターンについて
「不良品」と判定される。
【0078】以下、試験パターンを変えながら、第3ス
テップ群30およびそれ以後のステップ群(図示せず)
においても同様のステップが繰り返される。
テップ群30およびそれ以後のステップ群(図示せず)
においても同様のステップが繰り返される。
【0079】以上述べたように、本発明の第1実施形態
の半導体デバイス試験装置1では、図2の機能試験実行
ステップS3内のステップ群10、20、30、・・・
・の各々において、試験プログラムPRに記述された試
験条件AとBをハードウェア・レジスタ3に予め格納し
ておき、試験条件B(試験入力信号STINの周波数を所
定の動作限界周波数に設定する)を選択してピン・エレ
クトロニクス8によって被試験デバイス30の一回目の
機能試験を行う。そして、その一回目の機能試験の結果
がフェイルである場合に、試験条件A(試験入力信号S
TINの周波数を所定の規格試験周波数に設定する)を選
択して同じ被試験デバイス30について二回目の機能試
験を行う。
の半導体デバイス試験装置1では、図2の機能試験実行
ステップS3内のステップ群10、20、30、・・・
・の各々において、試験プログラムPRに記述された試
験条件AとBをハードウェア・レジスタ3に予め格納し
ておき、試験条件B(試験入力信号STINの周波数を所
定の動作限界周波数に設定する)を選択してピン・エレ
クトロニクス8によって被試験デバイス30の一回目の
機能試験を行う。そして、その一回目の機能試験の結果
がフェイルである場合に、試験条件A(試験入力信号S
TINの周波数を所定の規格試験周波数に設定する)を選
択して同じ被試験デバイス30について二回目の機能試
験を行う。
【0080】このように、ハードウェア・レジスタ3に
格納された試験条件AとBの情報の一方をレジスタ・コ
ントローラ9の制御信号SCで選択的に読み出して一回
目と二回目の機能試験をそれぞれ行うので、試験条件A
とBの選択を試験プログラムPR内の記述によってソフ
トウェアで行う従来方法に比べて、機能試験に要する時
間が短縮される。また、同じ理由により、試験プログラ
ムPR内での試験条件の設定ミスや変更ミスを防止する
こともできる。
格納された試験条件AとBの情報の一方をレジスタ・コ
ントローラ9の制御信号SCで選択的に読み出して一回
目と二回目の機能試験をそれぞれ行うので、試験条件A
とBの選択を試験プログラムPR内の記述によってソフ
トウェアで行う従来方法に比べて、機能試験に要する時
間が短縮される。また、同じ理由により、試験プログラ
ムPR内での試験条件の設定ミスや変更ミスを防止する
こともできる。
【0081】さらに、ハードウェア・レジスタ3に格納
された複数の試験条件情報をレジスタ・コントローラ9
で選択して一回目と二回目の試験を行うので、試験プロ
グラムPRの中で動作フローの分岐を作成し、それによ
って形成される枝フローのそれぞれにおいて試験条件を
記述したり変更したりする作業が不要となる。その結
果、試験プログラムPRの作成・変更が容易になる。し
かも、試験プログラムPRの中で動作フローの分岐を作
成する必要がないので、試験プログラムPRの実行速度
それ自体を向上することができる。
された複数の試験条件情報をレジスタ・コントローラ9
で選択して一回目と二回目の試験を行うので、試験プロ
グラムPRの中で動作フローの分岐を作成し、それによ
って形成される枝フローのそれぞれにおいて試験条件を
記述したり変更したりする作業が不要となる。その結
果、試験プログラムPRの作成・変更が容易になる。し
かも、試験プログラムPRの中で動作フローの分岐を作
成する必要がないので、試験プログラムPRの実行速度
それ自体を向上することができる。
【0082】(第2実施形態)図5は、本発明の第2実
施形態の半導体デバイス試験装置に使用するソフトウェ
ア・レジスタ20とハードウェア・レジスタ3を示す。
これ以外の構成は、図1に示した第1実施形態の半導体
デバイス試験装置1と同じである。
施形態の半導体デバイス試験装置に使用するソフトウェ
ア・レジスタ20とハードウェア・レジスタ3を示す。
これ以外の構成は、図1に示した第1実施形態の半導体
デバイス試験装置1と同じである。
【0083】第1実施形態では、機能試験実行ステップ
S3を実行する前に、ハードウェア・レジスタ3に試験
条件AとBの双方の情報を格納するので、ハードウェア
・レジスタ3のアドレス(すなわち記憶領域)の不足と
いった問題が生じ得る。この場合、ハードウェア・レジ
スタ3に格納された情報を試験プログラムPRで書き換
えるようにしてもよいことは言うまでもない。しかし、
そうすると、試験プログラムPRの実行速度の低下を招
くと共に、試験プログラムPRの書き換え作業も煩雑で
あるから、試験プログラムPRの修正ミスを生じやすく
なる。他方、一つの試験パターンについて機能試験を行
う際に、ハードウェア・レジスタ3の全アドレス(すな
わち記憶領域)を使用することは稀である。
S3を実行する前に、ハードウェア・レジスタ3に試験
条件AとBの双方の情報を格納するので、ハードウェア
・レジスタ3のアドレス(すなわち記憶領域)の不足と
いった問題が生じ得る。この場合、ハードウェア・レジ
スタ3に格納された情報を試験プログラムPRで書き換
えるようにしてもよいことは言うまでもない。しかし、
そうすると、試験プログラムPRの実行速度の低下を招
くと共に、試験プログラムPRの書き換え作業も煩雑で
あるから、試験プログラムPRの修正ミスを生じやすく
なる。他方、一つの試験パターンについて機能試験を行
う際に、ハードウェア・レジスタ3の全アドレス(すな
わち記憶領域)を使用することは稀である。
【0084】そこで、試験プログラムPRにおいて、ハ
ードウェア・レジスタ3の全アドレス(記憶領域)より
も多くのアドレスを持つソフトウェア・レジスタ20を
定義し、各試験パターンについて使用されるソフトウェ
ア・レジスタ20のアドレスをハードウェア・レジスタ
3のアドレスに対して動的に割り当てるようにする。こ
うすることにより、ハードウェア・レジスタ3のアドレ
スの不足といった事態を容易に回避することができる。
ードウェア・レジスタ3の全アドレス(記憶領域)より
も多くのアドレスを持つソフトウェア・レジスタ20を
定義し、各試験パターンについて使用されるソフトウェ
ア・レジスタ20のアドレスをハードウェア・レジスタ
3のアドレスに対して動的に割り当てるようにする。こ
うすることにより、ハードウェア・レジスタ3のアドレ
スの不足といった事態を容易に回避することができる。
【0085】例えば、図5に示すように、ソフトウェア
・レジスタ20が12ビットである(アドレスがK0〜
Kb)場合、例えば、ある試験パターンについて機能試
験を行う際に、ソフトウェア・レジスタ20のアドレス
K0、K2、K3、K5をハードウェア・レジスタ3の
アドレスL0、L1、L2、L3にそれぞれ割り当て、
そこに試験条件Aの情報を格納する。また、ソフトウェ
ア・レジスタ20のアドレスK6、K8、K9、Kbを
ハードウェア・レジスタ3のアドレスL4、L5、L
6、L7にそれぞれ割り当て、そこに試験条件Bの情報
を格納する。他の試験パターンについて機能試験を行う
場合には、アドレスの割り当てを変更すればよい。
・レジスタ20が12ビットである(アドレスがK0〜
Kb)場合、例えば、ある試験パターンについて機能試
験を行う際に、ソフトウェア・レジスタ20のアドレス
K0、K2、K3、K5をハードウェア・レジスタ3の
アドレスL0、L1、L2、L3にそれぞれ割り当て、
そこに試験条件Aの情報を格納する。また、ソフトウェ
ア・レジスタ20のアドレスK6、K8、K9、Kbを
ハードウェア・レジスタ3のアドレスL4、L5、L
6、L7にそれぞれ割り当て、そこに試験条件Bの情報
を格納する。他の試験パターンについて機能試験を行う
場合には、アドレスの割り当てを変更すればよい。
【0086】図5のようなアドレスの動的割り当ては、
従来より公知の方法を用いれば、第1実施形態の半導体
デバイス試験装置1においても容易に実現できる。例え
ば、所望の試験パターンが試験装置1内で使用される際
に、ハードウェア・レジスタ3のアドレスの使用状況を
調べるように設定しておき、すでに使用されていること
が判明した場合には、アドレス割り当てフォーマットを
書き換えて所望のソフトウェア・レジスタ20のアドレ
スがハードウェア・レジスタ3の任意のアドレスに割り
当てられるようにすればよい。
従来より公知の方法を用いれば、第1実施形態の半導体
デバイス試験装置1においても容易に実現できる。例え
ば、所望の試験パターンが試験装置1内で使用される際
に、ハードウェア・レジスタ3のアドレスの使用状況を
調べるように設定しておき、すでに使用されていること
が判明した場合には、アドレス割り当てフォーマットを
書き換えて所望のソフトウェア・レジスタ20のアドレ
スがハードウェア・レジスタ3の任意のアドレスに割り
当てられるようにすればよい。
【0087】(第3実施形態)図6は、本発明の第3実
施形態の半導体デバイス試験装置1Bに使用するレジス
タ・コントローラ9Aの内部構成を示す。レジスタ・コ
ントローラ9A以外の構成は、第1実施形態の半導体デ
バイス試験装置1と同じである。
施形態の半導体デバイス試験装置1Bに使用するレジス
タ・コントローラ9Aの内部構成を示す。レジスタ・コ
ントローラ9A以外の構成は、第1実施形態の半導体デ
バイス試験装置1と同じである。
【0088】製造状況によっては、動作限界周波数を用
いる試験条件Bでは、あるロットのほぼ全数の被試験デ
バイス30がフェイルする可能性がある。このような場
合には、ほぼ全数の被試験デバイス30について動作周
波数を用いる試験条件Aの試験を続いて実行することに
なるため、かえって試験時間が長くなってしまう。
いる試験条件Bでは、あるロットのほぼ全数の被試験デ
バイス30がフェイルする可能性がある。このような場
合には、ほぼ全数の被試験デバイス30について動作周
波数を用いる試験条件Aの試験を続いて実行することに
なるため、かえって試験時間が長くなってしまう。
【0089】そこで、第3実施形態の半導体デバイス試
験装置1Aでは、レジスタ・コントローラ9Aの内部に
カウンタ9aとセレクタ9bが設けてある。カウンタ9
aは、パス/フェイル信号SPFを受けて、試験条件Aま
たはBでパスまたはフェイルした被試験デバイス30の
数と試験パターンの数をカウントする。そして、ある一
つの被試験デバイス30に対して試験条件Bでフェイル
する「試験パターンの数」が一定値以上になると、セレ
クタ9bは調整信号S9aをセレクタ9bに送る。する
と、レジスタ・コントローラ9Aは、ハードウェア・レ
ジスタ3から試験条件Aのみを読み出すようになる。こ
うして、それ以降に試験を行う被試験デバイス30につ
いては、ハードウェア・レジスタ3から試験条件Aのみ
が読み出されて実行される。
験装置1Aでは、レジスタ・コントローラ9Aの内部に
カウンタ9aとセレクタ9bが設けてある。カウンタ9
aは、パス/フェイル信号SPFを受けて、試験条件Aま
たはBでパスまたはフェイルした被試験デバイス30の
数と試験パターンの数をカウントする。そして、ある一
つの被試験デバイス30に対して試験条件Bでフェイル
する「試験パターンの数」が一定値以上になると、セレ
クタ9bは調整信号S9aをセレクタ9bに送る。する
と、レジスタ・コントローラ9Aは、ハードウェア・レ
ジスタ3から試験条件Aのみを読み出すようになる。こ
うして、それ以降に試験を行う被試験デバイス30につ
いては、ハードウェア・レジスタ3から試験条件Aのみ
が読み出されて実行される。
【0090】こうすることにより、試験条件Bにおいて
被試験デバイス30のあるロットのほぼ全数がフェイル
するような場合にも、試験時間を短縮してスループット
を上げることが可能となる。
被試験デバイス30のあるロットのほぼ全数がフェイル
するような場合にも、試験時間を短縮してスループット
を上げることが可能となる。
【0091】なお、上記説明では、試験条件Bでフェイ
ルする「試験パターンの数」が一定値以上になると、セ
レクタ9bが調整信号S9aを送るようにしている。しか
し、次のように変更してもよい。すなわち、被試験デバ
イス30のあるロットにおいて、ある試験パターンにつ
いて試験条件Bでフェイルする「被試験デバイス30の
数」が一定値以上になった時に、セレクタ9bが調整信
号S9aを送るようjに構成し、それ以降はハードウェア
・レジスタ3から試験条件Aのみを読み出して実行する
ようにしてもよい。この場合にも、試験時間を短縮して
スループットを上げることが可能となる。
ルする「試験パターンの数」が一定値以上になると、セ
レクタ9bが調整信号S9aを送るようにしている。しか
し、次のように変更してもよい。すなわち、被試験デバ
イス30のあるロットにおいて、ある試験パターンにつ
いて試験条件Bでフェイルする「被試験デバイス30の
数」が一定値以上になった時に、セレクタ9bが調整信
号S9aを送るようjに構成し、それ以降はハードウェア
・レジスタ3から試験条件Aのみを読み出して実行する
ようにしてもよい。この場合にも、試験時間を短縮して
スループットを上げることが可能となる。
【0092】(第4実施形態)図7は、本発明の第4実
施形態の半導体デバイス試験装置1Cの構成を示す。こ
の試験装置1Cは、パターン・コントローラ10が追加
されている以外は、第1実施形態の半導体デバイス試験
装置1と同じ構成を持つ。
施形態の半導体デバイス試験装置1Cの構成を示す。こ
の試験装置1Cは、パターン・コントローラ10が追加
されている以外は、第1実施形態の半導体デバイス試験
装置1と同じ構成を持つ。
【0093】パターン・コントローラ10は、ピン・エ
レクトロニクス8が出力するパス/フェイル信号SPFを
受けて、制御信号SC’をパターン・ジェネレータ7に
送る。パターン・ジェネレータ7は、制御信号SC’に
応じて使用する試験パターンの波形情報I7を変更する
ので、フォーマット・コントロール5からピン・エレク
トロニクス8に送られる試験パターンのフォーマット情
報が変更される。その結果、フェイル信号SPFの内容に
応じて、ハードウェア・レジスタ3に格納されている試
験条件情報の切換と共に、使用される試験パターンの切
換ないし選択が可能となる。
レクトロニクス8が出力するパス/フェイル信号SPFを
受けて、制御信号SC’をパターン・ジェネレータ7に
送る。パターン・ジェネレータ7は、制御信号SC’に
応じて使用する試験パターンの波形情報I7を変更する
ので、フォーマット・コントロール5からピン・エレク
トロニクス8に送られる試験パターンのフォーマット情
報が変更される。その結果、フェイル信号SPFの内容に
応じて、ハードウェア・レジスタ3に格納されている試
験条件情報の切換と共に、使用される試験パターンの切
換ないし選択が可能となる。
【0094】(第5実施形態)試験パターンの内容によ
っては、ある試験パターンにおいて、動作限界周波数を
用いる試験条件Bでは被試験デバイス30がフェイルし
やすいが、動作周波数を用いる試験条件Aではパスしや
すい、という場合がある。本発明の第5実施形態の半導
体デバイス試験方法は、このような場合に有効である。
すなわち、そのようなフェイルしやすい「試験パター
ン」についてのみ試験条件Aで機能試験を行い、それ以
外の試験パターンについては最初に試験条件Bで行い、
次いで試験条件Aで行う。
っては、ある試験パターンにおいて、動作限界周波数を
用いる試験条件Bでは被試験デバイス30がフェイルし
やすいが、動作周波数を用いる試験条件Aではパスしや
すい、という場合がある。本発明の第5実施形態の半導
体デバイス試験方法は、このような場合に有効である。
すなわち、そのようなフェイルしやすい「試験パター
ン」についてのみ試験条件Aで機能試験を行い、それ以
外の試験パターンについては最初に試験条件Bで行い、
次いで試験条件Aで行う。
【0095】こうすると、次の被試験デバイス30から
は、当該試験パターンについては試験条件Aのみで試験
が行われるため、試験時間を短縮できる。このような方
法は、例えば、第3実施形態の半導体デバイス試験装置
1Bを用いて容易に実行できる。
は、当該試験パターンについては試験条件Aのみで試験
が行われるため、試験時間を短縮できる。このような方
法は、例えば、第3実施形態の半導体デバイス試験装置
1Bを用いて容易に実行できる。
【0096】(変形例)上記第1〜第5の実施形態で
は、機能試験における試験周波数または試験パターンの
変更について述べているが、本発明は機能試験以外の試
験、例えば半導体デバイスの直流(DC)動作特性を調
べるDC試験や、半導体デバイスの動的動作特性を調べ
る交流(AC)試験にも適用可能であることは言うまで
もない。この場合、試験条件情報の内容は試験の種類に
応じて変化する。
は、機能試験における試験周波数または試験パターンの
変更について述べているが、本発明は機能試験以外の試
験、例えば半導体デバイスの直流(DC)動作特性を調
べるDC試験や、半導体デバイスの動的動作特性を調べ
る交流(AC)試験にも適用可能であることは言うまで
もない。この場合、試験条件情報の内容は試験の種類に
応じて変化する。
【0097】また、レジスタ・コントローラ9は、処理
速度を考慮すれば専用ハードウェアとして構成するのが
好ましいが、本発明はこれには限定されない。試験プロ
グラムPRには記述せずに、例えば、半導体デバイス試
験装置のシステム・ソフトウェアが管理するようにすれ
ば、レジスタ・コントローラ9をソフトウェアで構成し
てもよい。
速度を考慮すれば専用ハードウェアとして構成するのが
好ましいが、本発明はこれには限定されない。試験プロ
グラムPRには記述せずに、例えば、半導体デバイス試
験装置のシステム・ソフトウェアが管理するようにすれ
ば、レジスタ・コントローラ9をソフトウェアで構成し
てもよい。
【0098】
【発明の効果】以上説明したように、本発明の半導体デ
バイスの試験方法と試験装置によれば、試験プログラム
内での試験条件の設定ミスや変更ミスを防止しながら試
験時間を短縮できる。また、試験プログラムの作成・変
更を容易化できる。さらに、試験プログラムの実行速度
を向上できる。
バイスの試験方法と試験装置によれば、試験プログラム
内での試験条件の設定ミスや変更ミスを防止しながら試
験時間を短縮できる。また、試験プログラムの作成・変
更を容易化できる。さらに、試験プログラムの実行速度
を向上できる。
【図1】本発明の第1実施形態の半導体デバイス試験装
置の構成を示す機能ブロック図である。
置の構成を示す機能ブロック図である。
【図2】本発明の第1実施形態の半導体デバイス試験方
法の動作ステップを示すフローチャートである。
法の動作ステップを示すフローチャートである。
【図3】図2の本発明の第1実施形態の半導体デバイス
試験方法における機能試験実行ステップの詳細を示すフ
ローチャートである。
試験方法における機能試験実行ステップの詳細を示すフ
ローチャートである。
【図4】本発明の第1実施形態の半導体デバイス試験方
法において、ハードウェア・レジスタに二つの異なる試
験条件を設定・格納する方法を示す概念図である。
法において、ハードウェア・レジスタに二つの異なる試
験条件を設定・格納する方法を示す概念図である。
【図5】本発明の第2実施形態の半導体デバイス試験装
置において、ソフトウェア・レジスタのアドレスをハー
ドウェア・レジスタのアドレスに動的に割り当てる状態
を示す概念図である。
置において、ソフトウェア・レジスタのアドレスをハー
ドウェア・レジスタのアドレスに動的に割り当てる状態
を示す概念図である。
【図6】本発明の第3実施形態の半導体デバイス試験装
置に使用するレジスタ・コントローラの内部構成を示す
機能ブロック図である。
置に使用するレジスタ・コントローラの内部構成を示す
機能ブロック図である。
【図7】本発明の第4実施形態の半導体デバイス試験装
置の構成を示す機能ブロック図である。
置の構成を示す機能ブロック図である。
【図8】従来の半導体デバイス試験装置の構成を示す機
能ブロック図である。
能ブロック図である。
【図9】従来の半導体デバイス試験方法の動作ステップ
を示すフローチャートである。
を示すフローチャートである。
【符号の説明】 1、1A、1B、1C 半導体デバイス試験装置 2 プログラム・メモリ 3 ハードウェア・レジスタ 4 タイミング・ジェネレータ 5 フォーマット・コントロール 6 パターン・メモリ 7 パターン・ジェネレータ 8 ピン・エレクトロニクス 9、9A レジスタ・コントローラ 9a カウンタ 9b セレクタ 10 パターン・コントローラ 20 ソフトウェア・レジスタ 30 被試験デバイス 40モニタ/自動搬送機
Claims (11)
- 【請求項1】 試験プログラムの記述内容に沿って所望
の半導体デバイスの試験を行う方法であって、 前記試験プログラムに記述された複数の試験条件情報を
ハードウェア・レジスタに格納する第1ステップと、 前記ハードウェア・レジスタに格納された複数の試験条
件情報のうちの一つをレジスタ・コントローラで選択
し、その選択された試験条件情報に基づいて前記半導体
デバイスの一回目の試験を行う第2ステップと、 前記一回目の試験の結果がフェイルである場合に、前記
ハードウェア・レジスタに格納された複数の試験条件情
報のうちの他の一つを前記レジスタ・コントローラで選
択し、その選択された試験条件情報に基づいて前記半導
体デバイスの二回目の試験を行う第3ステップとを備え
てなることを特徴とする半導体デバイス試験方法。 - 【請求項2】 前記複数の試験条件情報が前記ハードウ
ェア・レジスタの異なるアドレスの記憶領域に格納さ
れ、また、前記一回目の試験の結果がフェイルである場
合に、前記レジスタ・コントローラが、前記ハードウェ
ア・レジスタの読み出しアドレスを変えることによって
前記二回目の試験に用いる前記試験条件情報を選択する
請求項1に記載の半導体デバイス試験方法。 - 【請求項3】 前記第1ステップにおいて、前記複数の
試験条件情報が、前記ハードウェア・レジスタの記憶領
域よりも多くの記憶領域を持つソフトウェア・レジスタ
に格納された後、前記ソフトウェア・レジスタのアドレ
スを前記ハードウェア・レジスタのアドレスに動的に割
り当てることにより、必要に応じて前記ハードウェア・
レジスタ内に格納される請求項1または2に記載の半導
体デバイス試験方法。 - 【請求項4】 前記レジスタ・コントローラにカウンタ
とセレクタとを設け、前記セレクタによって、前記一回
目の試験の結果がフェイルとなった前記半導体デバイス
の数をカウントしてフェイル数情報を生成し、前記フェ
イル数情報が所定の数値以上になると、それ以降は前記
二回目の試験で使用する試験条件情報を前記セレクタに
よって選択して前記二回目の試験のみが行われる請求項
1〜3のいずれかに記載の半導体デバイス試験方法。 - 【請求項5】 前記フェイル数情報によってフェイルし
やすい試験パターンを見出し、その試験パターンについ
ては、以後、前記第3ステップのみが実行される請求項
4に記載の半導体デバイス試験方法。 - 【請求項6】 前記第3ステップにおいて、前記複数の
試験条件情報のうちの他の一つの選択と共に、使用する
試験パターンの変更が行われる請求項1〜5のいずれか
に記載の半導体デバイス試験方法。 - 【請求項7】 試験プログラムの記述内容に沿って所望
の半導体デバイスの試験を行う装置であって、 前記試験プログラムに記述された複数の試験条件情報を
格納するハードウェア・レジスタと、 前記ハードウェア・レジスタに格納された複数の試験条
件情報のうちの一つを選択するレジスタ・コントローラ
と、 前記レジスタ・コントローラによって選択された前記試
験条件情報に基づいて前記半導体デバイスに試験入力信
号を供給し、且つその試験入力信号に応答して前記半導
体デバイスから出力された試験出力信号を受けて、前記
半導体デバイスについてのパス/フェイル信号を出力す
るピン・エレクトロニクスとを備え、 前記レジスタ・コントローラは、前記ピン・エレクトロ
ニクスが出力する前記パス/フェイル信号の内容に応じ
て、前記ハードウェア・レジスタから異なった前記試験
条件情報を選択するように構成されていることを特徴と
する半導体デバイス試験装置。 - 【請求項8】 前記複数の試験条件情報が前記ハードウ
ェア・レジスタの異なるアドレスの記憶領域に格納さ
れ、また、前記一回目の試験の結果がフェイルである場
合に、前記レジスタ・コントローラが、前記ハードウェ
ア・レジスタの読み出しアドレスを変えることによって
前記二回目の試験に用いる前記試験条件情報を選択する
請求項7に記載の半導体デバイス試験装置。 - 【請求項9】 前記ハードウェア・レジスタの記憶領域
よりも多くの記憶領域を持つソフトウェア・レジスタが
さらに設けられており、しかも、前記複数の試験条件情
報が、前記ソフトウェア・レジスタに格納された後、そ
のソフトウェア・レジスタのアドレスを前記ハードウェ
ア・レジスタのアドレスに動的に割り当てることによ
り、必要に応じて前記ハードウェア・レジスタ内に格納
される請求項7または8に記載の半導体デバイス試験装
置。 - 【請求項10】 前記レジスタ・コントローラが、前記
一回目の試験の結果がフェイルとなった前記半導体デバ
イスの数をカウントしてフェイル数情報を生成するカウ
ンタと、前記フェイル数情報が所定の数値以上になる
と、それ以降は前記二回目の試験で使用する試験条件情
報を選択して前記二回目の試験のみを行うようにするセ
レクタとを備えている請求項7〜9のいずれかに記載の
半導体デバイス試験装置。 - 【請求項11】 パターン・コントローラをさらに備え
ており、しかも、前記レジスタ・コントローラが、前記
ピン・エレクトロニクスが出力する前記パス/フェイル
信号の内容に応じて、前記ハードウェア・レジスタから
異なった前記試験条件情報を選択する際に、前記パター
ン・コントローラが使用する試験パターンの変更が併せ
て行われる請求項7〜10いずれかに記載の半導体デバ
イス試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000033119A JP3548483B2 (ja) | 2000-02-10 | 2000-02-10 | 半導体デバイスの試験方法および試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000033119A JP3548483B2 (ja) | 2000-02-10 | 2000-02-10 | 半導体デバイスの試験方法および試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001221830A true JP2001221830A (ja) | 2001-08-17 |
JP3548483B2 JP3548483B2 (ja) | 2004-07-28 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
JP (1) | JP3548483B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 2000-02-10 JP JP2000033119A patent/JP3548483B2/ja not_active Expired - Fee Related
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JP3548483B2 (ja) | 2004-07-28 |
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