TW201830039A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置及其測試方法。一種半導體裝置包括：受測試設計；處理核心，被配置成執行測試軟體以確定所述受測試設計的最佳工作電壓；以及保護電路，被配置成阻止在所述處理核心執行所述測試軟體的同時由所述受測試設計產生的未定義信號的傳輸。

Description

半導體裝置及其測試方法
本發明是有關於一種半導體裝置及其測試方法。本申請主張在2017年2月1日在韓國智慧財產權局提出申請的韓國專利申請第10-2017-0014217號的優先權、以及基於35 U.S.C. §119而自所述韓國專利申請衍生出的所有權利，所述韓國專利申請的公開內容全文併入本申請供參考。
例如系統晶片（System-on-Chip，SoC）裝置等半導體裝置包括各種元件（例如，處理核心、記憶體控制器等），且通過從外部源接收電源電壓來被驅動。向半導體裝置提供的電源電壓一般來說被確定成具有預定裕量，這是由於考慮到各種環境條件，除非向半導體裝置供應足以使半導體裝置正常工作的電源電壓，否則可能會出現系統故障。
然而，隨著電源電壓的裕量增大，由半導體裝置所不必要地消耗的電力量可增加，且由半導體裝置產生的熱量也可增加。為解決這一問題，需要準確地確定半導體裝置的最佳工作電壓，從而使得半導體裝置可穩定地工作且可使電源電壓的裕量最小化。
本發明的一些示例性實施例提供一種半導體裝置，所述半導體裝置能夠執行測試以確定最佳工作電壓，且也能夠阻止可在測試期間產生的未定義信號的影響，所述最佳工作電壓可在確保半導體裝置正常工作的同時降低半導體裝置的功耗以及熱量產生。
本發明的一些示例性實施例也提供一種測試半導體裝置的方法，所述半導體裝置能夠執行測試以確定最佳工作電壓，且也能夠阻止可在測試期間產生的未定義信號的影響，所述最佳工作電壓在確保半導體裝置正常工作的同時可降低半導體裝置的功耗以及熱量產生。
然而，本發明的示例性實施例並非僅限於本文中所述的實施例。通過參照以下給出的本發明的詳細說明，對本發明所屬領域中的普通技術人員來說，本發明的以上及其他示例性實施例將變得更顯而易見。
根據本發明的一些示例性實施例，提供一種半導體裝置，所述半導體裝置包括：受測試設計（design under test，DUT）；處理核心，執行測試軟體，所述測試軟體用於確定所述受測試設計的最佳工作電壓；以及保護電路，阻止在所述測試軟體執行期間由所述受測試設計產生的未定義信號的傳輸
根據本發明的其他示例性實施例，提供一種半導體裝置，所述半導體裝置包括：受測試設計；第一保護電路，被配置成阻止在用於確定所述受測試設計的最佳工作電壓的測試期間由所述受測試設計產生的第一未定義信號；以及第二保護電路，被配置成阻止在所述測試期間由所述受測試設計產生的第二未定義信號。
根據本發明的另一些示例性實施例，提供一種測試半導體裝置的方法，所述方法包括：執行測試軟體，以確定受測試設計的最佳工作電壓；驅動保護電路，以阻止在所述測試軟體的所述執行期間由所述受測試設計產生的未定義信號的傳輸；通過向所述受測試設計施加第一電壓來執行第一測試；以及在所述受測試設計未能通過所述第一測試時通過向所述受測試設計施加第二電壓來執行第二測試，所述第二電壓高於所述第一電壓。
根據本發明的其他示例性實施例，提供一種半導體裝置，所述半導體裝置包括：處理核心，被配置成執行測試軟體以確定受測試設計（DUT）的最佳工作電壓；以及至少一個保護電路，被配置成阻止在所述測試軟體的執行期間由所述受測試設計產生的未定義信號。
通過閱讀以下詳細說明、圖式及權利要求書，其他特徵及示例性實施例可顯而易見。
圖1是根據本發明示例性實施例的半導體系統的方塊圖。
參照圖1，半導體系統1包括系統晶片（SoC）10、動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）20及電壓供應電路30。
系統晶片10是將具有多個功能的系統實作為單個晶片的半導體裝置。在一些示例性實施例中，系統晶片10可為用於移動裝置的應用處理器，但本發明並非僅限於此。
動態隨機存取記憶體20儲存將由系統晶片10執行或處理的軟體及資料。在圖1中示出動態隨機存取記憶體20，但本發明並非僅限於此。根據半導體系統1的實作方式的用途，可由另一個易失性記憶體裝置來取代動態隨機存取記憶體20。在一些示例性實施例中，動態隨機存取記憶體20儲存測試軟體200（此後將結合本發明的發明概念對其加以闡述），且系統晶片10可執行測試軟體200。
電壓供應電路30向系統晶片10供應電壓。系統晶片10將由電壓供應電路30供應的電壓用於各種用途。舉例來說，系統晶片10可使用由電壓供應電路30供應的電壓作為用於使在系統晶片10中實作的各種電路工作的電壓或者作為用於提供在執行測試來得出受測試設計（DUT）的最佳工作電壓時所需要的測試電壓的電壓，此後將對其加以闡述。
圖2是根據本發明其他示例性實施例的半導體系統的方塊圖。
參照圖2，半導體系統2包括系統晶片10，且系統晶片10包括處理核心100、受測試設計110、保護電路112、動態隨機存取記憶體控制器120、電壓控制器130及共用邏輯140。處理核心100、受測試設計110、保護電路112及動態隨機存取記憶體控制器120可通過匯流排150電連接到彼此，且可因此向彼此傳輸資料或從彼此接收資料。
處理核心100可控制在系統晶片10中實作的各種元件且可執行儲存在動態隨機存取記憶體20中的軟體。具體來說，處理核心100可執行測試軟體200以確定受測試設計110的最佳工作電壓，此後將對其加以闡述。在一些示例性實施例中，處理核心100可被實作為單核心或多核心。
受測試設計110是將接受測試的電路元件。本文所用用語“測試”可表示例如用於確定受測試設計110的最佳工作電壓的測試，但本發明並非僅限於此。也就是說，本文所用用語“測試”可包括具有各種其他用途的測試。在一些示例性實施例中，可通過接收重置信號RST來對受測試設計110進行重置。受測試設計110可從系統晶片10的另一個元件接收重置信號RST，或者經由系統晶片10的輸入/輸出（input/output，I/O）引腳從外部源接收重置信號RST。
動態隨機存取記憶體控制器120可控制動態隨機存取記憶體20且可作為系統晶片10與動態隨機存取記憶體20之間的輸入/輸出介面工作。舉例來說，動態隨機存取記憶體控制器120可從處理核心100接收記憶體存取命令且可根據記憶體存取命令來對動態隨機存取記憶體20進行存取。動態隨機存取記憶體控制器120也可向處理核心100提供從動態隨機存取記憶體20接收的資料。
電壓控制器130使用由電壓供應電路30供應的電壓產生用於驅動受測試設計110的測試電壓。可使用所述測試電壓來確定可在確保受測試設計110正常工作的同時使受測試設計110的功耗以及熱量產生最小化的受測試設計110的最佳工作電壓，且此後將對其加以闡述。
共用邏輯140可為電連接到受測試設計110以交換資料或信號的任何電路。具體來說，共用邏輯140被定義成與匯流排150區別開。舉例來說，匯流排150可根據預定的匯流排協定來提供用於傳送資料的連接，而共用邏輯140可以並不具體限制於匯流排協定的方式來提供用於傳送資料的連接。
為確定可在確保受測試設計110正常工作的同時使受測試設計110的功耗以及熱量產生最小化的受測試設計110的最佳工作電壓，測試軟體200會逐漸增大從電壓控制器130施加到受測試設計110的測試電壓的準位。更具體來說，從電壓控制器130施加到受測試設計110的測試電壓從使受測試設計110能夠工作的被稱為理論最小準位的準位逐漸增大到足以使得實現受測試設計110的實際正常工作的準位。所述足以使得實現受測試設計110的實際正常工作的準位可為在考慮到各種環境因素、條件及受測試設計110的工作變數的情況下確保受測試設計110的正常工作具有足夠裕量的電壓。
測試軟體200在向受測試設計110施加準位逐漸增大的測試電壓的同時反復地測試受測試設計110的工作。然後，回應於得出足以使得實現受測試設計110的實際工作的準位，測試軟體200可將所得出的電壓確定為受測試設計110的最佳工作電壓。此後將參照圖6闡述測試軟體200的測試方法。
在測試軟體200的執行期間，受測試設計110可能會產生未定義信號。響應於由受測試設計110產生的未定義信號被傳輸到例如匯流排150，系統晶片10的經由匯流排150接收到未定義信號的其他元件可能以非預期的方式工作，且結果，系統晶片10可出現故障或可被損壞。
為防止這種問題，系統晶片10包括保護電路112。保護電路112在測試軟體200的執行期間阻止從受測試設計110傳輸未定義信號。在一些示例性實施例中，保護電路112可在測試軟體200測試受測試設計110之前進入工作狀態。
在一些示例性實施例中，保護電路112可將未定義信號的產生通知測試軟體200。當被通知未定義信號的產生時，測試軟體200可在產生未定義信號的條件下停止測試受測試設計110。
更具體來說，保護電路112可阻止在測試軟體200的執行期間由受測試設計110產生的未定義信號中的未定義匯流排信號傳輸到匯流排150。未定義匯流排信號可為未在匯流排協定中定義但會影響連接到匯流排150的元件的工作的匯流排信號。
舉例來說，未定義匯流排信號可為具有未在半導體系統2中定義的匯流排事務類型（bus transaction type）的匯流排信號，且保護電路112可阻止這種類型的匯流排信號傳輸到匯流排150，從而防止連接到匯流排150的元件出現故障。
在另一個實例中，未定義匯流排信號可為對尚未得到分配的記憶體區進行存取的匯流排信號，且保護電路112可阻止這種類型的匯流排信號傳輸到匯流排150，從而防止連接到匯流排150的元件出現故障。
在此實例中，具體來說，保護電路112可將對尚未得到分配的記憶體區進行存取的未定義匯流排信號的產生通知測試軟體200。當被通知對動態隨機存取記憶體20中的尚未得到分配的記憶體區進行存取的未定義匯流排信號的產生時，測試軟體200可在產生未定義信號的條件下停止測試受測試設計110，從而保護動態隨機存取記憶體20中的尚未得到分配的記憶體區並減少執行不必要的測試所花費的時間量。
在另一個實例中，保護電路112可清空已被輸出到匯流排150上、但尚未接收到任何響應的匯流排事務。
在本示例性實施例中，保護電路112可設置在受測試設計110與匯流排150之間以阻止在測試軟體200的執行期間由受測試設計110產生的未定義匯流排信號的傳輸，但保護電路112的佈置方式也可有所變化。
根據本示例性實施例，可容易地確定可在確保受測試設計110正常工作的同時使受測試設計110的功耗以及熱量產生最小化的受測試設計110的最佳工作電壓。另外，可阻止在用於確定受測試設計110的最佳工作電壓的測試期間可能產生的未定義匯流排信號的影響。
圖3是根據本發明其他示例性實施例的半導體系統的方塊圖。
參照圖3，半導體系統3包括系統晶片10，且系統晶片10包括處理核心100、受測試設計110、保護電路114、動態隨機存取記憶體控制器120、電壓控制器130及共用邏輯140。處理核心100、受測試設計110、保護電路114及動態隨機存取記憶體控制器120可通過匯流排150電連接到彼此，且可因此向彼此傳輸資料或從彼此接收資料。以上已參照圖2闡述了處理核心100、受測試設計110、動態隨機存取記憶體控制器120、電壓控制器130及共用邏輯140，且因此將不再對其予以詳細說明。
為確定可在確保受測試設計110正常工作的同時使受測試設計110的功耗以及熱量產生最小化的受測試設計110的最佳工作電壓，測試軟體200會逐漸增大從電壓控制器130向受測試設計110施加的測試電壓的準位。更具體來說，從電壓控制器130向受測試設計110施加的測試電壓從使受測試設計110能夠工作的被稱為理論最小準位的準位逐漸增大到足以使得實現受測試設計110的實際正常工作的準位。
測試軟體200在向受測試設計110施加準位逐漸增大的測試電壓的同時反復地測試受測試設計110的工作。然後，回應於得出足以使得實現受測試設計110的實際工作的準位，測試軟體200可將所得出的電壓確定為受測試設計110的最佳工作電壓。此後將參照圖6闡述測試軟體200的測試方法。
在測試軟體200的執行期間，受測試設計110可能會產生未定義信號。響應於由受測試設計110產生的未定義信號被傳輸到例如共用邏輯140，共用邏輯140中所包含的元件或系統晶片10的經由共用邏輯140接收到未定義信號的其他元件可能以非預期的方式工作，且結果，系統晶片10可出現故障或可被損壞。
為防止這種問題，系統晶片10包括保護電路114。保護電路114阻止在測試軟體200的執行期間從受測試設計110傳輸未定義信號。在一些示例性實施例中，保護電路114可在測試軟體200測試受測試設計110之前進入工作狀態。
在一些示例性實施例中，保護電路114可將未定義信號的產生通知測試軟體200。當被通知未定義信號的產生時，測試軟體200可在產生未定義信號的條件下停止測試受測試設計110。
更具體來說，保護電路114可阻止在測試軟體200的執行期間由受測試設計110產生的未定義信號中的未定義邊帶信號(undefined sideband signal)傳輸到共用邏輯140。與以上參照圖2闡述的未定義匯流排信號不同，未定義邊帶信號既不是匯流排信號也不是在半導體系統3中定義的信號，而是影響系統晶片10的元件的工作的信號。
舉例來說，未定義邊帶信號可為未在半導體系統2中定義、但會影響連接到共用邏輯140的元件的工作的信號，且保護電路112可阻止這種類型的未定義邊帶信號傳輸到共用邏輯140，從而防止共用邏輯140中所包括的元件或連接到共用邏輯140的元件出現故障。
在本示例性實施例中，保護電路114可設置在受測試設計110與共用邏輯140之間以阻止在測試軟體200的執行期間由受測試設計110產生的未定義邊帶信號的傳輸，但保護電路112的佈置方式可有所變化。
保護電路114可被配置成將受測試設計110的一些埠固定成預定值或設定值。也就是說，將僅在測試期間使用的埠（例如，在匯流排事務中使用的埠）啟動，且將其他埠（例如，輸出邊帶信號的埠）固定成預定值或設定值且因而將其去啟動。這樣一來，可防止從受測試設計110輸出未定義邊帶信號。
根據本示例性實施例，可容易地確定可在確保受測試設計110正常工作的同時使受測試設計110的功耗以及熱量產生最小化的受測試設計110的最佳工作電壓。另外，可阻止在用於確定受測試設計110的最佳工作電壓的測試期間可能產生的未定義邊帶信號的影響。
圖4是根據本發明另一個示例性實施例的半導體系統的方塊圖。
參照圖4，半導體系統4包括系統晶片10，且系統晶片10包括處理核心100、受測試設計110、第一保護電路112、第二保護電路114、動態隨機存取記憶體控制器120、電壓控制器130及共用邏輯140。處理核心100、受測試設計110、第一保護電路112及動態隨機存取記憶體控制器120可通過匯流排150電連接到彼此，且可因此向彼此傳輸資料或從彼此接收資料。以上已參照圖2闡述了處理核心100、受測試設計110、動態隨機存取記憶體控制器120、電壓控制器130及共用邏輯140，且因此，將不再對其予以詳細說明。
在測試軟體200的執行期間，受測試設計110可能會產生未定義信號。系統晶片10的接收到未定義信號的元件可能以非預期的方式工作，且結果，系統晶片10可出現故障或可被損壞。為防止這種問題，系統晶片10包括第一保護電路112及第二保護電路114。
在本示例性實施例中，未定義信號可包括第一未定義信號及第二未定義信號。第一保護電路112可阻止在用於確定受測試設計110的最佳工作電壓的測試期間產生的第一未定義信號的傳輸，且第二保護電路114可阻止同樣在用於確定受測試設計110的最佳工作電壓的測試期間產生的第二未定義信號的傳輸。
第一未定義信號可包括以上參照圖2所闡述的未定義匯流排信號，且第一保護電路112可阻止未定義匯流排信號向匯流排150的傳輸。第二未定義信號可包括以上參照圖2所闡述的未定義邊帶信號，且第二保護電路114可阻止未定義邊帶信號向共用邏輯140的傳輸。
在一些示例性實施例中，第一保護電路112及第二保護電路114可在測試軟體200測試受測試設計110之前進入工作狀態。
在一些示例性實施例中，第一保護電路112及第二保護電路可將第一未定義信號及第二未定義信號的產生通知測試軟體200。當被通知第一未定義信號及第二未定義信號的產生時，測試軟體200可在產生第一未定義信號及第二未定義信號的條件下停止測試受測試設計110。
在本示例性實施例中，第一保護電路112可設置在受測試設計110與匯流排150之間以阻止在測試軟體200的執行期間由受測試設計110產生的第一未定義信號的傳輸，但第一保護電路112的佈置方式可有所變化。
在本示例性實施例中，第二保護電路114可設置在受測試設計110與共用邏輯140之間以阻止在測試軟體200的執行期間由受測試設計110產生的第二未定義信號的傳輸，但第二保護電路114的佈置方式可有所變化。
根據本示例性實施例，可容易地確定可在確保受測試設計110正常工作的同時使受測試設計110的功耗以及熱量產生最小化的受測試設計110的最佳工作電壓。另外，可阻止在用於確定受測試設計110的最佳工作電壓的測試期間可能產生的未定義信號的影響。
圖5是根據本發明其他示例性實施例的半導體系統的方塊圖。
參照圖5，半導體系統5包括系統晶片10，且系統晶片10包括處理核心100、受測試設計110、第一保護電路112、第二保護電路114、電壓控制器130、第一區160及第二區170。以上已參照圖2闡述了處理核心100、受測試設計110及電壓控制器130，且因此，將不再對其予以詳細說明。
在測試軟體200的執行期間，受測試設計110可能會產生未定義信號。系統晶片10的接收到未定義信號的元件可能以非預期的方式工作，且結果，系統晶片10可出現故障或可被損壞。為防止這種問題，系統晶片10包括第一保護電路112及第二保護電路114。
在本示例性實施例中，未定義信號可包括第一未定義信號及第二未定義信號。第一保護電路112可阻止在用於確定受測試設計110的最佳工作電壓的測試期間產生的第一未定義信號傳輸到第一區110，且第二保護電路114可阻止同樣在用於確定受測試設計110的最佳工作電壓的測試期間產生的第二未定義信號傳輸到第二區170。
第一未定義信號可包括以上參照圖2所闡述的未定義匯流排信號，且第一區160可包括但不限於圖2所示匯流排150。作為另外一種選擇，第一區160可包括任意電路。
第二未定義信號可包括以上參照圖2所闡述的未定義邊帶信號，且第二區170可包括但不限於圖3所示共用邏輯140。作為另外一種選擇，第二區170可包括任意電路。
在一些示例性實施例中，第一保護電路112及第二保護電路114可在測試軟體200測試受測試設計110之前進入工作狀態。
在一些示例性實施例中，第一保護電路112及第二保護電路可將第一未定義信號及第二未定義信號的產生通知測試軟體200。當被通知第一未定義信號及第二未定義信號的產生時，測試軟體200可在產生第一未定義信號及第二未定義信號的條件下停止測試受測試設計110。
在一些示例性實施例中，第一保護電路112可設置在受測試設計110與第一區160之間以阻止在測試軟體200的執行期間由受測試設計110產生的第一未定義信號的傳輸，但第一保護電路112的佈置方式可有所變化。
在一些示例性實施例中，第二保護電路114可設置在受測試設計110與第二區170之間以阻止在測試軟體200的執行期間由受測試設計110產生的第二未定義信號的傳輸，但第二保護電路114的佈置方式可有所變化。
根據本示例性實施例，可容易地確定可在確保受測試設計110正常工作的同時使受測試設計110的功耗以及熱量產生最小化的受測試設計110的最佳工作電壓。另外，可阻止在用於確定受測試設計110的最佳工作電壓的測試期間可能產生的未定義信號的影響。
圖6是說明根據本發明一些示例性實施例的測試半導體裝置的方法的流程圖。
參照圖6，準備並執行測試軟體200（S601），測試軟體200用於確定受測試設計110的最佳工作電壓。
之後，對用於確定受測試設計110的最佳工作電壓的測試進行設定（S602）。在S602中，可驅動第一保護電路112及第二保護電路114，第一保護電路112及第二保護電路114阻止在測試軟體200的執行期間可由受測試設計110產生的未定義信號的傳輸。
舉例來說，第一保護電路112可阻止由受測試設計110產生的未定義信號中的未定義匯流排信號傳輸到匯流排150。
舉例來說，第二保護電路114可阻止由受測試設計110產生的未定義信號中的未定義邊帶信號傳輸到共用邏輯140。
在第一保護電路112及第二保護電路114開始工作之後，通過向受測試設計110施加測試電壓來執行電壓校準測試（S605）。舉例來說，通過向受測試設計110施加第一電壓來執行第一測試。
檢查第一測試的結果（S607）。如果第一測試的結果表明受測試設計110未能通過第一測試，則使用圖2所示重置信號RST來對受測試設計110進行重置及恢復(restore)（S609）。一旦受測試設計110恢復，所述方法便返回到S603以使得可執行另一個測試，例如第二測試。
在一些示例性實施例中，受測試設計110可從系統晶片10的另一個元件接收重置信號RST，或者通過系統晶片10的輸入/輸出引腳來從外部源接收重置信號RST。
也就是說，在S605中，可通過向受測試設計110施加第二電壓來執行第二測試，所述第二電壓高於所述第一電壓。
檢查第二測試的結果（S607）。如果第二測試的結果表明受測試設計110未能通過第二測試，則再次使用重置信號RST來對受測試設計110進行重置及恢復，並執行另一個測試。
如果第一測試的結果表明受測試設計110已通過第一測試，則將第一電壓確定為受測試設計110的最佳工作電壓（S613）。如果受測試設計110未能通過第一測試、但通過第二測試，則將第二電壓確定為受測試設計110的最佳工作電壓（S613）。
之後，完成受測試設計110的測試，且將控制權移交到作業系統（Operating System，OS）（S613）。
根據本示例性實施例，可容易地確定可在確保受測試設計110正常工作的同時使受測試設計110的功耗以及熱量產生最小化的受測試設計110的最佳工作電壓。另外，可阻止在用於確定受測試設計110的最佳工作電壓的測試期間可能產生的未定義信號的影響。
儘管已出於說明目的公開了本發明的一些示例性實施例，然而所屬領域中的技術人員應理解，在不背離所附權利要求書中所公開的本發明的範圍及精神的條件下，可作出各種修改、增添、及替代。
1、2、3、4、5‧‧‧半導體系統
10‧‧‧系統晶片
20‧‧‧動態隨機存取記憶體
30‧‧‧電壓供應電路
100‧‧‧處理核心
110‧‧‧受測試設計
112‧‧‧保護電路
114‧‧‧保護電路
120‧‧‧動態隨機存取記憶體控制器
130‧‧‧電壓控制器
140‧‧‧共用邏輯
150‧‧‧匯流排
160‧‧‧第一區
170‧‧‧第二區
200‧‧‧測試軟體
RST‧‧‧重置信號
S601、S603、S605、S607、S609、S611、S613‧‧‧步驟
通過參照附圖詳細闡述本發明的一些示例性實施例，本發明的以上及其它示例性實施例及特徵將變得更顯而易見，在附圖中： 圖1是根據本發明一些示例性實施例的半導體系統的方塊圖。 圖2是根據本發明其他示例性實施例的半導體系統的方塊圖。 圖3是根據本發明其他示例性實施例的半導體系統的方塊圖。 圖4是根據本發明其他示例性實施例的半導體系統的方塊圖。 圖5是根據本發明其他示例性實施例的半導體系統的方塊圖。 圖6是說明根據本發明一些示例性實施例的測試半導體裝置的方法的流程圖。

Claims (20)

  1. 一種半導體裝置，包括： 受測試設計； 處理核心，被配置成執行測試軟體以確定所述受測試設計的最佳工作電壓；以及 保護電路，被配置成阻止在所述處理核心執行所述測試軟體的同時由所述受測試設計產生的未定義信號。
  2. 如申請專利範圍第1項所述的半導體裝置，其中 所述受測試設計及所述處理核心通過匯流排進行電連接， 所述未定義信號包括未定義匯流排信號，且 所述保護電路被配置成阻止在所述處理核心執行所述測試軟體的同時所述未定義匯流排信號傳輸到所述匯流排。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述保護電路電連接在所述受測試設計與所述匯流排之間。
  4. 如申請專利範圍第1項所述的半導體裝置，其中 所述受測試設計電連接到共用邏輯， 所述未定義信號包括未定義邊帶信號，且 所述保護電路被配置成阻止在所述處理核心執行所述測試軟體的同時所述未定義邊帶信號傳輸到所述共用邏輯。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述保護電路電連接在所述受測試設計與所述共用邏輯之間。
  6. 如申請專利範圍第4項所述的半導體裝置，其中所述保護電路被配置成通過將所述受測試設計的一些埠固定成設定值來阻止所述未定義邊帶信號傳輸到所述共用邏輯。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述保護電路被配置成在所述處理核心執行所述測試軟體以測試所述受測試設計之前進入工作狀態。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述保護電路被配置成將所述未定義信號的產生通知所述處理核心。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述測試軟體包括用於響應於將所述未定義信號的產生通知所述處理核心來停止測試所述受測試設計的指令。
  10. 如申請專利範圍第1項所述的半導體裝置，還包括： 電壓控制器，被配置成向所述受測試設計提供測試電壓。
  11. 一種半導體裝置，包括： 受測試設計； 第一保護電路，被配置成阻止在用於確定所述受測試設計的最佳工作電壓的測試期間由所述受測試設計產生的第一未定義信號；以及 第二保護電路，被配置成阻止在所述測試期間由所述受測試設計產生的第二未定義信號。
  12. 如申請專利範圍第11項所述的半導體裝置，其中 所述第一未定義信號包括未定義匯流排信號，且 所述第一保護電路被配置成阻止所述未定義匯流排信號傳輸到所述半導體裝置的第一區。
  13. 如申請專利範圍第12項所述的半導體裝置，其中 所述第一區包括匯流排，且 所述第一保護電路電連接在所述受測試設計與所述匯流排之間。
  14. 如申請專利範圍第1項所述的半導體裝置，其中 所述第二未定義信號包括未定義邊帶信號，且 所述第二保護電路被配置成阻止所述未定義邊帶信號傳輸到所述半導體裝置的第二區。
  15. 如申請專利範圍第14項所述的半導體裝置，其中 所述第二區包括共用邏輯，且 所述第二保護電路電連接在所述受測試設計與所述共用邏輯之間。
  16. 如申請專利範圍第15項所述的半導體裝置，其中所述第二保護電路被配置成通過將所述受測試設計的一些埠固定成設定值來阻止所述未定義邊帶信號傳輸到所述共用邏輯。
  17. 如申請專利範圍第11項所述的半導體裝置，其中所述第一保護電路及所述第二保護電路被配置成在測試開始之前進入工作狀態。
  18. 一種半導體裝置，包括： 處理核心，被配置成執行測試軟體以確定受測試設計的工作電壓；以及 至少一個保護電路，被配置成阻止在所述測試軟體的執行期間由所述受測試設計產生的未定義信號。
  19. 如申請專利範圍第18項所述的半導體裝置，還包括： 匯流排，被配置成從所述受測試設計及所述處理核心接收信號， 其中 所述處理核心被配置成通過所述匯流排與所述受測試設計進行通信，且 所述至少一個保護電路包括第一保護電路，所述第一保護電路被配置成阻止由所述受測試設計產生的未定義匯流排信號到達所述匯流排。
  20. 如申請專利範圍第18項所述的半導體裝置，還包括： 共用邏輯，被配置成與所述受測試設計交換資料或信號， 其中， 所述至少一個保護電路包括第二保護電路，所述第二保護電路被配置成阻止由所述受測試設計產生的邊帶信號到達所述共用邏輯。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113407408B (zh) * 2021-06-11 2024-01-26 海光信息技术股份有限公司 数据传输规则验证方法、装置、设备和存储介质

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001034502A (ja) * 1999-07-23 2001-02-09 Hitachi Ltd 情報処理装置およびその電圧制御方法
JP3548483B2 (ja) * 2000-02-10 2004-07-28 Ｎｅｃエレクトロニクス株式会社 半導体デバイスの試験方法および試験装置
CN100362592C (zh) * 2000-08-09 2008-01-16 富士通株式会社 半导体存储器件及其操作方法和使用该存储器的蜂窝电话
US7112979B2 (en) * 2002-10-23 2006-09-26 Intel Corporation Testing arrangement to distribute integrated circuits
JP2004309153A (ja) * 2003-04-02 2004-11-04 Advantest Corp ノイズ試験装置
KR101063075B1 (ko) 2003-10-22 2011-09-07 엔엑스피 비 브이 집적 회로에 파워를 공급하는 방법, 파워를 공급하는 시스템 및 집적 회로
KR100510553B1 (ko) * 2003-10-30 2005-08-26 삼성전자주식회사 메모리 장치 및 메모리 장치의 입력 신호 제어 방법
US7030794B2 (en) * 2003-11-12 2006-04-18 General Dynamics Advanced Information Systems, Inc. System, method, and software for testing electrical devices
US7577859B2 (en) 2004-02-20 2009-08-18 International Business Machines Corporation System and method of controlling power consumption in an electronic system by applying a uniquely determined minimum operating voltage to an integrated circuit rather than a predetermined nominal voltage selected for a family of integrated circuits
JP2005267538A (ja) 2004-03-22 2005-09-29 Nec Corp 電源電圧設定回路及び方法
JP4198644B2 (ja) 2004-06-21 2008-12-17 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7610526B2 (en) * 2005-01-24 2009-10-27 Hewlett-Packard Development Company, L.P. On-chip circuitry for bus validation
US20060259840A1 (en) * 2005-05-12 2006-11-16 International Business Machines Corporation Self-test circuitry to determine minimum operating voltage
DE102005037248A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zur Steuerung eines Speicherzugriffs bei einem Rechnersystem mit wenigsterns zwei Ausführungseinheiten
WO2007046368A1 (ja) * 2005-10-18 2007-04-26 Matsushita Electric Industrial Co., Ltd. 半導体集積回路
US7541835B1 (en) * 2005-12-08 2009-06-02 Nvidia Corporation Circuit technique to achieve power up tristate on a memory bus
US7721119B2 (en) 2006-08-24 2010-05-18 International Business Machines Corporation System and method to optimize multi-core microprocessor performance using voltage offsets
KR20080026226A (ko) * 2006-09-19 2008-03-25 삼성전자주식회사 멀티 포트 메모리 장치 및 그 테스트 방법
US7486096B2 (en) 2006-10-31 2009-02-03 International Business Machines Corporation Method and apparatus for testing to determine minimum operating voltages in electronic devices
US7552028B2 (en) * 2006-12-01 2009-06-23 Advantest Corporation Recording medium, test apparatus and diagnostic method
CN100574034C (zh) * 2007-01-05 2009-12-23 华中科技大学 一种用于开关电源芯片的输出电压状态指示电路
JP2008206239A (ja) * 2007-02-17 2008-09-04 Seiko Instruments Inc 半導体装置
US9134782B2 (en) 2007-05-07 2015-09-15 Nvidia Corporation Maintaining optimum voltage supply to match performance of an integrated circuit
US20090113245A1 (en) * 2007-10-30 2009-04-30 Teradyne, Inc. Protocol aware digital channel apparatus
US20090112548A1 (en) * 2007-10-30 2009-04-30 Conner George W A method for testing in a reconfigurable tester
US8495758B2 (en) * 2010-06-18 2013-07-23 Alcatel Lucent Method and apparatus for providing scan chain security
US20120323506A1 (en) * 2010-11-23 2012-12-20 Andrew Payshin King Semiconductor Defect Signal Capturing and Statistical System and Method
CN102148174B (zh) * 2010-12-24 2013-04-10 良率国际贸易（上海）有限公司 半导体缺陷信号抓取与统计***及方法
US20120271586A1 (en) * 2011-04-19 2012-10-25 Ching-Cheng Wang Testing module for generating analog testing signal to external device under test, and related testing method and testing system thereof
CN104050063A (zh) * 2013-03-12 2014-09-17 鸿富锦精密工业（深圳）有限公司 Cpu电压检测装置和方法
KR20140122567A (ko) * 2013-04-10 2014-10-20 에스케이하이닉스 주식회사 파워 온 리셋 회로를 포함하는 반도체 장치
US9606605B2 (en) 2014-03-07 2017-03-28 Apple Inc. Dynamic voltage margin recovery
TWI530701B (zh) * 2014-07-11 2016-04-21 國立成功大學 三維積體電路測試系統及其方法
KR20160023185A (ko) 2014-08-21 2016-03-03 에스케이하이닉스 주식회사 내부 전압 조정 장치 및 내부 전압 조정 시스템

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