KR102658611B1 - 코일 전자 부품 - Google Patents
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Abstract
본 발명의 일 실시 형태에 따른 코일 전자 부품은 이방도금층을 갖는 코일 패턴을 각각 포함하며 적층 구조를 이루는 복수의 코일층과, 서로 다른 레벨에 형성된 상기 코일 패턴들을 연결하는 도전성 비아 및 상기 복수의 코일층과 전기적으로 연결된 외부 전극을 포함한다.
Description
본 발명은 코일 전자 부품에 관한 것이다.
코일 전자 부품 또는 인덕터는 저항(resistor), 컨덴서(condenser)와 더불어 전자 회로를 이루는 부품중의 하나로, 페라이트 코어(core)에 코일(coil)을 감거나 인쇄를 하고 양단에 전극을 형성한 것으로, 노이즈(noise) 제거나 LC 공진 회로를 이루는 부품 등으로 사용된다. 인덕터는 코일의 형태에 따라서 적층형, 권선형, 박막형 등 다양한 형태로 분류할 수 있다.
일반적으로 인덕터는 절연 물질로 이루어진 바디 내에 코일이 내장된 형태이며 최근 소자의 소형화와 기능의 다양화 요구에 따라 전기적 특성이 우수한 고효율 제품을 얻기 위한 시도가 계속되어 있다.
본 발명의 목적 중 하나는 코일 전자 부품의 두께를 저감하여 소형화에 유리하면서도 우수한 전기적 특성을 구현하는 것이다. 나아가, 본 발명의 다른 목적은 상술한 구조를 갖는 코일 전자 부품을 효과적으로 제조할 수 있는 방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 형태를 통하여 코일 전자 부품의 신규한 구조를 제안하고자 하며, 구체적으로, 이방도금층을 갖는 코일 패턴을 각각 포함하며 적층 구조를 이루는 복수의 코일층과, 서로 다른 레벨에 형성된 상기 코일 패턴들을 연결하는 도전성 비아 및 상기 복수의 코일층과 전기적으로 연결된 외부 전극을 포함하는 구조이다.
일 실시 예에서, 상기 코일 패턴은 제1층 및 상기 제1층 상에 형성되며 상기 제1층보다 폭이 넓은 형상의 제2층을 포함할 수 있다.
일 실시 예에서, 상기 코일 패턴을 피복하는 제1 절연층을 더 포함할 수 있다.
일 실시 예에서, 적어도 상기 제1 절연층의 측면을 피복하는 제2 절연층을 더 포함할 수 있다.
일 실시 예에서, 상기 제1층의 측면을 피복하는 제3 절연층을 더 포함할 수 있다.
일 실시 예에서, 상기 제3 절연층은 상기 제1층의 측면과 상기 제2층의 하면과 접촉하는 형태일 수 있다.
일 실시 예에서, 상기 제3 절연층은 감광성 물질로 이루어질 수 있다.
일 실시 예에서, 상기 복수의 코일층은 각각 상기 코일 패턴의 외곽에 배치되어 외부로 노출된 연결 패턴을 더 포함할 수 있다.
일 실시 예에서, 상기 복수의 코일층은 각각 상기 연결 패턴을 한 쌍 포함할 수 있다.
일 실시 예에서, 상기 복수의 코일층 중 최상부 및 최하부에 배치된 것들은 상기 코일 패턴이 상기 한 쌍의 연결 패턴 중 하나와 연결될 수 있다.
일 실시 예에서, 상기 외부 전극은 서로 다른 극성의 제1 및 제2 외부 전극을 포함하며, 상기 복수의 코일층 중 최상부에 배치된 것의 연결 패턴은 상기 제1 외부 전극과 연결되고, 최하부에 배치된 것의 연결 패턴은 상기 제2 외부 전극과 연결될 수 있다.
일 실시 예에서, 서로 다른 레벨에 형성된 상기 연결 패턴들을 연결하는 도전성 비아를 더 포함할 수 있다.
일 실시 예에서, 상기 복수의 코일층을 관통하는 홀을 채우는 형태이며, 자성 물질을 포함하는 코어부를 더 포함할 수 있다.
일 실시 예에서, 상기 코어부는 상기 복수의 코일층의 상부와 하부를 커버하는 형태일 수 있다.
한편, 본 발명의 다른 측면은,
이방도금층을 갖는 코일 패턴, 상기 코일 패턴을 커버하는 절연층 및 상기 절연층을 관통하여 상기 코일 패턴과 접속된 도전성 비아를 포함하는 단위 적층체를 복수 개 형성하는 단계와, 상기 복수의 단위 적층체를 정합 적층하는 단계 및 상기 복수의 단위 적층체의 적층 구조의 외부에 외부 전극을 형성하는 단계를 포함하는 코일 전자 부품의 제조방법을 제공한다.
일 실시 예에서, 상기 단위 복층체를 형성하는 단계는 캐리어층의 표면에 상기 코일 패턴을 형성하는 단계와, 상기 코일 패턴 및 상기 연결 패턴을 덮도록 상기 절연층을 형성하는 단계 및 상기 절연층을 관통하여 상기 코일 패턴과 연결된 도전성 비아를 형성하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 단위 적층체를 형성하는 단계는 상기 단위 적층체로부터 상기 캐리어층을 분리하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 형태에서 제안하는 코일 전자 부품을 사용할 경우, 두께가 저감되어 소형화에 유리하면서도 우수한 전기적 특성을 갖도록 구현될 수 있으며, 나아가, 이러한 코일 전자 부품은 일괄 적층 공법 등을 통하여 효과적으로 제조될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 코일 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 실시 형태에 따른 코일 전자 부품의 단면도로서, 코일 패턴, 연결 패턴 및 도전성 비아 등이 드러나도록 절단한 것이다.
도 3 및 4는 도 1의 코일 전자 부품에서 채용될 수 있는 코일층을 위치별로 나타낸 평면도이다.
도 5 내지 13은 본 발명의 일 실시 형태에 따른 코일 전자 부품의 제조방법을 나타낸다.
도 2는 도 1의 실시 형태에 따른 코일 전자 부품의 단면도로서, 코일 패턴, 연결 패턴 및 도전성 비아 등이 드러나도록 절단한 것이다.
도 3 및 4는 도 1의 코일 전자 부품에서 채용될 수 있는 코일층을 위치별로 나타낸 평면도이다.
도 5 내지 13은 본 발명의 일 실시 형태에 따른 코일 전자 부품의 제조방법을 나타낸다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 형태에 따른 코일 전자 부품을 개략적으로 나타낸 사시도이다. 도 2는 도 1의 실시 형태에 따른 코일 전자 부품의 단면도로서, 코일 패턴, 연결 패턴 및 도전성 비아 등이 드러나도록 절단한 것이다. 도 3 및 4는 도 1의 코일 전자 부품에서 채용될 수 있는 코일층을 위치 별로 나타낸 평면도이다.
우선, 도 1 및 도 2를 함께 참조하면, 코일 전자 부품(100)은 복수의 코일층(121, 122), 도전성 비아(123) 및 외부 전극(130, 140)을 포함하는 구조이다. 이 경우, 복수의 코일층(121, 122)은 각각 이방도금층을 갖는 코일 패턴(121)을 포함하며 적층 구조를 이룬다. 또한, 복수의 코일층(121, 122)은 외곽에 형성되어 외부 전극(130, 140)과 연결되는 연결 패턴(122)을 포함할 수 있으며, 다만, 실시 형태에 따라 연결 패턴(122)은 채용되지 않을 수 있다. 본 실시 형태와 같이, 이방도금층을 갖는 코일 패턴(121)의 다층 구조의 경우, 코일 패턴을 지지하기 위하여 통상적으로 사용되던 기판을 사용하지 않고도 안정적인 인덕터 구조를 구현할 수 있으며, 부품(100)의 소형화와 전기적 특성 향상에 유리하다. 또한, 코일 패턴(121) 사이의 절연 거리가 짧기 때문에 직류 전류 특성이 향상될 수 있다. 이하, 코일 전자 부품(100)을 구성하는 각 요소를 설명한다.
복수의 코일층(121, 122)은 상술한 바와 같이, 코일 패턴(121)과 이들의 외곽에 배치된 연결 패턴(122)을 포함한다. 이 경우, 코일 패턴(121)을 피복하도록 제1 절연층(111)이 형성될 수 있으며, 제1 절연층(111)은 연결 패턴(122)도 피복할 수 있다. 제1 절연층(111)은 예컨대 후술할 바와 같이, 코일 패턴(121)을 형성한 후 솔더 레지스트 등의 물질로 코일 패턴(121)을 코팅하여 얻어질 수 있다.
코일 패턴(121)은 적층 방향을 따라 코일 형태를 형성한다. 이 경우, 도 2에 도시된 형태와 같이 서로 다른 레벨에 형성된 코일 패턴들(121)은 도전성 비아(123)에 의하여 연결될 수 있다. 코일 패턴(121)에는 도전성 비아(123)와의 연결을 위한 패드 영역이 형성될 수도 있지만 본 실시 형태처럼 코일 패턴(121)은 패드를 따로 구비하지 않을 수 있으며(도 3 및 도 4 참조), 이에 따라 인덕터의 코일 영역이나 바디 영역 등이 증가되어 부품(100)의 특성이 향상될 수 있다. 연결 패턴(122)은 코일 패턴(121)과 외부 전극(130, 140) 사이에 배치되어 안정적인 전기 연결이 확보될 수 있도록 하며, 각 코일층(120)에 구비되어 서로 다른 레벨에 형성된 연결 패턴들(122)은 도전성 비아(123)에 의하여 연결될 수 있다. 이 경우, 전기 접속의 신뢰성과 전기적 특성의 향상을 위하여 하나의 연결 패턴(122)에 복수의 도전성 비아(123)가 연결될 수 있다(도 3 및 도 4 참조).
본 실시 형태의 경우, 코일 패턴(121)은 도금 공정으로 형성되며, 이방도금층을 포함한다. 이에 따라, 코일 패턴(121)은 제1층(L1) 및 그 위에 형성되며 제1층(L1)보다 폭이 넓은 형상의 제2층(L2)을 포함할 수 있다. 후술할 바와 같이, 제1층(L1)은 마스크 패턴 형태의 제3 절연층(113) 사이에 패턴 도금된 형태로 제공될 수 있다. 그리고 제2층(L2)은 이방도금층을 포함하는데, 더욱 구체적으로는 등방도금 후 이방도금 공정을 적용하여 코일 패턴(121)의 폭 대비 두께를 향상시킬 수 있다. 한편, 연결 패턴(122)은 코일 패턴(121)과 동일한 구조를 가질 수 있으며, 코일 패턴(121) 및 연결 패턴(122)을 형성하기 위한 금속 물질의 경우, 구리(Cu), 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au) 또는 백금(Pt) 등의 단독 또는 혼합 물질이 있다.
도전성 비아(123)는 서로 다른 층에 위치한 코일 패턴(121)을 연결하기 위한 것이다. 도전성 비아(123)는 다층의 도금층으로 형성될 수 있으며, 예컨대, Cu층 및 Sn층의 적층 구조를 포함할 수 있다. 이 경우, 도전성 비아(123)와 코일 패턴(121)의 계면에는 금속간 화합물이 형성될 수 있다. 통상적인 빌드-업(Build-up) 방식의 PCB(Printed Circuit Board) 기술을 이용할 경우, 도전성 비아는 회로 패턴과 동일한 재질의 금속재료로 형성되기 때문에 금속간 화합물은 나타나지 않지만, 후술할 바와 같이 일괄 적층 공법을 사용할 경우 코일 패턴(121)을 이루는 물질과 도전성 비아(123)를 이루는 물질, 예컨대, Sn이 확산 결합하여 전기적 접속이 효과적으로 이루어질 수 있다. 다만, 도전성 비아(123)는 본 실시 형태와 같은 다층 구조로만 이루어지는 것은 아니며 단층 구조로 이루어질 수도 있을 것이다.
제2 절연층(112)은 적어도 제1 절연층(111)의 측면을 피복하며, 인덕터의 바디를 형성하는 일 요소로 사용될 수 있는 물질 중 적절한 것을 선택할 수 있다. 제2 절연층(112)은 예컨대, 수지, 세라믹, 페라이트 등을 예로 들 수 있다. 본 실시 형태의 경우, 후술할 바와 같이 제2 절연층(112)은 코일 패턴(121)의 형성을 위한 후막 마스크 패턴으로 제공될 수 있다. 이 경우, 제2 절연층(112)은 감광성 절연재를 이용할 수 있으며, 이에 의하여 포토 리소그래피 공정을 통한 미세 패턴의 구현이 가능할 수 있다. 예를 들어, 제2 절연층(112)에는 감광성 유기물이나 감광성 수지가 포함될 수 있으며, 이 외에 제2 절연층(112)에는 필러(Filler) 성분으로서 SiO2/Al2O3 /BaSO4/Talc 등의 무기 성분이 더 포함될 수 있다.
도 2에 도시된 형태와 같이, 제3 절연층(113)은 코일 패턴(121)에서 제1층(L1)의 측면을 피복할 수 있으며, 더욱 구체적으로, 제1층(L1)의 측면과 제2층(L2)의 하면과 접촉하는 형태일 수 있다. 상술한 바와 같이, 제3 절연층(113)은 코일 패턴(121) 중 제1층(L1)의 형성을 위한 마스크 패턴으로 제공될 수 있으며, 감광성 물질로 이루어질 수 있다. 제3 절연층(113)이 감광성 물질로 이루어지는 경우 코일 패턴(121) 등을 보다 미세하게 구현할 수 있으며, 이는 부품(100)의 소형화에 유리하게 작용할 수 있다.
도 3 및 도 4를 참조하여 코일 패턴(121)과 연결 패턴(122)의 형태를 보다 상세히 설명한다. 외부 전극(130, 140)과 접속하기 위하여 각각의 코일층(121, 122)은 연결 패턴(122)을 한 쌍 포함할 수 있으며, 이 경우, 한 쌍의 연결 패턴(122)은 서로 대향하는 위치에 마주보도록 배치될 수 있다.
복수의 코일층(121, 122) 중 최상부 및 최하부에 배치된 것들은 코일 패턴(121)이 한 쌍의 연결 패턴(122) 중 하나와 연결될 수 있다. 도 2를 기준으로, 도 3은 최상부에 배치된 코일층을, 도 4는 최하부에 배치된 코일층을 나타낸다. 외부 전극(130, 140)은 서로 다른 극성의 제1 외부 전극(130)과 제2 외부 전극(140)을 포함할 수 있는데, 이 경우, 복수의 코일층(121, 122) 중 최상부에 배치된 것의 연결 패턴(도 3의 좌측 122)은 제1 외부 전극(130)과 연결되고, 최하부에 배치된 것의 연결 패턴(도 4의 우측 122)은 제2 외부 전극(140)과 연결될 수 있다. 이러한 형태에 의하여, 제1 및 제2 외부 전극(130, 140) 사이에는 복수의 코일층(120)에 의한 코일 구조가 형성될 수 있다.
한편, 코일층(121, 122)이 3개 이상 구비되는 경우, 최상부 및 최하부의 사이에 배치된 것, 즉, 중간 레벨의 코일층(121, 122)은 코일 패턴(121)이 연결 패턴(122)과 연결되지 않을 수 있다. 중간 레벨의 코일층(121, 122)에서 연결 패턴(122)이 코일 패턴(121)과 연결되지 않더라도 도 2에 도시된 형태와 같이, 한 쌍의 연결 패턴(122) 중 하나는 제1 외부 전극(130)과, 나머지 하나는 제2 외부 전극(140)과 연결될 수 있다. 다시 말해, 복수의 코일층(121, 122) 각각에 구비된 한 쌍의 연결 패턴(122) 중 하나는 제1 외부 전극(130)과, 나머지 하나는 제2 외부 전극(140)과 연결될 수 있으며, 이러한 구조에 의하여 코일 패턴(121)과 외부 전극(130, 140) 사이의 직류 저항 특성이 향상될 수 있다. 또한, 연결 패턴(122)을 사용함으로써 번짐 도금, 선 도금 등의 방식으로 외부 전극(130, 140)을 효과적으로 형성할 수 있다.
한편, 상술한 바와 같이 복수의 코일층(120)과 전기적으로 연결된 외부 전극(130, 140)은 한 쌍으로 구성될 수 있으며, 서로 대향하는 위치에 배치될 수 있다. 이 경우, 도 2에 도시된 형태와 같이, 외부 전극(130, 140)은 다층 구조를 가질 수 있으며, 예컨대, 제1층(131, 141) 및 제2층(132, 142)을 포함할 수 있다. 제1층(131, 141)은 복수의 코일층(120)과 접촉된 Cu 등의 선도금 패턴일 수 있으며, 다른 예에서는 연성 전극 형태로 채용될 수 있다. 이 경우, 상기 연성 전극은 부품(100)에 작용하는 충격 등을 완화할 수 있으며, 이를 위하여 예컨대, 절연성 수지 및 도전성 입자를 포함하는 구조를 가질 수 있다. 제2층(132, 142)은 더욱 구체적으로 복수의 도금층을 포함할 수 있다. 예컨대 복수의 도금층은 니켈(Ni) 도금층과 주석(Sn) 도금층을 포함할 수 있다.
본 실시 형태에 따른 코일 전자 부품(100)은 코어부(110)를 더 포함할 수 있다. 코어부(100)는 도 2에 도시된 형태와 같이, 복수의 코일층(121, 122)을 관통하는 홀을 자성 물질 등이 채우는 형태이며, 이러한 코어부(100)에 의하여 코일 전자 부품(100)의 자기적 특성이 향상될 수 있다. 이 경우, 코어부(100)는 도 2에 도시된 형태와 같이, 상하부로 연장되어 복수의 코일층(120)의 상부와 하부를 커버하는 형태일 수 있다.
이하, 도 5 내지 13을 참조하여 상술한 구조를 갖는 코일 전자 부품의 제조방법의 일 예를 설명한다.
상술한 바와 같이 상술한 코일 전자 부품은 복수의 단위 적층체를 일괄하여 정합 적층하는 방법으로 제조될 수 있으며, 그 예로서, 도 5 내지 10에 도시된 형태와 같이 절연층(111, 112, 113), 코일 패턴(121), 연결 패턴(122), 도전성 비아(123) 등을 포함하는 단위 적층체를 제작한다.
우선, 도 5에 도시된 형태와 같이, 캐리어층(201)을 마련하여 그 위에 마스크 패턴을 형성하며, 상기 마스크 패턴은 상술한 제3 절연층(113)에 해당한다. 캐리어층(201)은 열 경화성 수지의 재질로 이루어질 수 있으며, 표면에는 동박층(202, 203)이 형성되어 있을 수 있다. 이에 따라, 캐리어층(201)은 동박 적층판(Copper Clad Laminate)의 형태로 제공될 수 있다. 동박층(202, 203)은 코일 패턴(121) 및 연결 패턴(122)의 형성을 위한 시드나 후속 공정에서 캐리어층(201)을 용이하기 분리하는 기능 등을 수행하며, 실시 형태에 따라서는 제외될 수도 있을 것이다. 제3 절연층(113)은 코일 패턴(121)과 연결 패턴(122), 더욱 구체적으로는 이들의 제1층(L1)에 대응하는 형상의 오픈 영역을 갖는 형상이며, 예컨대, 감광성 필름을 노광 및 현상하여 얻어질 수 있다.
다음으로, 도 6에 도시된 형태와 같이, 제2 절연층(112)을 형성하며 상술한 바와 같이 제2 절연층(112)도 감광성 필름을 노광 및 현상하여 얻어질 수 있다. 제2 절연층(112)은 코일 패턴(121)과 연결 패턴(122), 더욱 구체적으로는 이들의 제2층(L2)의 형성을 위한 마스크 패턴으로 제공되며, 이에 대응하는 형상의 오픈 영역을 갖는다.
다음으로, 도 7에 도시된 형태와 같이, 제1 절연층(113) 및 제2 절연층(112)을 마스크 패턴으로 이용하여 코일 패턴(121)과 연결 패턴(122)을 형성한다. 상술한 바와 같이, 제1층(L1)은 패턴도금으로, 제2층(L2)은 이방도금으로 형성될 수 있으며, 이 경우, 제2층(L2)은 등방도금 후 이방도금을 수행하여 얻어질 수도 있다. 이 경우, 코일 패턴(121)과 연결 패턴(122)은 캐리어층(201)의 상면 및 하면에 모두 형성될 수 있으며, 이에 의하여 단일 공정으로 2개의 단위 적층체를 얻을 수 있다.
다음으로, 도 8에 도시된 형태와 같이, 코일 패턴(121) 및 연결 패턴(122)을 덮도록 제1 절연층(111)을 형성하며, 제1 절연층(111)은 솔더 레지스트 필름 등을 코일 패턴(121) 및 연결 패턴(122) 상에 적층하여 형성될 수 있다. 그리고, 제1 절연층(111)을 일부 제거하여 도전성 비아 형성을 위한 홀(h)을 형성한다. 이를 위하여 제1 절연층(111)을 UV 등으로 노광 및 현상하여 홀(h)을 형성할 수 있다. 이후 도 9에 도시된 형태와 같이, 제1 절연층(111)의 홀(h)을 채우도록 도전성 비아(123)를 형성하며, 예컨대, Cu층과 Sn층을 도금하여 다층 구조의 도전성 비아(123)를 형성할 수 있다.
다음으로, 도 10에 도시된 형태와 같이, 앞선 공정에서 얻어진 절연층(111, 112, 113), 코일층(121, 122) 및 도전성 비아(123)를 포함하는 단위 적층체로부터 캐리어층(201)을 분리한다. 필수적인 사항은 아니지만, 본 분리 공정을 위하여 절연층(111) 상에 지지층(204)을 형성할 수 있을 것이다. 또한, 캐리어층(201)의 분리 후 절연층(111, 112, 113)과 코일층(121, 122) 등에 동박층(203)이 잔존하는 경우, 도 10의 아래에 도시된 것처럼 이를 제거할 수 있으며 당 기술 분야에서 알려진 에칭 공정을 적절히 적용할 수 있다.
다음으로, 도 11에 도시된 형태와 같이, 개별적으로 얻어진 다수의 단위 적층체(210)를 정합하여 일괄적으로 적층한다. 이 경우 열과 압력을 가하여 적층 구조물을 얻을 수 있다. 또한, 적층 시에는 최하부에 추가적인 절연층(111)을 배치할 수 있다. 이렇게 얻어진 적층 구조의 경우 따로 소성 공정을 거치지 않고도 안정적으로 층간 결합이 구현될 수 있다.
본 실시 형태와 같이, 미리 제작된 단위 적층체(210)를 한번에 적층하여 바디를 형성함으로써 각 층을 순차적으로 적층하는 공법과 비교하여 전체 공정 수와 공정 시간을 줄일 수 있으며, 이는 공정 비용 감소로 이어진다. 또한, 본 실시 형태에 따른 제조 방법의 경우, 코일층(121, 122)의 개수나 두께를 적절히 조절함으로써 코일 전자 부품(100)의 크기, 전기적 특성 등의 사양을 효과적으로 구현하는 데에도 유리하다. 다만, 본 실시 형태에서는 복수의 단위 적층체(210)를 한번에 적층하였으나 단위 적층체(210)의 개수에 따라 2회나 그 이상으로 나누어서 적층할 수도 있을 것이다.
다음으로, 도 12 및 도 13에 도시된 형태와 같이, 코일층(121, 122)에 홀(H)을 형성한 후 이를 자성 물질 등으로 충진하여 코어부(110)를 형성한다. 이 경우, 코어부(110)는 코일층(121, 122)과 절연층(111, 112, 113)의 측면을 커버하도록 형성될 수 있다. 이후, 코어부(110)를 적절한 연마 공정으로 일부 제거하여 연결 패턴(122) 등을 노출시킬 수 있다. 다만, 코어부(110) 형성 공정은 본 발명에서 반드시 필요한 공정은 아니라 할 것이며, 실시 형태에 따라 생략될 수 있다. 이후, 코일층(121, 122)과 연결되도록 외부 전극을 형성하여 코일 전자 부품을 얻을 수 있다. 이 경우, 외부로 노출된 연결 패턴(122) 상에 번짐 도금, 선 도금 등의 공정을 적용하여 효과적으로 외부 전극을 형성할 수 있을 것이다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 코일 전자 부품
110: 코어부
111, 112, 113: 절연층
121: 코일 패턴
122: 연결 패턴
123: 도전성 비아
130, 140: 외부 전극
201: 캐리어층
202, 203: 동박층
204: 지지층
210: 단위 적층체
110: 코어부
111, 112, 113: 절연층
121: 코일 패턴
122: 연결 패턴
123: 도전성 비아
130, 140: 외부 전극
201: 캐리어층
202, 203: 동박층
204: 지지층
210: 단위 적층체
Claims (17)
- 이방도금층을 갖는 코일 패턴과, 상기 코일 패턴의 외곽에 배치되어 외부로 노출된 연결 패턴을 각각 포함하며 적층 구조를 이루는 복수의 코일층;
서로 다른 레벨에 형성된 상기 코일 패턴들을 연결하는 제1 도전성 비아;
서로 다른 레벨에 형성된 상기 연결 패턴들을 연결하는 복수의 제2 도전성 비아; 및
상기 복수의 코일층과 전기적으로 연결된 외부 전극;
을 포함하는 코일 전자 부품.
- 제1항에 있어서,
상기 코일 패턴은 제1층 및 상기 제1층 상에 형성되며 상기 제1층보다 폭이 넓은 형상의 제2층을 포함하는 코일 전자 부품.
- 제2항에 있어서,
상기 코일 패턴을 피복하는 제1 절연층을 더 포함하는 코일 전자 부품.
- 이방도금층을 갖는 코일 패턴을 각각 포함하며 적층 구조를 이루는 복수의 코일층;
서로 다른 레벨에 형성된 상기 코일 패턴들을 연결하는 도전성 비아;
상기 코일 패턴을 피복하는 제1 절연층;
적어도 상기 제1 절연층의 측면을 피복하는 제2 절연층; 및
상기 복수의 코일층과 전기적으로 연결된 외부 전극;
을 포함하는 코일 전자 부품.
- 제4항에 있어서,
제1층(L1)의 측면을 피복하는 제3 절연층을 더 포함하는 코일 전자 부품.
- 제5항에 있어서,
상기 제3 절연층은 제1층(L1)의 측면과 제2층(L2)의 하면과 접촉하는 형태인 코일 전자 부품.
- 제5항에 있어서,
상기 제3 절연층은 감광성 물질로 이루어진 코일 전자 부품.
- 삭제
- 제1항에 있어서,
상기 복수의 코일층은 각각 상기 연결 패턴을 한 쌍 포함하는 코일 전자 부품.
- 제9항에 있어서,
상기 복수의 코일층 중 최상부 및 최하부에 배치된 것들은 상기 코일 패턴이 상기 한 쌍의 연결 패턴 중 하나와 연결된 코일 전자 부품.
- 제10항에 있어서,
상기 외부 전극은 서로 다른 극성의 제1 및 제2 외부 전극을 포함하며, 상기 복수의 코일층 중 최상부에 배치된 것의 연결 패턴은 상기 제1 외부 전극과 연결되고, 최하부에 배치된 것의 연결 패턴은 상기 제2 외부 전극과 연결된 코일 전자 부품.
- 삭제
- 제1항에 있어서,
상기 복수의 코일층을 관통하는 홀을 채우는 형태이며, 자성 물질을 포함하는 코어부를 더 포함하는 코일 전자 부품.
- 제13항에 있어서,
상기 코어부는 상기 복수의 코일층의 상부와 하부를 커버하는 형태인 코일 전자 부품.
- 삭제
- 삭제
- 삭제
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |