KR20180040261A - 실리콘 막 형성 방법, 패턴 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

실리콘 막 형성 방법, 패턴 형성 방법 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20180040261A
KR20180040261A KR1020160131908A KR20160131908A KR20180040261A KR 20180040261 A KR20180040261 A KR 20180040261A KR 1020160131908 A KR1020160131908 A KR 1020160131908A KR 20160131908 A KR20160131908 A KR 20160131908A KR 20180040261 A KR20180040261 A KR 20180040261A
Authority
KR
South Korea
Prior art keywords
film
silicon
forming
mask
patterns
Prior art date
Application number
KR1020160131908A
Other languages
English (en)
Other versions
KR102657787B1 (ko
Inventor
황선혜
조윤정
김남건
이공수
임바드로
정원웅
조윤철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160131908A priority Critical patent/KR102657787B1/ko
Priority to US15/700,491 priority patent/US10553449B2/en
Priority to CN201710946191.4A priority patent/CN107946174B/zh
Publication of KR20180040261A publication Critical patent/KR20180040261A/ko
Application granted granted Critical
Publication of KR102657787B1 publication Critical patent/KR102657787B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/024—Group 12/16 materials
    • H01L21/02406—Sulfides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F11/00—Inhibiting corrosion of metallic material by applying inhibitors to the surface in danger of corrosion or adding them to the corrosive agent
    • C23F11/08—Inhibiting corrosion of metallic material by applying inhibitors to the surface in danger of corrosion or adding them to the corrosive agent in other liquids
    • C23F11/18—Inhibiting corrosion of metallic material by applying inhibitors to the surface in danger of corrosion or adding them to the corrosive agent in other liquids using inorganic inhibitors
    • C23F11/182—Sulfur, boron or silicon containing compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02474—Sulfides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

패턴 형성 방법에 있어서, 기판 상에 식각 대상막을 형성한다. 식각 대상막 상에 희생 패턴들을 형성한다. 희생 패턴들 상에 황 함유 화합물을 공급하여 씨드막을 형성한다. 씨드막 상에 실리콘 전구체를 공급하여 마스크 패턴들을 형성한다. 마스크 패턴들을 사용하여 식각 대상막을 부분적으로 식각한다.

Description

실리콘 막 형성 방법, 패턴 형성 방법 및 반도체 장치의 제조 방법{METHODS OF FORMING A SILICON LAYER, METHODS OF FORMING A PATTERN AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 실리콘 막 형성 방법, 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 실리콘 전구체를 사용한 실리콘 막 형성 방법, 및 상기 실리콘 막 형성을 포함하는 패턴 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 게이트 전극, 배선, 콘택, 절연 패턴 등과 같은 미세 패턴 형성을 위한 마스크로서, 비정질 카본층(Amorphous Carbon Layer: ACL), 스핀-온 하드마스크(Spin-On Hardmask: SOH) 막 등과 같은 탄소 계열 막이 활용될 수 있다. 상기 탄소 계열 막 상에 식각 선택비 향상을 위해 추가적인 마스크 막이 형성될 수 있다.
그러나, 상기 탄소 계열 막은 표면의 화학적 활성이 부족하여 상기 마스크 막 형성이 곤란하거나, 형성된 마스크 막의 기계적 불량이 야기될 수 있다.
본 발명의 일 과제는 향상된 기계적, 구조적 특성을 갖는 실리콘 막 형성 방법에 관한 것이다.
본 발명의 일 과제는 향상된 기계적, 구조적 특성을 갖는 패턴 형성 방법에 관한 것이다.
본 발명의 일 과제는 상기 패턴 형성 방법을 활용한 반도체 장치의 제조 방법에 관한 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 패턴 형성 방법에 따르면, 기판 상에 식각 대상막을 형성할 수 있다. 상기 식각 대상막 상에 희생 패턴들을 형성할 수 있다. 상기 희생 패턴들 상에 황 함유 화합물을 공급하여 씨드막을 형성할 수 있다. 상기 씨드막 상에 실리콘 전구체를 공급하여 마스크 패턴들을 형성할 수 있다. 상기 마스크 패턴들을 사용하여 상기 식각 대상막을 부분적으로 식각할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 패턴 형성 방법에 따르면, 기판 상에 식각 대상막을 형성할 수 있다. 상기 식각 대상막 상에 제1 마스크들을 형성할 수 있다. 상기 제1 마스크들 상에 황 함유 화합물을 공급하여 씨드막을 형성할 수 있다. 상기 씨드막 상에 실리콘 전구체를 공급하여 상기 제1 마스크들의 측벽들 상에 희생 스페이서들을 형성할 수 있다. 상기 희생 스페이서들 사이에 제2 마스크들을 형성할 수 있다. 상기 희생 스페이서들을 제거할 수 있다. 상기 제1 마스크들 및 상기 제2 마스크들을 사용하여 상기 식각 대상막을 부분적으로 식각할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 패턴 형성 방법에 따르면, 기판 상에 식각 대상막을 형성할 수 있다. 상기 식각 대상막 상에 제1 마스크 막을 형성할 수 있다. 상기 제1 마스크 막 상에 황 함유 화합물을 포함하는 가스를 공급하여 씨드막을 형성할 수 있다. 상기 씨드막 상에 제2 마스크 막을 형성할 수 있다. 상기 제2 마스크 막을 패터닝하여 제2 마스크 패턴을 형성할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 기판 상에 소자 분리막을 형성하여 상기 기판의 상부로부터 액티브 패턴들을 형성할 수 있다. 상기 액티브 패턴들 및 상기 소자 분리막 상에 제1 희생 패턴들을 형성할 수 있다. 상기 제1 희생 패턴들 상에 황 함유 화합물을 공급하여 제1 씨드막을 형성할 수 있다. 상기 제1 씨드막 상에 실리콘 전구체를 공급하여 상기 제1 희생 패턴들의 측벽들 상에 제1 마스크 패턴들을 형성할 수 있다. 상기 제1 마스크 패턴들을 사용하여 상기 액티브 패턴들 및 상기 소자 분리막을 부분적으로 식각하여 게이트 트렌치들을 형성할 수 있다. 상기 게이트 트렌치들 내에 게이트 구조물들을 형성할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 실리콘 막 형성 방법에 따르면 하부막 상에 실리콘-황 화합물 또는 황 함유 가스를 공급하여 씨드막을 형성할 수 있다. 상기 씨드막 상에 실리콘 전구체를 공급하여 실리콘 막을 형성할 수 있다.
전술한 본 발명의 예시적인 실시예들에 따르면, 실리콘 막 형성을 위해 예를 들면, 탄소 계열 물질을 포함하는 하부 막 상에 황 함유 화합물을 공급하여 씨드막을 형성할 수 있다. 이후, 상기 씨드막 상에 실리콘 전구체를 공급하여 상기 씨드막 상에 실리콘 막을 형성할 수 있다. 상기 씨드막 표면에 노출된 황 원자 및 상기 실리콘 전구체에 포함된 실리콘 원자 사이의 실리콘 설파이드(Si-S) 결합 형성과 같은 화학적 상호 작용에 의해 균일한 프로파일의 상기 실리콘 막이 형성될 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1, 도 2, 도 3a 및 도 3b는 예시적인 실시예들에 따른 실리콘 막 형성 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 8은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 16은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 21은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 22 내지 도 31은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 평면도 및 단면도들이다.
도 32 내지 도 41은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 1, 도 2, 도 3a 및 도 3b는 예시적인 실시예들에 따른 실리콘 막 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 하부막(110)을 형성할 수 있다.
기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판이 사용될 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상에는 게이트 구조물, 불순물 영역, 배선, 플러그 등과 같은 회로 구조물, 및/또는 층간 절연막이 형성될 수 있다.
예시적인 실시예들에 따르면, 하부막(110)은 탄소 계열 물질을 포함할 수 있다. 예를 들면, 하부막(110)은 탄소 및 산소로 실질적으로 구성되며, 탄소의 원자비가 산소의 원자비보다 큰 탄소 계열 물질로 형성될 수 있다.
예를 들면, 하부막(110)은 비정질 탄소층(Amorphous Carbon Layer: ACL)으로 형성될 수 있다. 일부 실시예들에 있어서, 하부막(110)은 탄소 계열의 스핀-온 하드마스크(Spin-On Hardmask: SOH) 물질과 같은 유기 물질을 사용하여 형성될 수 있다. 일부 실시예들에 있어서, 하부막(110)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 일부 실시예들에 있어서, 하부막(110)은 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질, 또는 폴리실리콘과 같은 반도체 물질을 포함할 수도 있다.
도 2를 참조하면, 하부막(110) 상에 황 함유 화합물을 공급하여 씨드막(seed layer)(120)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 황 함유 화합물은 가스 형태로 공급될 수 있다.
상기 황 함유 화합물은 실리콘-황 화합물을 포함하며, 이 경우 씨드막(120)은 실리콘 씨드막으로 형성될 수 있다. 상기 실리콘-황 화합물은 상기 실리콘 씨드막 형성을 위한 실리콘-황 전구체로 제공될 수 있다. 일부 실시예들에 있어서, 상기 실리콘-황 화합물은 하기의 화학식 1 내지 화학식 4로 표시되는 화합물 중 적어도 하나를 포함할 수 있다.
[화학식 1]
Figure pat00001
[화학식 2]
Figure pat00002
[화학식 3]
Figure pat00003
[화학식 4]
Figure pat00004
상기 화학식 1 내지 화학식 4에서, R1, R2, R3, R4, R5 및 R6은 각각 독립적으로 수소(H), R7, R8, SR7, NR7R8, OR7, SiR7 또는 R7SR8 중에서 선택될 수 있다. R7 및 R8는 각각 독립적으로 H, 할로겐(F, Cl, Br 또는 I), C1-C10 알킬, C3-C10 알케닐, C3-C10 알키닐, C6-C10 아릴, C3-C10 헤테로아릴, C3-C10 시클로알킬, C3-C10 시클로알케닐, C3-C10 시클로알키닐, C3-C10 헤테로시클로알킬, 또는 이들의 조합 중에서 선택될 수 있다. 용어 "알킬, 알케닐, 알키닐"은 선형 구조 및 분지 구조를 포함할 수 있다.
상기 화학식 1에서, R1, R2, R3 또는 R4 중 적어도 하나는 황(S)을 함유한 SR7 일 수 있다. 상기 화학식 2에서 R1, R2, R3, R4, R5 및 R6 중 적어도 하나는 SR7 일 수 있다.
상기 화학식 4에서, R9는 황(S) 또는 R10(S)nR11 중에서 선택될 수 있다. R10 및 R11은 각각 독립적으로 상술한 R7, R8 또는 NR7R8 중에서 선택될 수 있다. n은 1 이상의 정수일 수 있다. 예를 들면, n은 1 내지 5의 정수일 수 있다.
일부 실시예들에 있어서, 상기 실리콘-황 화합물은 2개 이상의 황 원자를 포함할 수 있다. 이에 따라, 하부막(110) 표면 및 후속으로 도입되는 실리콘 전구체와의 상호 작용이 보다 촉진될 수 있다. 예를 들면, 상기 실리콘-황 화합물은 비스(터트-부틸티오)실란(bis(tert-butylthio)silane: BBTS), 비스(프로필티오)실란(bis(propylthio)silane), 비스(터트-부틸설퍼)디클로로 실란(bis(tert-butylsulfur)dichloro silane) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
예를 들면, 상기 실리콘-황 화합물은 열 분해되어 친전자성(electrophillic)을 갖는 실리콘 원자를 포함하는 활성 실리콘 중간체가 생성될 수 있다. 상기 활성 실리콘 중간체가 상술한 바와 같이, 다양한 유기/무기 물질을 포함하는 하부막(110) 표면 상에 흡착되어 씨드막(120)이 형성될 수 있다.
일부 실시예들에 있어서, 상기 황 함유 화합물은 황화 수소(예를 들면, H2S)와 같은 황 함유 가스를 포함할 수 있다. 이 경우, 하부막(110)의 표면은 상기 황 함유 화합물에 의해 실질적으로 표면 처리되어, 하부막(110) 상부로부터 황 함유부가 형성되며, 상기 황 함유부가 실질적으로 후속 실리콘 막 형성을 위한 씨드막으로 제공될 수 있다.
도 3a 및 도 3b를 참조하면, 씨드막(120) 상에 실리콘 전구체를 공급하여 실리콘 막(130, 135)을 형성할 수 있다. 예를 들면, 상기 실리콘 전구체는 모노실란, 디실란, 디클로로실란과 같은 실란 계열 화합물을 포함할 수 있다. 일부 실시예들에 있어서, 도 3b에 도시된 바와 같이, 실리콘 막(135)은 씨드막(120)과 실질적으로 병합될 수 있다.
예시적인 실시예들에 따르면, 씨드막(120) 상부에 노출된 황 원자 및 상기 실리콘 전구체의 실리콘 원자 사이의 실리콘-설파이드(Si-S) 결합이 생성될 수 있다. 이에 따라, 씨드막(120)에 대해 향상된 접착력, 안정성으로 실리콘 막(130, 135)이 형성될 수 있다. 또한, 표면 거칠기가 향상된 균일한 두께 및 프로파일의 실리콘 막(130, 135)이 형성될 수 있다.
이하에서는, 구체적인 화학 메커니즘을 통해 씨드막(120) 및 실리콘 막(130)의 형성 과정을 예시적으로 설명한다.
[메커니즘 1]
Figure pat00005
상기 메커니즘 1을 참조하면, 예를 들면 S10 단계에서, 실리콘-황 화합물로서 BBTS가 증착 챔버 내에서 열분해되면서, 터트-부틸기가 제거되고, SiS2 구조를 갖는 활성 실리콘 중간체가 생성될 수 있다. 상기 활성 실리콘 중간체는 선형 타입(실리콘-황 이중 결합 포함) 또는 시클릭(cyclic) 타입으로 존재하며, 실리콘 원자의 친전자성이 증가될 수 있다.
S20 단계에서, 상기 활성 실리콘 중간체는 예를 들면, 탄소 결합(예를 들면, 탄소 파이 결합(C=C) 또는 카르보닐 결합)을 포함하는 하부막(110) 표면에 결합하여 씨드막(120)이 형성될 수 있다. 씨드막(120) 상면에는 황 원자가 노출될 수 있다. 씨드막(120) 형성 시, 하부막(110)과 상기 실리콘-황 화합물 사이의 카본-설파이드(C-S) 결합 또는 카본-실리콘(C-Si) 결합이 생성되어 씨드막(120) 형성이 촉진될 수 있다.
S30 단계에서, 씨드막(120) 상으로 실리콘 전구체(예를 들면, 디실란)이 도입되고, S-H 결합 및/또는 Si-S 결합 형성을 통해 예를 들면, 폴리실리콘 막질의 실리콘 막(130, 135)이 형성될 수 있다.
S20 단계에서 도시된 바와 같이, 씨드막(120)에서의 황원자들은 화학적으로 불안정한 시클릭 형태로 존재하므로, 고반응성을 가질 수 있다. 따라서, S30 단계에서 도시된 바와 같이, 황 원자들은 쉽게 라디칼 형태로 변환되어 상기 실리콘 전구체와 쉽게 반응할 수 있다.
[메커니즘 2]
Figure pat00006
상기 메커니즘 2를 참조하면, 예를 들면 하부막(110) 상면 상에는 부분 양전하를 갖는 탄소 원자 및/또는 수소 원자들이 노출될 수 있다. 이후, 황화 수소와 같은 황 함유 가스가 도입되면, 상대적으로 전자가 풍부한 황 원자에 부분 음전하가 형성되면서 하부막(110)의 상기 상면 상에 노출된 상기 탄소 원자들 및/또는 수소 원자들과 상호 작용을 통한 S-C 결합 및/또는 S-H 결합이 형성될 수 있다. 따라서, 상술한 바와 같이, 하부막(110)의 상부에 상기 황 함유부가 형성될 수 있다.
이후, 후속 증착 공정을 위한 실리콘 전구체(예를 들면, 모노 실란(SiH4))가 도입되는 경우 황 원자 및 실리콘 원자 사이의 실리콘-설파이드결합(점선으로 표시됨) 형성에 의해 실리콘 막(130,135)의 형성이 촉진될 수 있다.
일부 예시적인 실시예들에 있어서, 실리콘 막(130, 135) 형성 시, 상기 실리콘 전구체와 함께 예를 들면, 보레인(borane), 포스핀(phosphine) 등과 같은 도펀트 화합물이 함께 도입될 수 있다. 이 경우, 실리콘 막(130, 135)은 도핑된 폴리실리콘을 포함하며, 도전성을 가질 수 있다.
일부 실시예들에 있어서, 실리콘 막(130, 135) 형성 시, 상기 실리콘 전구체와 함께 산소 및/또는 질소를 함유하는 반응 가스가 함께 도입될 수 있다. 이 경우, 실리콘 막(130, 135)은 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 산질화막으로 형성될 수 있다. 상기 반응 가스는 예를 들면, O2, O3, H2O, N2, N2O, N02, NH3 등을 포함하며, 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
씨드막(120) 및 실리콘 막(130, 135)은 예를 들면, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 원자층 증착 공정(Atomic Layer Deposition: ALD)을 통해 형성될 수 있다. 일부 실시예들에 있어서, 씨드막(120) 및 실리콘 막(130, 135)은 인-시투(in-situ) 증착 공정을 통해 형성될 수 있다.
실리콘 막(130, 150)은 반도체 장치에 포함되는 폴리실리콘 막, 게이트 막, 절연막 등으로 다양하게 활용될 수 있다. 일부 실시예들에 있어서, 실리콘 막(130, 150)은 예를 들면, 폴리실리콘 계열의 마스크 막으로 활용될 수 있다.
상술한 바와 같이, 상기 황-함유 화합물을 사용한 씨드막(120)은 상기 활성 실리콘 중간체를 통해 탄소 계열의 유기막, 산화물 또는 질화물 계열의 무기 절연막, 금속 계열의 무기막 상에 높은 흡착성 또는 친화도로 형성될 수 있다. 또한, 씨드막(120)에 포함된 황 원자의 매개 작용에 의해 향상된 기계적, 화학적 특성을 갖는 실리콘 막(130, 135)이 형성될 수 있다.
도 4 내지 도 8은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다. 도 1, 도 2, 도 3a 및 도 3b를 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및 공정에 대한 상세한 설명은 생략된다.
도 4를 참조하면, 기판(100) 상에 식각 대상막(103), 버퍼막(105) 및 제1 마스크 막(140)을 순차적으로 형성할 수 있다.
식각 대상막(103)은 예시적인 실시예들에 따른 패턴 형성 방법에 의해 미세 패턴으로 변환되는 층을 지칭할 수 있다. 식각 대상막(103)은 기판(100) 상에 형성되어, 예를 들면 기판 상에 형성된 회로 구조물을 적어도 부분적으로 덮을 수 있다. 이 경우, 식각 대상막(103)은 실리콘 산화물 계열 물질을 포함하는 층간 절연막으로 제공될 수 있다. 일부 실시예들에 있어서, 식각 대상막(103)은 금속, 금속 질화물, 금속 실리사이드, 금속 실리사이드 질화막 등을 포함하는 도전막으로 형성될 수도 있다.
버퍼막(105)은 식각 대상막(103) 상에 형성되어 식각 대상막(103)의 손상 또는 과식각을 방지 또는 감소시킬 수 있다. 예를 들면, 버퍼막(105)은 식각 저지막으로 제공될 수 있다. 버퍼막(105)은 실리콘 산질화물 또는 실리콘 질화물을 포함하도록 형성될 수 있다.
제1 마스크 막(140)은 식각 대상막(103)의 패터닝을 위한 예비 마스크 막으로 제공될 수 있다. 예시적인 실시예들에 있어서, 제1 마스크 막(140)은 탄소 계열 물질을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 제1 마스크 막(140)은 비정질 탄소층(ACL)으로 형성될 수 있다. 일부 실시예들에 있어서, 제1 마스크 막(140)은 탄소 계열의 SOH 물질을 사용하여 형성될 수 있다. 일부 실시예들에 있어서, 제1 마스크 막(140)은 포토레지스트 물질, 예를 들면 실리콘 산화물과 같은 무기 절연 물질 등을 포함할 수도 있다.
도 5를 참조하면, 예를 들면 도 2를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 통해 씨드막(150)을 형성할 수 있다. 상술한 바와 같이, 실리콘-황 화합물 또는 황화 수소와 같은 황 함유 화합물을 제1 마스크 막(140) 상에 공급하여 씨드막(150)이 형성될 수 있다.
도 6을 참조하면, 예를 들면, 도 3a 및 도 3b를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 통해 씨드막(150) 상에 제2 마스크 막(160)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제2 마스크 막(160)은 실란 계열 화합물과 같은 실리콘 전구체를 씨드막(150) 상에 공급하여 형성될 수 있다. 제2 마스크 막(160) 예를 들면, 폴리실리콘을 포함하는 상기 실리콘 막으로서 형성될 수 있다.
상술한 바와 같이, 씨드막(150) 표면으로 노출된 황 원자 및 상기 실리콘 전구체 사이의 상호 작용(예를 들면, 실리콘-설파이드 결합 형성)에 의해 향상된 기계적 특성을 갖는 제2 마스크 막(160)이 형성될 수 있다. 일부 실시예들에 있어서, 도 3b에 도시된 바와 같이, 제2 마스크 막(160)은 씨드막(150)과 실질적으로 병합될 수 있다.
일부 실시예들에 있어서, 제2 마스크 막(160)은 포토레지스트 물질, 또는 실리콘 산화물과 같은 무기 절연물질을 포함하도록 형성될 수도 있다. 이 경우에도, 씨드막(150)에 의해 표면 접착성 또는 친수성이 향상되어 제2 마스크 막(160)의 구조적 안정성, 신뢰성이 향상될 수 있다.
도 7을 참조하면, 제2 마스크 막(160)을 부분적으로 제거하여 제2 마스크(165)를 형성할 수 있다. 이후, 제2 마스크(165)를 사용하여 씨드막(150) 및 제1 마스크 막(140)을 부분적으로 제거하여 씨드막 패턴(155) 및 제1 마스크(145)를 형성할 수 있다.
제2 마스크 막(160)이 상기 실리콘 막으로 형성되는 경우, 제2 마스크(165)는 건식 또는 습식 식각 공정을 통해 형성될 수 있다. 제2 마스크 막(160)이 상기 포토레지스트 물질을 포함하는 경우, 노광 및 현상 공정을 통해 제2 마스크(165)가 형성될 수 있다.
도 8을 참조하면, 제1 및 제2 마스크들(165, 145)을 식각 마스크로 사용하여 버퍼막(105) 및 식각 대상막(103)을 패터닝할 수 있다. 이에 따라, 예를 들면 식각 대상막(103) 내에 개구부(117)가 형성될 수 있다. 개구부(117)는 예를 들면, 홀(hole) 또는 선형으로 연장하는 트렌치 형상을 가질 수 있다. 예시적인 실시예들에 따르면, 제1 및 제2 마스크들(155, 165)이 함께 상기 식각 마스크로 제공됨에 따라, 식각 대상막(103)에 대한 패터닝 공정의 신뢰성이 향상될 수 있다.
이후, 예를 들면 스트립(strip) 공정 및/또는 애싱(ashing) 공정을 통해 제1 및 제2 마스크들(165, 155)을 제거할 수 있다. 일부 실시예들에 있어서, 제2 마스크(165)가 상기 실리콘 막으로부터 형성된 경우, 제2 마스크(165)는 예를 들면, 염소 가스를 사용하는 기상 식각(Gas Phase Etching: GPE) 공정을 통해 제거될 수 있다.
일부 실시예들에 있어서, 개구부(117) 내에는 콘택, 플러그 또는 배선과 같은 도전 구조물이 형성될 수 있다. 상기 도전 구조물 형성을 위해 개구부(117)를 충분히 채우는 도전막을 형성한 후, 상기 도전막의 상부를 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 평탄화할 수 있다. 상기 평탄화 공정에 의해 잔류하는 버퍼막(105)이 함께 제거될 수도 있다.
도 9 내지 도 16은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 9 내지 도 16은 반도체 장치에 포함되는 각종 구조물 형성을 위한 자기 정렬 더블 패터닝(Self-Aligned Double Patterning: SADP) 공정을 도시하고 있다. 도 1, 도 2, 도 3a 및 도 3b, 및/또는 도 4 내지 도 8을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및 공정에 대한 상세한 설명은 생략된다.
도 9를 참조하면, 기판(200) 상에 순차적으로 식각 대상막(220), 제1 버퍼막(230), 예비 마스크막(240), 제2 버퍼막(250) 및 포토레지스트 패턴(257)을 형성할 수 있다.
제1 버퍼막(230) 및 제2 버퍼막(250)은 식각 저지막으로 제공될 수 있다. 예를 들면, 제1 및 제2 버퍼막들(230, 250)은 실리콘 질화물 또는 실리콘 산질화물을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 제1 버퍼막(230) 또는 제2 버퍼막(250) 중 적어도 하나는 생략될 수도 있다.
예비 마스크막(240)은 SADP 공정을 위한 희생막으로서 제공될 수 있다. 예시적인 실시예들에 따르면, 예비 마스크막(240)은 비정질 카본 또는 SOH 물질과 같은 탄소 계열 물질을 포함하도록 형성될 수 있다.
예를 들면, 식각 대상막(220), 제1 버퍼막(230) 및 제2 버퍼막(250)은 CVD 공정, ALD 공정, 스퍼터링 공정 등과 같은 증착 공정을 통해 형성될 수 있다. 예비 마스크막(240)은 예를 들면, 탄소 전구체를 사용한 증착 공정 또는 스핀 코팅 공정을 통해 형성될 수 있다. 예비 마스크막(240) 또는 제2 버퍼막(250) 상에 포토레지스트 막을 형성한 후, 노광 및 현상 공정을 통해 상기 포토레지스트 막을 부분적으로 제거하여 포토레지스트 패턴(257)이 형성될 수 있다.
도 10을 참조하면, 포토레지스트 패턴(257)을 사용하여, 제2 버퍼막(250) 및 예비 마스크막(240)을 예를 들면 건식 식각 공정을 통해 부분적으로 식각할 수 있다. 이에 따라, 제1 버퍼막(230) 상에는 예비 마스크(245) 및 제2 버퍼 패턴(255)의 적층 구조물들이 형성될 수 있다. 이후, 포토레지스트 패턴(257)은 예를 들면, 애싱(ashing) 공정 및/또는 스트립(strip) 공정을 통해 제거될 수 있다. 예비 마스크(245)는 후속 공정에 의해 제거되는 희생 패턴으로 기능할 수 있다.
도 11a 및 도 11b를 참조하면, 도 2를 참조로 설명한 바와 같이, 상기 적층 구조물 상에 황 함유 화합물을 공급하여 씨드막(247, 249)이 형성될 수 있다. 예를 들면, 탄소 계열 물질을 포함하는 예비 마스크(245) 표면과 상기 황 함유 화합물이 상호 작용하여 씨드막(247, 249)이 형성될 수 있다.
일부 실시예들에 있어서, 도 11a에 도시된 바와 같이, 씨드막(247)은 제1 버퍼막(230), 예비 마스크(245) 및 제2 버퍼 패턴(255)의 표면을 따라 컨포멀하게 형성될 수 있다. 일부 실시예들에 있어서, 도 11b에 도시된 바와 같이, 씨드막(249)은 예비 마스크(245)의 측부가 황화 처리되어 형성될 수 있다. 예를 들면, 상기 메커니즘 2에서 설명된 바와 같이, 황화 수소가 도입되는 경우 예비 마스크(245)의 상기 측부가 표면 처리되어 황 함유부가 형성되며, 상기 황 함유부가 씨드막(249)으로 제공될 수 있다.
도 12를 참조하면, 제1 버퍼막(230)의 상면 및 상기 적층 구조물의 표면을 따라 마스크 막(260)을 형성할 수 있다. 예시적인 실시예들에 따르면, 마스크 막(260)은 폴리실리콘 또는 비정질 실리콘과 같은 실리콘 계열 물질을 포함하는 실리콘 막으로서 형성될 수 있다. 예를 들면, 마스크 막(260)은 도 3a 및 도 3b를 참조로 설명된 실리콘 막(130, 135) 형성을 위한 물질 및 공정과 실질적으로 동일한 물질 및 공정을 사용하여 형성될 수 있다.
상기 탄소 계열 물질을 포함하는 예비 마스크(245)는 실질적으로 소수성을 가지며, 마스크 막(260)과 상호 작용을 위한 작용기가 결여되거나 부족할 수 있다. 따라서, 마스크 막(260)을 바로 예비 마스크(245) 상에 형성하는 경우, 막 두께 및 프로파일의 신뢰성이 저하되며, 마스크 막(260) 내부에 보이드(void), 심(seam) 등과 같은 기계적 불량이 야기될 수 있다.
그러나, 예시적인 실시예들에 따르면, 상기 황 함유 화합물을 사용하여 씨드막(247, 249)을 형성하고, 이후 실리콘 전구체를 CVD 공정 또는 ALD 공정을 통해 공급할 수 있다. 씨드막(247, 249)의 표면 상에 노출된 황 원자와 상기 실리콘 전구체 사이의 상호작용(예를 들면, 실리콘-설파이드 결합 형성)을 통해, 예비 마스크(245)와 마스크 막(260) 사이의 접착성 및/또는 친화도를 향상시킬 수 있다. 일부 실시예들에 있어서, 마스크 막(260)은 씨드막(245, 249)과 실질적으로 병합될 수 있다.
도 13을 참조하면, CMP 공정, 에치-백(etch-back) 공정 및/또는 이방성 식각 공정을 통해 마스크 막(260)을 부분적으로 제거하여 마스크 패턴(265)을 형성할 수 있다.
예시적인 실시예들에 따르면, 마스크 막(260)이 각 예비 마스크(245) 마다 분리되어, 마스크 패턴(265)은 예비 마스크(245)의 상기 측벽에 의해 자기 정렬된 스페이서 형상을 가질 수 있다. 마스크 패턴(265)는 상기 각 예비 마스크(245)의 양 측벽 상에 형성되며, 이웃하는 예비 마스크(245) 사이에 2개의 마스크 패턴들(265)이 서로 마주볼 수 있다.
일부 실시예들에 있어서, 상기 CMP 공정에 의해 제2 버퍼 패턴(255)이 마스크 막(260)의 상부와 함께 제거될 수 있다. 일부 실시예들에 있어서, 제2 버퍼 패턴(255)은 잔류되며, 마스크 패턴(265)은 제2 버퍼 패턴(255)의 측벽까지 연장될 수도 있다
도 14를 참조하면, 예비 마스크들(245)을 제거할 수 있다. 이에 따라, 제1 버퍼막(230) 상에는 마스크 패턴들(265)이 잔류할 수 있다. 예를 들면, 예비 마스크들(245)은 애싱 공정을 통해 제거될 수 있다.
일부 실시예들에 있어서, 황 함유부 또는 씨드막(247, 249)으로부터 생성될 수 있는 황 잔류물 제거를 위해 세정 공정을 더 수행할 수 있다. 상기 황 잔류물에 포함된 황 원자는 부분 음전하를 갖는 6족 원소이므로 친수성 세정 용액에 의해 쉽게 제거될 수 있다.
도 15를 참조하면, 마스크 패턴(265)을 사용하여 제1 버퍼막(230) 및 식각 대상막(220)을 부분적으로 식각할 수 있다. 이에 따라, 마스크 패턴(265) 아래에는 제1 버퍼 패턴(235), 및 식각 대상막(220)으로부터 타겟 패턴(225)이 형성될 수 있다. 타겟 패턴(225)은 식각 대상막(220)이 제거된 부분들로부터 정의되는 개구부들(210)을 포함할 수 있다. 개구부(210)는 예를 들면, 홀 또는 트렌치 형상을 가질 수 있다.
도 16을 참조하면, 마스크 패턴(265)을 제거할 수 있다. 예를 들면, 마스크 패턴(265)은 염소 가스를 사용하는 GPE 공정을 통해 제거될 수 있다. 일부 실시예들에 있어서, 개구부(210) 내에는 콘택, 플러그 또는 배선과 같은 도전 구조물이 형성될 수 있다. 상기 도전 구조물 형성을 위해 개구부(210)를 충분히 채우는 도전막을 형성한 후, 상기 도전막의 상부를 CMP 공정을 통해 평탄화할 수 있다. 상기 평탄화 공정에 의해 제1 버퍼 패턴(235)이 함께 제거될 수도 있다.
도 17 내지 도 21은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 17 내지 도 21은 자기-정렬 역 패터닝(Self-Aligned Reverse Patterning) 방식의 더블 패터닝 공정을 설명하기 위한 도면들이다. 예를 들면. 도 9 내지 도 16을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및 공정들에 대한 상세한 설명은 생략한다.
도 17을 참조하면, 도 9 내지 도 11a를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 예시적인 실시예들에 따르면, 제1 버퍼막(230) 상에 제1 마스크(246) 및 제2 버퍼 패턴(255)을 포함하는 적층 구조물을 형성할 수 있다. 이후, 제1 버퍼막(230) 및 상기 적층 구조물의 표면을 따라 씨드막(247)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 마스크(246)는 도 10에 도시된 예비 마스크(245)와 실질적으로 동일한 물질 및 공정을 사용하여 형성될 수 있다. 예를 들면, 제1 마스크(246)는 SOH 물질과 같은 탄소계 유기 물질을 포함할 수 있다. 일부 실시예들에 있어서, 씨드막(247)은 예를 들면, 황화 수소를 사용한 표면 처리를 통해, 도 11b에 도시된 바와 같이 제1 마스크(246)의 측벽 상에 형성된 황 함유부로서 형성될 수 있다.
도 18을 참조하면, 상기 적층 구조물의 측벽들 상에 희생 스페이서(267)을 형성할 수 있다. 예시적인 실시예들에 따르면, 도 3a, 도 3b 또는 도 12를 참조로 설명한 바와 같이, 씨드막(247) 상에 실리콘 전구체를 도입하여 실리콘 막을 형성할 수 있다. 이후, 예를 들면, 이방성 식각 공정 또는 에치-백 공정을 통해 상기 실리콘 막의 상부 및 저부를 제거하여 희생 스페이서(267)를 형성할 수 있다.
도 19를 참조하면, 이웃하는 희생 스페이서들(267) 사이에 제2 마스크(270)를 형성할 수 있다. 예를 들면, 제2 버퍼막(230) 상에 희생 스페이서들(267) 및 상기 적층 구조물을 덮는 제2 마스크 막을 형성하고, 상기 제2 마스크 막의 상부를 CMP 공정을 통해 평탄화하여 제2 마스크(270)를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 마스크 막은 제1 마스크(246)와 실질적으로 동일하거나 유사한 물질을 포함하도록 형성될 수 있다. 예를 들면, 상기 제2 마스크 막은 탄소 계열의 SOH 물질을 포함하도록 형성될 수 있다.
도 19에 도시된 바와 같이, 상기 CMP 공정에 의해 제2 버퍼 패턴(255)도 함께 제거될 수 있다. 제2 마스크들(270) 및 제1 마스크들(246)은 수평 방향을 따라 희생 스페이서들(267)에 의해 서로 이격되어 교대로 반복적으로 배열될 수 있다.
도 20을 참조하면, 희생 스페이서들(267)을 제거할 수 있다. 예를 들면, 염소 가스를 사용하는 GPE 공정에 의해 희생 스페이서들(267)을 선택적으로 제거할 수 있다. 희생 스페이서들(260)이 제거됨에 따라, 제1 버퍼막 (230) 상에는 제1 마스크들(246) 및 제2 마스크들(270)이 서로 이격되며 교대로 잔류할 수 있다.
도 21을 참조하면, 제1 마스크들(246) 및 제2 마스크들(270)을 식각 마스크로 사용하여 제1 버퍼막(230) 및 식각 대상막(220)을 부분적으로 제거할 수 있다. 이에 따라, 제1 버퍼막(230) 및 식각 대상막(220)으로부터 제1 버퍼 패턴(235a) 및 타겟 패턴(225a)이 형성될 수 있다.
이후, 제1 마스크들(246) 및 제2 마스크들(270)은 예를 들면, 애싱 공정을 통해 제거될 수 있다. 타겟 패턴(225a) 내부에는 개구부(215)가 형성되며, 개구부(215) 내부에는 예를 들면 콘택, 플러그 등과 같은 도전 패턴이 형성될 수 있다.
도 22 내지 도 31은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 평면도 및 단면도들이다. 예를 들면, 도 22 내지 도 31는 복수의 더블 패터닝 공정(예를 들면, SADP 공정)을 포함하는 홀 형성 방법을 도시하고 있다.
구체적으로, 도 22, 도 26, 도 28, 도 30 및 도 31은 상기 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 23 내지 도 25, 도 27 및 도 29는 상기 평면도들에 표시된 I-I' 라인을 따라 절단한 단면도들이다. 도 22 내지 도 31에서, 기판 상면에 평행하며 서로 수직하게 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 상기 기판 상면에 평행하며, 상기 제1 방향 또는 상기 제2 방향에 사선 방향을 제3 방향으로 정의한다. 도 1 내지 도 21에서 전술한 바와 실질적으로 동일하거나 유사한 구성 및 공정들에 대한 상세한 설명은 생략된다.
도 22 및 도 23을 참조하면, 기판(300) 상에 순차적으로 식각 대상막(310), 제1 버퍼막(320), 및 제1 희생 패턴(330)을 형성할 수 있다. 식각 대상막(310)은 예를 들면, 실리콘 산화물 또는 저유전 유기 산화물을 포함하는 절연막으로 형성될 수 있다. 제1 버퍼막(320)은 실리콘 산질화물 또는 실리콘 질화물을 포함하도록 형성될 수 있다.
제1 희생 패턴(330)은 비정질 카본, SOH 물질과 같은 탄소 계열 물질을 포함하는 제1 희생막을 형성하고, 상기 제1 희생막을 예를 들면 사진 식각 공정을 통해 패터닝하여 형성될 수 있다. 도 22에 도시된 바와 같이, 제1 희생 패턴(330)은 사선 방향, 예를 들면 상기 제3 방향으로 연장할 수 있다. 또한, 예를 들면 상기 제3 방향에 수직하며, 기판(300) 상면에 평행한 방향을 따라 복수의 제1 희생 패턴들(330)이 형성될 수 있다. 이웃하는 제1 희생 패턴들(330) 사이에서는 제1 버퍼막(320)의 상면이 노출될 수 있다.
도 24를 참조하면, 예를 들면 도 11a 및 도 11b를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 예시적인 실시예들에 따르면, 제1 희생 패턴들(330) 상에 황 함유 화합물을 공급하여 씨드막(335)을 형성할 수 있다. 예를 들면, 카본-설파이드 결합 또는 카본-실리콘 결합의 생성을 통해 씨드막(335)의 형성이 촉진될 수 있다.
도 24에 도시된 바와 같이, 씨드막(335)은 제1 버퍼막(320) 및 제1 희생 패턴들(330)의 표면들을 따라 컨포멀 박막 형태로 형성될 수 있다. 일부 실시예들에 있어서, 씨드막(335)은 도 11b에 도시된 바와 같이 제1 희생 패턴들(330)의 측부들에 황 함유부로서 형성될 수도 있다.
도 25를 참조하면, 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 예시적인 실시예들에 따르면, 씨드막(335) 상에 실리콘 전구체를 공급하여 제1 마스크막(337)을 형성할 수 있다. 제1 마스크막(337)은 예를 들면, 폴리실리콘 또는 비정질 실리콘과 같은 실리콘 계열 물질을 포함하며, 씨드막(335)과 실질적으로 병합될 수 있다.
상술한 바와 같이, 씨드막(335) 상에 노출된 황 원자와 상기 실리콘 전구체와의 상호 작용(예를 들면, 실리콘-설파이드 결합 형성)을 통해 제1 마스크 막(337) 및 제1 희생 패턴(330)과의 접착성 및/또는 친화도를 향상시킬 수 있다. 따라서, 균일한 두께 및 프로파일을 가지며 기계적 결합이 제거되거나 감소된 제1 마스크 막(337)이 형성될 수 있다.
도 26 및 도 27을 참조하면, 도 13 및 도 14를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 예를 들면, 에치-백(etch-back) 공정을 통해 제1 희생 패턴(330) 및 제1 버퍼막(320)의 상면들 상에 형성된 제1 마스크 막(337)의 부분들을 제거할 수 있다. 이에 따라, 제1 희생 패턴(330)의 상기 양 측벽 상에 잔류하는 제1 마스크 막(337) 부분에 의해 제1 마스크 패턴(340)이 형성될 수 있다. 제1 마스크 패턴(340)은 제1 희생 패턴(330)의 상기 측벽에 자기 정렬된 스페이서 형상을 가질 수 있다.
이후, 예를 들면 애싱 공정 또는 스트립 공정을 통해 제1 희생 패턴들(330)을 제거할 수 있다. 일부 실시예들에 있어서, 씨드막(335)로부터 생성된 황 잔류물 제거를 위한 세정 공정이 더 수행될 수도 있다.
제1 희생 패턴들(330)이 제거됨에 따라, 제1 버퍼막(320) 상에는 상기 제3 방향으로 연장하는 제1 마스크 패턴들(340)이 잔류할 수 있다. 이웃하는 제1 마스크 패턴들(340) 사이의 공간으로부터 제1 개구부들(345)이 형성될 수 있다. 제1 개구부(345)는 상기 사선 방향(예를 들면, 상기 제3 방향)을 따라 연장하며, 예를 들면 상기 제3 방향에 수직한 방향을 따라 복수의 제1 개구부들(345)이 형성될 수 있다.
도 28 및 도 29를 참조하면, 제1 버퍼막(320) 상에 제1 개구부들(345)을 채우며 제1 마스크 패턴들(340)을 덮는 중간막(350) 및 제2 버퍼막(360)을 형성할 수 있다. 중간막(350)은 예를 들면, 비정질 카본 또는 SOH 물질과 같은 탄소 계열 물질을 포함하도록 형성될 수 있다. 제2 버퍼막(360)은 실리콘 산질화물 또는 실리콘 질화물을 포함하도록 형성될 수 있다.
도 22 내지 도 27을 참조로 설명한 공정들에 의해 제1 더블 패터닝 공정이 수행될 수 있으며, 중간막(350) 및 제2 버퍼막(360) 상에서는 후술하는 제2 더블 패터닝 공정이 수행될 수 있다.
도 30을 참조하면, 제2 버퍼막(360) 상에 제2 희생 패턴(370)을 형성하고, 제2 희생 패턴(370)의 측벽 상에 제2 마스크 패턴(380)을 형성할 수 있다. 설명의 편의를 위해, 도 30에서 제2 버퍼막(360) 및 중간막(350)의 도시는 생략되었다.
제2 희생 패턴(370)은 제1 희생 패턴(330)과 실질적으로 동일하거나 유사한 재료 및 공정을 사용하여 형성될 수 있다. 일부 실시예들에 있어서, 제2 희생 패턴(370)은 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수의 제2 희생 패턴들(370)이 형성될 수 있다.
이후, 도 11a, 도 11b, 도 12 및 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 제2 희생 패턴(370)의 측벽 상에 제2 마스크 패턴(380)을 형성할 수 있다. 예시적인 실시예들에 따르면, 황 함유 화합물을 사용하여 제2 희생 패턴(370)의 표면에 씨드막을 형성하고, 상기 씨드막을 매개로(예를 들면, 실리콘 설파이드 결합을 통해) 제2 마스크 패턴(380)의 형성을 촉진할 수 있다. 제2 마스크 패턴(380)은 제1 마스크 패턴(340)과 실질적으로 동일하거나 유사한 실리콘 계열 물질을 포함할 수 있다.
도 31을 참조하면, 제2 희생 패턴(370)을 예를 들면, 애싱 공정을 통해 제거할 수 있다. 제2 희생 패턴들(370)이 제거됨에 따라, 제2 마스크 패턴들(380)이 잔류하며, 상기 제1 방향으로 이웃하는 제2 마스크 패턴들(380) 사이의 공간에 의해 제2 개구부(385)가 정의될 수 있다. 제2 개구부(385)는 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 제2 개구부들(385)이 형성될 수 있다.
상술한 제1 및 제2 더블 패터닝 공정들에 의해 상기 제3 방향으로 연장하는 제1 마스크 패턴들(340) 및 상기 제2 방향으로 연장하는 제2 마스크 패턴들(380)이 평면 방향에서 서로 교차할 수 있다. 예시적인 실시예들에 따르면, 제1 마스크 패턴들(340) 및 제2 마스크 패턴들(380)에 의해 한정되며 점선으로 표시된 홀 형성 영역(390)이 정의될 수 있다.
이후, 홀 형성 영역(390)에 위치하는 제2 버퍼막(360), 중간막(350), 제1 버퍼막(320) 및 식각 대상막(310) 부분들을 식각할 수 있다. 이에 따라, 식각 대상막(310) 내에 홀 형성 영역(390)이 전사된 홀(예를 들면, 콘택 홀)이 형성될 수 있다.
도 32 내지 도 41은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 32, 도 35 및 도 38은 상기 제조 방법을 설명하기 위한 평면도들이다. 도 33, 도 34, 도 36, 도 37 및 도 39 내지 도 41은 각각 상기 평면도들에 표시된 I-I' 라인 및 II-II' 라인을 따라 절단한 단면도들을 포함하고 있다.
예를 들면, 도 32 내지 도 41은 매립 셀 어레이 트랜지스터(buried cell array transistor: BCAT) 구조를 포함하는 디램(Dynamic Random Access Memory: DRAM) 장치의 제조 방법을 도시하고 있다. 도 1 내지 도 31를 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및 공정들에 대한 상세한 설명은 생략된다. 한편, 도 22 내지 도 31에서 정의된 방향들이 도 32 내지 도 41에서도 실질적으로 동일하게 적용된다.
도 32 및 도 33을 참조하면, 기판(400) 상부에 소자 분리막(402)을 형성하여 액티브 패턴들(405)을 정의할 수 있다. 예시적인 실시예들에 따르면, 소자 분리막(402) 및 액티브 패턴(405)은 얕은 트렌치 소자 분리(Shallow trench Isolation: STI) 공정을 통해 형성될 수 있다.
예를 들면, 이방성 식각 공정을 통해 기판(400) 상부를 제거하여 소자 분리 트렌치를 형성할 수 있다. 이후, 상기 소자 분리 트렌치를 채우며 예를 들면, 실리콘 산화물을 포함하는 절연막을 기판(400) 상에 형성할 수 있다. 이어서 상기 절연막 상부를 액티브 패턴(405)의 상면이 노출될 때까지 예를 들면, CMP 공정을 통해 평탄화하여 소자 분리막(402)을 형성할 수 있다.
소자 분리막(402)이 형성됨에 따라, 소자 분리막(402)에 의해 한정되어 서로 이격된 복수의 액티브 패턴들(405)이 형성될 수 있다. 도 32에 도시된 바와 같이, 각 액티브 패턴(405)은 사선 방향, 예를 들면 상기 제3 방향으로 연장될 수 있다. 또한, 복수의 액티브 패턴들(405)이 상기 제1 및 제2 방향을 따라 배열될 수 있다.
일부 실시예들에 있어서, 액티브 패턴(405) 또는 상기 소자 분리 트렌치를 형성하기 위한 식각 공정 시, 예를 들면 도 4 내지 도 8, 또는 도 9 내지 도 16, 또는 도 17 내지 도 21을 참조로 설명한 패턴 형성 방법이 활용될 수 있다. 이 경우, 기판(400)이 직접 식각 대상막으로서 제공될 수 있다.
도 34를 참조하면, 소자 분리막(410) 및 액티브 패턴(405) 상에 버퍼막(410)을 형성하고, 버퍼막(410) 상에 제1 마스크 패턴(415)을 형성할 수 있다. 이후, 제1 마스크 패턴(415)을 사용하여 버퍼막(410), 액티브 패턴(405) 및 소자 분리막(402)을 부분적으로 식각함으로써, 게이트 트렌치(409)를 형성할 수 있다.
제1 마스크 패턴(415)은 예를 들면, 도 9 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들(예를 들면, SADP 공정)을 통해 형성될 수 있다. 이 경우, 제1 마스크 패턴(415)은 폴리실리콘과 같은 실리콘 계열 물질을 포함할 수 있다. 일부 실시예들에 있어서, 제1 마스크 패턴(415)은 도 17 내지 도 20을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들(예를 들면, SARP 공정)을 통해 형성될 수 있다. 이 경우, 제1 마스크 패턴(415)은 SOH 물질과 같은 탄소계열 물질을 포함할 수 있다.
게이트 트렌치(409)는 상기 제2 방향을 따라 연장될 수 있다. 또한, 복수의 게이트 트렌치들(409)이 상기 제1 방향을 따라 형성될 수 있다. 일부 실시예들에 있어서, 하나의 액티브 패턴(405)에 2 개의 게이트 트렌치들(409)이 형성될 수 있다. 게이트 트렌치(409) 형성 후, 제1 마스크 패턴(415)은 예를 들면, GPE 공정 또는 애싱 공정을 통해 제거될 수 있다.
도 35 및 도 36을 참조하면, 게이트 트렌치(409) 내에 게이트 구조물(428)을 형성할 수 있다.
예를 들면, 게이트 트렌치(409)에 의해 노출된 액티브 패턴(405)의 표면에 대해 열산화 공정을 수행하거나, 액티브 패턴(405)의 상기 표면 상에 예를 들면, CVD 공정을 통해 실리콘 산화물 또는 금속 산화물을 증착하여 게이트 절연막을 형성할 수 있다.
상기 게이트 절연막 상에 게이트 트렌치(409)의 나머지 부분을 채우는 게이트 도전막을 형성할 수 있다. 이후, CMP 공정을 통해 버퍼막(410)의 상면이 노출될 때까지 상기 게이트 도전막을 평탄화하고, 에치-백 공정을 통해 게이트 트렌치(409) 내부에 형성된 상기 게이트 절연막 및 상기 게이트 도전막의 일부를 제거할 수 있다. 이에 따라, 게이트 트렌치(409)의 저부를 채우는 게이트 절연 패턴(422) 및 게이트 전극(424)을 형성할 수 있다. 상기 게이트 도전막은 예를 들면, 금속 및/또는 금속 질화물을 사용하여 ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
게이트 절연 패턴(422) 및 게이트 전극(424) 상에 게이트 트렌치(409)의 나머지 부분을 충분히 채우는 마스크 막을 형성한 후, 상기 마스크 막의 상부를 액티브 패턴(405)의 상기 상면이 노출될 때까지 평탄화하여 게이트 마스크(426)를 형성할 수 있다. 상기 마스크 막은 예를 들면, 실리콘 질화물을 사용하여 CVD 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, 상기 평탄화 공정에 의해 버퍼막(410)도 함께 제거될 수 있다.
이에 따라, 게이트 트렌치(409) 내부에 순차적으로 적층된 게이트 절연 패턴(422), 게이트 전극(424) 및 게이트 마스크(426)를 포함하는 게이트 구조물(428)이 형성될 수 있다. 상술한 게이트 트렌치(409)의 배열 형태에 따라, 게이트 구조물(428)은 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수로 형성될 수 있다. 게이트 구조물(428)은 액티브 패턴(405) 내에 매립되며, 액티브 패턴(405)의 상부는 예를 들면, 2 개의 게이트 구조물들(428) 사이의 중앙부, 및 상기 2 개의 게이트 구조물들(428) 각각을 사이에 두고, 상기 중앙부와 대향하는 외곽부들로 구분될 수 있다.
이후, 게이트 구조물들(428)과 인접한 액티브 패턴(405)의 상기 상부에 이온 주입 공정을 수행하여 제1 불순물 영역(401) 및 제2 불순물 영역(403)을 형성할 수 있다. 예를 들면, 액티브 패턴(405)의 상기 중앙부에 제1 불순물 영역(401)이 형성되고, 액티브 패턴(405)의 상기 외곽부들에 제2 불순물 영역(403)이 형성될 수 있다. 제1 및 제2 불순물 영역들(401, 403)은 상기 반도체 장치의 소스/드레인 영역으로 제공될 수 있다.
일부 실시예들에 있어서, 도 36에 도시된 바와 같이, 소자 분리막(402) 상부를 에치-백 공정을 통해 일부 제거하여, 액티브 패턴(405)의 상기 상부를 노출시킨 후 상기 이온 주입 공정을 수행하여 불순물 영역들(401, 403)을 형성할 수도 있다. 제1 및 제2 불순물 영역들(401, 403) 및 게이트 구조물들(428)에 의해 BCAT 구조가 정의될 수 있다. 액티브 패턴(405) 및 소자 분리막(402) 상에 상기 BCAT 구조를 덮는 제1 층간 절연막(430)을 형성할 수 있다. 예를 들면, 제1 층간 절연막(430)은 TEOS와 같은 실리콘 산화물을 포함하도록 CVD 공정을 통해 형성될 수 있다.
도 37을 참조하면, 제1 층간 절연막(430)을 부분적으로 식각하여 제1 불순물 영역들(401)을 노출시키는 그루브(groove)(435)를 형성할 수 있다. 그루브(435)는 상기 제1 방향을 따라 연장하며, 상기 제2 방향을 따라 복수로 형성될 수 있다.
제1 층간 절연막(430) 상에 그루브(435)를 채우는 제1 도전막(440)을 형성할 수 있다. 제1 도전막(440) 상에는 배리어 도전막(445) 및 제2 도전막(447)을 형성하고, 제2 도전막(447) 상에는 도전 라인 마스크(450)를 형성할 수 있다.
예를 들면, 제1 도전막(440)은 도핑된 폴리실리콘을 사용하여 형성될 수 있으며, 배리어 도전막(445)은 금속 질화물 또는 금속 실리사이드 질화물을 사용하여 형성될 수 있다. 제2 도전막(447)은 금속을 사용하여 형성될 수 있다. 제1 도전막(440), 배리어 도전막(445) 및 제2 도전막(447)은 예를 들면, 스퍼터링 공정, PVD 공정, 또는 ALD 공정 등을 통해 형성될 수 있다.
일부 실시예들에 있어서, 제1 도전막(440)은 도 2, 도 3a 및 도 3b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 형성될 수 있다. 예를 들면, 제1 층간 절연막(430)을 하부막으로 사용하여 황 함유 화합물을 공급함으로써 씨드막을 형성할 수 있다. 상기 씨드막 상에 실리콘 전구체 및 도펀트 가스를 함께 공급하여 도핑된 폴리실리콘을 포함하는 제1 도전막(440)을 형성할 수 있다.
제2 도전막(447) 상에 예를 들면, 실리콘 질화물을 포함하는 마스크 막을 형성하고, 상기 마스크 막 상에 제2 마스크 패턴(453)을 형성할 수 있다. 이후, 제2 마스크 패턴(453)을 사용하여 상기 마스크 막을 부분적으로 식각함으로써, 도전 라인 마스크(450)가 형성될 수 있다.
제2 마스크 패턴(453)은 예를 들면, 도 9 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들(예를 들면, SADP 공정)을 통해 형성될 수 있다. 이 경우, 제2 마스크 패턴(453)은 폴리실리콘과 같은 실리콘 계열 물질을 포함할 수 있다.
일부 실시예들에 있어서, 제2 마스크 패턴(453)은 도 17 내지 도 20을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들(예를 들면, SARP 공정)을 통해 형성될 수 있다. 이 경우, 제1 마스크 패턴(453)은 SOH 물질과 같은 탄소계열 물질을 포함할 수 있다.
도 38 및 도 39를 참조하면, 제2 마스크 패턴(453) 및 도전 라인 마스크(450)를 식각 마스크로 사용하여 제2 도전막(447), 배리어 도전막(445) 및 제1 도전막(440)을 순차적으로 식각할 수 있다. 이에 따라, 제1 불순물 영역(401) 상에 순차적으로 적층되는 제1 도전 패턴(442), 배리어 도전 패턴(446) 및 제2 도전 패턴(448)이 형성될 수 있다. 설명의 편의를 위해, 도 38에서 제1 층간 절연막(430) 의 도시는 생략되었다.
이에 따라, 제1 도전 패턴(442), 배리어 도전 패턴(446), 제2 도전 패턴(448) 및 마스크 패턴(450)을 포함하며, 제1 불순물 영역(401) 상에서 상기 제1 방향을 따라 연장하는 도전라인 구조물(455)이 형성될 수 있다. 복수의 도전 라인 구조물들(455)이 상기 제2 방향을 따라 형성될 수 있다. 예시적인 실시예들에 따르면, 도전라인 구조물(455)은 비트 라인으로 제공될 수 있다.
일부 실시예들에 있어서, 도전라인 구조물(455)은 그루브(435) 보다 작은 폭을 가질 수 있다. 따라서, 도전라인 구조물(455)의 측벽은 그루브(435)의 측벽과 이격될 수 있다. 도전 라인 구조물(455) 형성 후에, 제2 마스크 패턴(453)은 예를 들면, GPE 공정 또는 애싱 공정을 통해 제거될 수 있다.
도 38에 도시된 바와 같이, 평면 방향에서 서로 교차하는 게이트 구조물들(428) 및 도전 라인 구조물들(455) 사이에서 제2 불순물 영역(403)과 적어도 부분적으로 오버랩되는 홀 형성 영역(458)이 정의될 수 있다.
도 40을 참조하면, 도전라인 구조물(455)의 상기 측벽 상에 스페이서(457)를 형성할 수 있다. 예를 들면, 실리콘 질화물을 사용하여 제1 층간 절연막(430) 상에 도전라인 구조물(455)을 덮는 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하여 스페이서(457)를 형성할 수 있다.
이어서, 제1 층간 절연막(430) 상에 도전라인 구조물(455)을 덮는 제2 층간 절연막(460)을 형성할 수 있다. 제2 층간 절연막(460)은 그루브(435)의 나머지 부분을 채울 수 있다. 제2 층간 절연막(460)은 실리콘 산화물 또는 폴리실록산과 같은 유기 산화물을 포함하도록 CVD 공정 또는 스핀코팅 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, CMP 공정을 통해 제2 층간 절연막(460)의 상부를 평탄화하여 도전라인 마스크(450)의 상면을 노출시킬 수 있다.
제2 층간 절연막(460) 및 제1 층간 절연막(430)을 부분적으로 제거하여 제2 불순물 영역(403)을 적어도 부분적으로 노출시키는 콘택 홀들(470)을 형성할 수 있다. 예를 들면, 하나의 액티브 패턴(405) 상에 2개의 콘택 홀들(470)이 형성될 수 있다.
일부 실시예들에 있어서, 콘택 홀들(470)은 도 22 내지 도 31을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정들을 통해 형성될 수 있다. 예를 들면, 제2 층간 절연막(460) 상에서 제1 더블 패터닝 공정 및 제2 더블 패터닝 공정을 수행하여, 서로 교차하는 제1 마스크 패턴들 및 제2 마스크 패턴들을 형성할 수 있다. 상기 제1 및 제2 마스크 패턴들 사이에서 도 38에 도시된 홀 형성 영역(458)이 노출될 수 있다.
이후, 상기 제1 및 제2 마스크 패턴들을 이용한 식각 공정을 통해 홀 형성 영역(458)을 제2 층간 절연막(460) 및 제1 층간 절연막(430) 내로 전사시킬 수 있다. 이에 따라, 제2 불순물 영역(403)을 적어도 부분적으로 노출시키는 콘택 홀(470)이 형성될 수 있다. 상기 제1 및 제2 마스크 패턴들은 콘택 홀(470) 형성 후, 예를 들면 GPE 공정을 통해 제거될 수 있다.
도 41을 참조하면, 콘택 홀(470)을 채우며, 제2 불순물 영역(403)과 접촉하거나 전기적으로 연결되는 도전 콘택(475)을 형성할 수 있다. 도전 콘택(475) 상에는 예를 들면, 커패시터(490)를 형성할 수 있다. 이 경우, 도전 콘택(490)은 커패시터 콘택으로 기능할 수 있다.
예를 들면, 콘택 홀들(470) 채우는 도전막을 형성한 후, 상기 도전막의 상부를 예를 들면, CMP 공정을 통해 도전 라인 마스크(450)의 상면이 노출될 때까지 평탄화할 수 있다. 이에 따라, 각 콘택 홀(470) 내부에 제2 불순물 영역(403)과 접촉하는 도전 콘택(475)이 형성될 수 있다. 상기 도전막은 구리 또는 텅스텐과 같은 금속 물질을 사용하여 스퍼터링 공정, PVD 공정, ALD 공정, 또는 CVD 공정 등을 통해 형성될 수 있다. 이후, 도전 콘택(475)과 전기적으로 연결되는 커패시터(490)를 형성할 수 있다. 이에 따라, BCAT 구조를 갖는 디램 장치가 제조될 수 있다.
예를 들면, 도전 라인 마스크(450), 제2 층간 절연막(460) 및 도전 콘택(475) 상에 식각 저지막(도시되지 않음) 및 몰드막(도시되지 않음)을 형성하고, 상기 몰드막 및 상기 식각 저지막의 일부를 제거하여 도전 콘택(475)의 상면을 노출시키는 커패시터 개구부(도시되지 않음)를 형성할 수 있다.
상기 커패시터 개구부의 내벽 상에 하부 전극(480)을 형성하고, 상기 몰드막을 제거할 수 있다. 상기 식각 저지막 및 하부 전극(480)의 표면을 따라 유전막(485)을 형성하고, 유전막(485) 상에 상부 전극(487)을 형성하여 커패시터(490)를 형성할 수 있다. 유전막(485)은 실리콘 산화물 또는 고유전율의 금속 산화물을 사용하여 형성될 수 있다. 하부 전극(480) 및 상부 전극(487)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 또는 루테늄 등과 같은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다.
상술한 바와 같이, 예를 들면 디램 장치에 포함되는 액티브 패턴, 게이트 구조물 및/또는 도전성 구조물 형성을 위해 예시적인 실시예들에 따른 실리콘 막 형성 방법, 또는 패턴 형성 방법을 활용할 수 있다. 그러나 전술한 예시적인 실시예들에 따른 실리콘 막 형성 방법, 또는 패턴 형성 방법은 디램 장치뿐만 아니라, 플래시 메모리 장치, 엠렘(MRAM) 장치, 알램(ReRAM) 장치, 피램(PRAM) 장치, 로직 소자 등과 같은 각종 반도체 소자의 절연 패턴, 전극, 게이트, 콘택, 배선 등의 형성을 위해 확장 적용될 수 있다.
이하에서는, 구체적인 실험예를 참조로 예시적인 실시예들에 따라 형성된 실리콘 막의 특성에 대해 보다 상세히 설명한다.
실시예
황 함유 화합물로서 비스(터트-부틸티오)실란(BBTS)을 원자비(atomic%)로 환산된 탄소:산소 비율이 85:15인 하부막 상에 CVD 챔버 내에서 공급하여 씨드막을 형성하였다. 상기 황 함유 화합물이 저장 및 공급되는 캐니스터(Canister) 온도는 60 oC 이며, 챔버 압력은 150 torr, 공급 시간은 200 초, 캐리어 가스로서 N2 유량은 250 sccm(400 oC)으로 조절되었다. 이후, 상기 씨드막 상에 실리콘 전구체로서 모노실란/디실란 혼합 가스를 400 oC에서 도입하고 도펀트 가스로서 보레인을 함께 주입하여 폴리실리콘 박막을 형성하였다. 형성된 폴리실리콘 박막의 표면 거칠기(RMS)는 4.64로 측정되었다.
비교예
씨드막 형성이 생략되고, 실리콘 전구체로서 디이소프로필아미노실란(DIPAS)을 사용한 것 외에 실시예에서와 동일한 조건으로 하부막 상에 바로 폴리실리콘 박막을 형성하였다. 형성된 폴리실리콘 박막의 표면 거칠기는 7.88로 측정되었다.
상기 실험예에서 측정된 바와 같이, 씨드막 형성을 통해 표면 거칠기가 향상된 균일한 프로파일의 폴리실리콘 박막이 형성되었다.
100, 200, 300, 400: 기판 103, 220, 310: 식각 대상막
120, 150, 247, 249, 335: 씨드막 130, 135: 실리콘 막
140, 337: 제1 마스크 막 145, 246: 제1 마스크
160, 337: 제2 마스크 막 165, 270: 제2 마스크
240: 예비 마스크막 245, 246: 예비 마스크
260: 마스크 막 267: 희생 스페이서

Claims (20)

  1. 기판 상에 식각 대상막을 형성하고;
    상기 식각 대상막 상에 희생 패턴들을 형성하고;
    상기 희생 패턴들 상에 황 함유 화합물을 공급하여 씨드막을 형성하고;
    상기 씨드막 상에 실리콘 전구체를 공급하여 마스크 패턴들을 형성하고; 그리고
    상기 마스크 패턴들을 사용하여 상기 식각 대상막을 부분적으로 식각하는 것을 포함하는 패턴 형성 방법.
  2. 제1항에 있어서, 상기 희생 패턴들은 탄소 계열 물질을 포함하는 패턴 형성 방법.
  3. 제2항에 있어서, 상기 희생 패턴들은 비정질 카본 또는 스핀-온 하드 마스크(Spin-On Hardmask: SOH) 물질을 포함하는 패턴 형성 방법.
  4. 제2항에 있어서, 상기 희생 패턴들은 탄소 및 산소로 실질적으로 구성되며, 탄소의 원자비가 산소보다 큰 상기 탄소 계열 물질을 포함하는 패턴 형성 방법.
  5. 제2항에 있어서, 상기 마스크 패턴들은 폴리실리콘을 포함하며, 상기 황 함유 화합물은 실리콘-황 화합물 또는 황화수소를 포함하는 패턴 형성 방법.
  6. 제5항에 있어서, 상기 씨드막을 형성하는 것은 상기 희생 패턴들 및 상기 황 함유 화합물 사이의 카본-설파이드 결합 또는 카본-실리콘 결합을 생성하는 것을 포함하며,
    상기 마스크 패턴들을 형성하는 것은 상기 씨드막 및 상기 실리콘 전구체 사이의 실리콘 설파이드 결합을 생성하는 것을 포함하는 패턴 형성 방법.
  7. 제5항에 있어서, 상기 씨드막을 형성하는 것은 상기 황화 수소를 상기 희생 패턴들 상에 공급하여, 상기 희생 패턴들의 표면에 황 함유부를 형성하는 것을 포함하는 패턴 형성 방법.
  8. 제1항에 있어서, 상기 마스크 패턴들을 형성하는 것은,
    상기 씨드막 상에 상기 실리콘 전구체를 공급하여 상기 희생 패턴들을 덮는 마스크 막을 형성하고; 그리고
    상기 마스크 막을 부분적으로 제거하여 상기 희생 패턴들의 측벽들 상에 형성된 스페이서 형태의 상기 마스크 패턴들을 형성하는 것을 포함하는 패턴 형성 방법.
  9. 제8항에 있어서, 상기 마스크 패턴들을 형성한 후, 상기 희생 패턴들을 제거하는 것을 더 포함하는 패턴 형성 방법.
  10. 제1항에 있어서, 상기 희생 패턴들을 형성하는 것은,
    상기 식각 대상막 상에 제1 희생 패턴들을 형성하고; 그리고
    상기 제1 희생 패턴들 상부에서 상기 제1 희생 패턴들과 교차하는 제2 희생 패턴들을 형성하는 것을 포함하며,
    상기 마스크 패턴들을 형성하는 것은,
    상기 제1 희생 패턴들의 측벽들 상에 제1 마스크 패턴들을 형성하고; 그리고
    상기 제2 희생 패턴들의 측벽들 상에 제2 마스크 패턴들을 형성하는 것을 포함하는 패턴 형성 방법.
  11. 제10항에 있어서, 상기 식각 대상막을 부분적으로 식각하는 것은 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들 사이에 형성되는 홀 형성 영역을 상기 식각 대상막에 전사시키는 것을 포함하는 패턴 형성 방법.
  12. 하부막 상에 실리콘-황 화합물 또는 황 함유 가스를 공급하여 씨드막을 형성하고; 그리고
    상기 씨드막 상에 실리콘 전구체를 공급하여 실리콘 막을 형성하는 것을 포함하는 실리콘 막 형성 방법.
  13. 제12항에 있어서, 상기 실리콘-황 화합물은 화학식 1 내지 화학식 4로 표시되는 화합물 중 적어도 하나를 포함하는 실리콘 막 형성 방법.
    [화학식 1]
    Figure pat00007

    [화학식 2]
    Figure pat00008

    [화학식 3]
    Figure pat00009

    [화학식 4]
    Figure pat00010

    (상기 화학식 1 내지 화학식 4에서, R1, R2, R3, R4, R5 및 R6은 각각 독립적으로 수소(H), R7, R8, SR7, NR7R8, OR7, SiR7 또는 R7SR8 중에서 선택되고, R7 및 R8는 각각 독립적으로 H, 할로겐, C1-C10 알킬, C3-C10 알케닐, C3-C10 알키닐, C6-C10 아릴, C3-C10 헤테로아릴, C3-C10 시클로알킬, C3-C10 시클로알케닐, C3-C10 시클로알키닐, C3-C10 헤테로시클로알킬 또는 이들의 조합 중에서 선택되고, 상기 화학식 1에서, R1, R2, R3 또는 R4 중 적어도 하나는 SR7 이고, 상기 화학식 2에서 R1, R2, R3, R4, R5 및 R6 중 적어도 하나는 SR7 이고, 상기 화학식 4에서, R9는 황(S) 또는 R10(S)nR11 중에서 선택되며, R10 및 R11은 각각 독립적으로 R7, R8 또는 NR7R8 중에서 선택되며, n은 1 이상의 정수이다)
  14. 제12항에 있어서, 상기 실리콘-황 화합물은 적어도 2개의 황원자를 포함하는 실리콘 막 형성 방법.
  15. 제12항에 있어서, 상기 황 함유 가스는 황화수소를 포함하는 실리콘 막 형성 방법.
  16. 제12항에 있어서, 상기 씨드막을 형성하는 것은 상기 실리콘-황 화합물을 열분해하여 활성 실리콘 중간체를 형성하는 것을 포함하는 실리콘 막 형성 방법.
  17. 제12항에 있어서, 상기 실리콘 막을 형성하는 것은 상기 실리콘 전구체와 함께, 산소 또는 질소 중 적어도 하나를 포함하는 반응 가스를 도입하는 것을 포함하며,
    상기 실리콘 막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 적어도 하나를 포함하는 실리콘 막 형성 방법.
  18. 제12항에 있어서, 상기 실리콘 막을 형성하는 것은 상기 실리콘 전구체와 함께 도펀트 가스를 도입하는 것을 포함하며,
    상기 실리콘 막은 도핑된 폴리실리콘을 포함하는 실리콘 막 형성 방법.
  19. 제12항에 있어서, 상기 하부막은 탄소 계열 물질, 유기 절연 물질, 무기 절연 물질, 도전 물질 및 반도체 물질로 구성된 그룹에서 선택된 적어도 하나를 포함하는 실리콘 막 형성 방법.
  20. 제19항에 있어서, 상기 하부막은 비정질 탄소 또는 탄소 계열 스핀-온 하드마스크(Spin-On Hardmask: SOH) 물질을 포함하는 실리콘 막 형성 방법.
KR1020160131908A 2016-10-12 2016-10-12 실리콘 막 형성 방법, 패턴 형성 방법 및 반도체 장치의 제조 방법 KR102657787B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160131908A KR102657787B1 (ko) 2016-10-12 2016-10-12 실리콘 막 형성 방법, 패턴 형성 방법 및 반도체 장치의 제조 방법
US15/700,491 US10553449B2 (en) 2016-10-12 2017-09-11 Methods of forming a silicon layer, methods of forming patterns, and methods of manufacturing semiconductor devices using the same
CN201710946191.4A CN107946174B (zh) 2016-10-12 2017-10-12 形成硅层的方法、形成图案的方法和使用其制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160131908A KR102657787B1 (ko) 2016-10-12 2016-10-12 실리콘 막 형성 방법, 패턴 형성 방법 및 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20180040261A true KR20180040261A (ko) 2018-04-20
KR102657787B1 KR102657787B1 (ko) 2024-04-16

Family

ID=61830151

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160131908A KR102657787B1 (ko) 2016-10-12 2016-10-12 실리콘 막 형성 방법, 패턴 형성 방법 및 반도체 장치의 제조 방법

Country Status (3)

Country Link
US (1) US10553449B2 (ko)
KR (1) KR102657787B1 (ko)
CN (1) CN107946174B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111403343B (zh) * 2019-01-02 2022-08-30 联华电子股份有限公司 半导体图案的形成方法
CN113644064B (zh) * 2020-04-27 2023-09-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN117529095B (zh) * 2023-12-28 2024-04-19 长鑫集电(北京)存储技术有限公司 半导体结构的制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050094690A (ko) * 2004-03-24 2005-09-28 삼성전자주식회사 실리콘싸이오할라이드를 이용한 실리콘산화 막 형성방법
KR20100054797A (ko) * 2007-07-12 2010-05-25 어플라이드 머티어리얼스, 인코포레이티드 플라즈마 증진 화학 기상 증착에 의한 높은 기계적 성질을 지니는 초저­ｋ 필름을 제조하기 위한 실리콘 전구체
JP2011162360A (ja) * 2010-02-04 2011-08-25 Seiko Epson Corp 硫黄変性ケイ素化合物の製造方法および硫黄ドープシリコン膜の製造方法
US20120217165A1 (en) * 2011-02-24 2012-08-30 Massachusetts Institute Of Technology Metal deposition using seed layers
KR20130115775A (ko) * 2012-04-13 2013-10-22 삼성전자주식회사 폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법
KR20160067743A (ko) * 2014-12-04 2016-06-14 램 리써치 코포레이션 고종횡비 실린더 에칭을 위해 측벽 패시베이션을 증착하기 위한 기법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2823210B1 (fr) 2001-04-10 2005-04-01 Rhodia Chimie Sa Organoxysilanes polysulfures utilisables notamment en tant qu'agent de couplage, compositions d'elastomere(s) les contenant et articles en elastomere(s) prepares a partir de telles compositions
KR20080111944A (ko) 2007-06-20 2008-12-24 공주대학교 산학협력단 다관능성 실리콘 전구체를 이용한 내용제성이 우수한전도성 고분자 코팅 조성물
KR100875662B1 (ko) 2007-11-02 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR20100079959A (ko) * 2008-12-31 2010-07-08 주식회사 하이닉스반도체 스페이서패터닝공정을 이용한 반도체장치 제조 방법
KR101096031B1 (ko) * 2009-03-31 2011-12-19 한양대학교 산학협력단 자기조립단분자막 형성방법과 이를 이용한 반도체 소자의 구리배선 및 그의 형성방법
KR20120053454A (ko) 2010-11-17 2012-05-25 주식회사 유피케미칼 실리콘 전구체 화합물을 이용한 박막 증착 방법
JP6035117B2 (ja) * 2012-11-09 2016-11-30 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
KR102052664B1 (ko) 2013-03-15 2019-12-06 삼성전자주식회사 트리알킬실란 계열의 실리콘 전구체 및 이를 이용하는 박막 형성 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050094690A (ko) * 2004-03-24 2005-09-28 삼성전자주식회사 실리콘싸이오할라이드를 이용한 실리콘산화 막 형성방법
KR20100054797A (ko) * 2007-07-12 2010-05-25 어플라이드 머티어리얼스, 인코포레이티드 플라즈마 증진 화학 기상 증착에 의한 높은 기계적 성질을 지니는 초저­ｋ 필름을 제조하기 위한 실리콘 전구체
JP2011162360A (ja) * 2010-02-04 2011-08-25 Seiko Epson Corp 硫黄変性ケイ素化合物の製造方法および硫黄ドープシリコン膜の製造方法
US20120217165A1 (en) * 2011-02-24 2012-08-30 Massachusetts Institute Of Technology Metal deposition using seed layers
KR20130115775A (ko) * 2012-04-13 2013-10-22 삼성전자주식회사 폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법
KR20160067743A (ko) * 2014-12-04 2016-06-14 램 리써치 코포레이션 고종횡비 실린더 에칭을 위해 측벽 패시베이션을 증착하기 위한 기법

Also Published As

Publication number Publication date
US20180102260A1 (en) 2018-04-12
CN107946174A (zh) 2018-04-20
KR102657787B1 (ko) 2024-04-16
US10553449B2 (en) 2020-02-04
CN107946174B (zh) 2023-08-22

Similar Documents

Publication Publication Date Title
KR101831936B1 (ko) 박막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US9553100B2 (en) Selective floating gate semiconductor material deposition in a three-dimensional memory structure
KR100764360B1 (ko) 반도체 소자 및 그 제조 방법
US9373702B2 (en) Carbon-doped cap for a raised active semiconductor region
KR100876976B1 (ko) 반도체 소자의 배선 및 이의 형성 방법
KR20180071463A (ko) 반도체 메모리 장치
WO2017074552A1 (en) Robust nucleation layers for enhanced fluorine protection and stress reduction in 3d nand word lines
US7482210B2 (en) Method of fabricating semiconductor device having junction isolation insulating layer
KR101862547B1 (ko) 폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법
CN110797345A (zh) 垂直存储器件
CN111354728A (zh) 半导体器件
KR101721036B1 (ko) 반도체 소자 및 그 제조 방법
US20120012926A1 (en) Semiconductor device and method for fabricating the same
TW201115648A (en) Method for fabricating semiconductor device
CN107946174B (zh) 形成硅层的方法、形成图案的方法和使用其制造半导体器件的方法
TW202117855A (zh) 半導體裝置的形成方法
TWI706464B (zh) 半導體裝置的形成方法
US10916556B1 (en) Three-dimensional memory device using a buried source line with a thin semiconductor oxide tunneling layer
KR101902468B1 (ko) 커패시터, 이를 포함하는 반도체 장치, 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
CN111162079B (zh) 选择性外延结构的形成方法及3d存储器件制造方法
US20080054400A1 (en) Capacitor and method of manufacturing the same
US8288279B1 (en) Method for forming conductive contact
TWI785590B (zh) 積體電路裝置及其製造方法
US20070051971A1 (en) Method for protecting the gate of a transistor and corresponding integrated circuit
KR20170132433A (ko) 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant