CN114725104A - 半导体器件及其制备方法、存储装置 - Google Patents
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Abstract
本发明涉及半导体技术领域，提出一种半导体器件及其制备方法、存储装置。该半导体器件包括衬底、第一字线和第二字线；衬底上交替且并列设置有第一字线沟槽和第二字线沟槽；第一字线设于第一字线沟槽内；第二字线设于第二字线沟槽内；其中，第一字线沟槽的宽度大于第二字线沟槽的宽度，且第一字线沟槽的深度小于第二字线沟槽的深度，以使第一字线的宽度大于第二字线的宽度，第一字线的高度小于第二字线的高度，且第一字线的阈值电压大于第二字线的阈值电压。该半导体器件能够减少字线性能的失配。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及半导体器件的制备方法、包括该半导体器件的存储装置。
背景技术
半导体器件集成密度的提高和半导体器件的缩小已经导致晶体管的字线的宽度不断减小。由于字线宽度的减小，目前的刻蚀工艺很难形成较为均匀的字线结构，导致字线性能的失配。
所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于克服上述现有技术的字线性能的失配的不足，提供一种减少字线性能的失配的半导体器件及半导体器件的制备方法、包括该半导体器件的存储装置。
本发明的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本发明的实践而习得。
根据本公开的一个方面，提供一种半导体器件，包括：
衬底，其上交替且并列设置有第一字线沟槽和第二字线沟槽；
第一字线，设于所述第一字线沟槽内；
第二字线，设于所述第二字线沟槽内；
其中，所述第一字线沟槽的宽度大于所述第二字线沟槽的宽度，且所述第一字线沟槽的深度小于所述第二字线沟槽的深度，以使所述第一字线的宽度大于所述第二字线的宽度，所述第一字线的高度小于所述第二字线的高度，且所述第一字线的阈值电压大于所述第二字线的阈值电压。
在本公开的一种示例性实施例中，所述衬底包括：
多个有源区，呈阵列排布；
多个源极和多个漏极，设于所述有源区之上，部分所述源极和所述漏极分别位于所述第一字线沟槽两侧，部分所述源极和所述漏极位于所述第二字线沟槽两侧。
在本公开的一种示例性实施例中，所述第一字线包括：
第一栅间介质层，设于所述第一字线沟槽的槽壁，所述第一栅间介质层上设置有与所述第一字线沟槽相适配的第一凹槽；
第一导电层，设于所述第一凹槽内；
第二导电层，设于所述第一导电层之上；
第一绝缘层，设于所述第二导电层之上。
在本公开的一种示例性实施例中，所述第二字线包括：
第二栅间介质层，设于所述第二字线沟槽的槽壁，所述第二栅间介质层上设置有与所述第二字线沟槽相适配的第三凹槽；
第三导电层，设于所述第三凹槽内；
第四导电层，设于所述第三导电层之上；
第二绝缘层，设于所述第四导电层之上。
在本公开的一种示例性实施例中，所述第二导电层在参考平面上的正投影与所述源极或所述漏极在参考平面上的正投影的交叠区域小于所述第四导电层在参考平面上的正投影与所述源极或所述漏极在参考平面上的正投影的交叠区，所述参考平面与所述第一字线沟槽和所述第二字线沟槽的延伸方向平行，且与所述衬底垂直。
在本公开的一种示例性实施例中，所述第二导电层的上表面与所述源极或所述漏极的下表面共面，所述第四导电层的上表面高于所述源极或所述漏极的下表面。
在本公开的一种示例性实施例中，所述第一栅间介质层的厚度大于所述第二栅间介质层的厚度。
在本公开的一种示例性实施例中，所述第二栅间介质层的介电常数等于或大于所述第一栅间介质层的介电常数。
根据本公开的一个方面，提供一种存储装置，包括：上述任意一项所述的半导体器件。
根据本公开的一个方面，提供一种半导体器件的制备方法，包括：
形成一衬底，并在所述衬底上形成交替且并列设置的第一字线沟槽和第二字线沟槽；
在所述第一字线沟槽内形成第一字线，且在所述第二字线沟槽内形成第二字线；
其中，所述第一字线沟槽的宽度大于所述第二字线沟槽，且所述第一字线沟槽的深度小于所述第二字线沟槽的深度，以使所述第一字线的宽度大于所述第二字线的宽度，所述第一字线的高度小于所述第二字线的高度，且所述第一字线的阈值电压大于所述第二字线的阈值电压。
在本公开的一种示例性实施例中，形成一衬底包括：
提供一衬底基板，在所述衬底基板上形成多个有源区。
在本公开的一种示例性实施例中，在所述衬底上形成交替且并列设置的第一字线沟槽和第二字线沟槽，包括：
对所述衬底的第一面进行刻蚀形成并列排布第一字线沟槽；
将所述第一字线沟槽遮挡，在所述衬底的相对第二面施加电压，并对所述衬底的第一面的相邻两个所述第一字线之间的部分进行刻蚀形成并列排布第二字线沟槽，使所述第一字线沟槽的宽度大于所述第二字线沟槽的宽度，且所述第一字线沟槽的深度小于所述第二字线沟槽的深度。
在本公开的一种示例性实施例中，在所述第一字线沟槽内形成第一字线，且在所述第二字线沟槽内形成第二字线，包括：
在所述第一字线沟槽的槽壁形成第一栅间介质层，所述第一栅间介质层上形成有与所述第一字线沟槽相适配的第一凹槽，同时在所述第二字线沟槽的槽壁形成第一牺牲层，所述第一牺牲层上形成有与所述第二字线沟槽相适配的第五凹槽；
在所述第一凹槽内和所述第五凹槽内形成第二牺牲层；
在所述衬底之上形成掩模层，所述第一字线沟槽位于所述掩模层在所述衬底上的正投影内；
去除所述第二字线沟槽内的所述第一牺牲层和第二牺牲层；
在所述第二字线沟槽内形成第二栅间介质层，所述第二栅间介质层上形成有与所述第二字线沟槽相适配的第三凹槽；
去除所述掩模层；
去除所述第一凹槽内的所述第二牺牲层；
其中，所述第一栅间介质层的厚度大于所述第二栅间介质层的厚度，所述第二栅间介质层的介电常数大于所述第一栅间介质层的介电常数。
在本公开的一种示例性实施例中，在所述第一字线沟槽内形成第一字线，且在所述第二字线沟槽内形成第二字线，包括：
在所述第一字线沟槽的槽壁形成第一栅间介质层，所述第一栅间介质层上形成有与所述第一字线沟槽相适配的第一凹槽，同时在所述第二字线沟槽的槽壁形成第二栅间介质层，所述第二栅间介质层上形成有与所述第二字线沟槽相适配的第三凹槽；
所述第一栅间介质层的厚度大于所述第二栅间介质层的厚度，所述第二栅间介质层的介电常数等于所述第一栅间介质层的介电常数。
在本公开的一种示例性实施例中，在所述第一字线沟槽内形成第一字线，且在所述第二字线沟槽内形成第二字线，还包括：
在所述第一凹槽内形成第一导电层，同时在所述第三凹槽内形成第三导电层，所述第三导电层的上表面的高度高于所述第一导电层的上表面的高度；
在所述第一导电层之上形成第二导电层，同时在所述第三导电层之上形成第四导电层，所述第四导电层的上表面的高度高于所述第二导电层的上表面的高度；
在所述第二导电层之上形成第一绝缘层，同时在所述第四导电层之上形成第二绝缘层。
在本公开的一种示例性实施例中，形成一衬底还包括：
对所述衬底基板进行掺杂，以形成多个源极和多个漏极，多个源极和多个漏极形成于所述有源区之上，部分源极和漏极分别位于第一字线沟槽两侧，部分源极和漏极位于第二字线沟槽两侧；且使所述第二导电层在参考平面上的正投影与所述源极或所述漏极在参考平面上的正投影的交叠区域小于所述第四导电层在参考平面上的正投影与所述源极或所述漏极在参考平面上的正投影的交叠区，所述参考平面与所述第一字线沟槽和所述第二字线沟槽的延伸方向平行，且与所述衬底垂直。
在本公开的一种示例性实施例中，所述第二导电层的上表面与所述源极或所述漏极的下表面共面，所述第四导电层的上表面高于所述源极或所述漏极的下表面。
由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：
本发明的半导体器件，在衬底上交替且并列设置有第一字线沟槽和第二字线沟槽；第一字线沟槽内设置有第一字线，第二字线沟槽内设置有第二字线，第一字线沟槽的宽度大于第二字线沟槽的宽度，且第一字线沟槽的深度小于第二字线沟槽的深度，以使第一字线的宽度大于第二字线的宽度，第一字线的长度小于第二字线的长度，使得第一字线的沟道长度小于第二字线的沟道长度；且第一字线的阈值电压大于第二字线的阈值电压，从而到达使第一字线饱和时候的漏极电流与第二字线饱和时候的漏极电流基本相同的目的，以减少字线性能的失配。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1是本发明半导体器件一示例实施方式的结构示意图；
图2是本发明半导体器件另一示例实施方式的结构示意图；
图3是本发明半导体器件的俯视结构示意图；
图4是本发明半导体器件的制备方法一示例实施方式的流程示意框图；
图5、图6、图12是制备图1中的半导体器件各个步骤的结构示意图；
图7-图11是制备图2中的半导体器件各个步骤的结构示意图。
图中主要元件附图标记说明如下：
1、衬底；11、有源区；12、源极；13、漏极；14、第一字线沟槽；15、第二字线沟槽；
2、第一字线；21、第一栅间介质层；211、第一凹槽；22、第一导电层；23、第二导电层；24、第一绝缘层；
3、第二字线；31、第二栅间介质层；311、第三凹槽；32、第三导电层；33、第四导电层；34、第二绝缘层；
41、第一牺牲层；42、第二牺牲层；43、第五凹槽；
5、掩模层；7、位线。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
本示例实施方式首先提供了一种半导体器件，参照图1和图2所示的半导体器件的结构示意图；该半导体器件可以包括衬底1、第一字线2以及第一字线2；衬底1上交替且并列设置有第一字线沟槽14和第二字线沟槽15；第一字线2设于所述第一字线沟槽14内；第二字线3设于所述第二字线沟槽15内；其中，所述第一字线沟槽14的宽度大于所述第二字线沟槽15的宽度，且所述第一字线沟槽14的深度小于所述第二字线沟槽15的深度，以使所述第一字线2的宽度大于所述第二字线3的宽度，所述第一字线2的高度小于所述第二字线3的高度，所述第一字线2的阈值电压大于所述第二字线3的阈值电压。
本发明的半导体器件，第一字线2的宽度大于第二字线3的宽度，第一字线2的高度小于第二字线3的长度，使得第一字线2的沟道长度小于第二字线3的沟道长度；且第一字线2的阈值电压大于第二字线3的阈值电压，从而到达使第一字线2饱和时候的漏极13电流与第二字线3饱和时候的漏极13电流基本相同的目的，以减少字线性能的失配。
需要说明的是，衬底1具有相对设置的第一面和第二面，第一面位于衬底1的上侧，第二面位于衬底1的下侧；第一字线2的高度和第二字线3的高度均指的是与衬底1的第一面和第二面垂直方向上的距离。后续提及的面的高度，均是该面与衬底1的第二面之间的距离。
下面对半导体器件的具体结构进行详细说明。
参照图1和图3所示，在本示例实施方式中，衬底1可以包括多个有源区11、多个源极12和多个漏极13。源极12和漏极13位于有源区11之上。衬底1的材料可以包括硅(Si)，例如晶体硅、多晶硅(poly-Si)或非晶硅。
有源区11可以为具有短轴和长轴的细长的岛形状，多个有源区11呈阵列排布。有源区11的长轴可以被布置在平行于衬底1的顶表面的方向上。在一些示例实施方式中，有源区11可以具有第一导电类型。第一导电类型可以是P型或N型。
在衬底1上设置有沿第一方向延伸的多个第一字线沟槽14和多个第二字线沟槽15；多个第一字线沟槽14和多个第二字线沟槽15交替设置，即相邻两个第一字线沟槽14之间设置有一个第二字线沟槽15，相邻两个第二字线沟槽15之间设置有一个第一字线沟槽14。第一字线沟槽14和第二字线沟槽15均于有源区11相交。相邻第一字线沟槽14和第二字线沟槽15可以与同一个有源区11相交。当然，也可以设置有一个第一字线沟槽14和一个第二字线沟槽15，均属于本发明保护的范围。
第一字线沟槽14的宽度大于第二字线沟槽15的宽度，第一字线沟槽14的宽度大于等于10nm且小于等于20nm，第二字线沟槽15的宽度大于等于10nm且小于等于20nm，第一字线沟槽14的宽度与第二字线沟槽15的宽度的差值大于等于1nm且小于等于5nm。且第一字线沟槽14的深度小于第二字线沟槽15的深度，第一字线沟槽14的深度大于等于100nm且小于等于200nm，第二字线沟槽15的深度大于等于100nm且小于等于200nm，第一字线沟槽14的深度与第二字线沟槽15的深度的差值大于等于3nm且小于等于20nm。
源极12和漏极13可以位于第一字线沟槽14和第二字线沟槽15两侧，即部分源极12和漏极13分别位于第一字线沟槽14两侧，部分源极12和漏极13位于第二字线沟槽15两侧。源极12和漏极13可以是掺杂有与第一导电类型不同的第二导电类型的杂质的杂质区。第二导电类型可以是N型或P型。在本示例实施方式中，源极12和漏极13掺杂磷元素。
在第一字线沟槽14内设置有第一字线2，在第二字线沟槽15内设置有第二字线3，使第一字线2的宽度大于第二字线3的宽度，第一字线2的高度小于第二字线3的高度。第一字线2和第二字线3的延伸方向与位线7的延伸方向相交。
请继续参照图1所示，具体地，第一字线2可以包括第一栅间介质层21、第一功函数控制层(图中未示出)、第一导电层22、第二导电层23、以及第一绝缘层24。
第一栅间介质层21设于第一字线沟槽14的槽壁，包括槽侧壁和槽底壁，在第一栅间介质层21上仍然形成有与第一字线沟槽14相适配的第一凹槽211；第一栅间介质层21的材质可以是硅氧化物、硅氮物、硅氮氧化物中的一种或多种。第一栅间介质层21的厚度大于等于2nm且小于等于5nm，第一栅间介质层21的介电常数大于等于3.8且小于等于4.2。
第一功函数控制层设于第一栅间介质层21上的第一凹槽211的槽壁，包括槽侧壁和槽底壁，但是第一功函数控制层没有覆盖第一凹槽211的槽壁的上部，即第一功函数控制层的高度低于第一凹槽211的深度，第一功函数控制层的高度可以与第一导电层22和第二导电层23的高度之和相同，在第一功函数控制层上仍然形成有与第一字线沟槽14相适配的第二凹槽；第一功函数控制层的材质可以是钛(Ti)或钛氮化物(TiN)，还可以是钛铝氮化物(TiAlN)、钛铝碳化物(TiAlC)、钛铝碳氮化物(TiAlCN)、钛硅碳氮化物(TiSiCN)、钽(Ta)、钽氮化物(TaN)、钽铝氮化物(TaAlN)、钽铝碳氮化物(TaAlCN)或钽硅碳氮化物(TaSiCN)等等。而且第一功函数控制层以是包括上述材料之一的单一层或者可以是上述材料中的至少两种材料的堆叠结构。第一功函数控制层可以具有大约10埃到大约50埃的厚度。第一功函数控制层可以通过使用ALD(atomic layer deposition，原子层沉积)工艺或金属有机化学气相沉积(MOCVD)工艺等形成。
第一导电层22设于第一功函数控制层的第二凹槽内，但是没有填满第二凹槽。第一导电层22的材质可以包括钨(W)、钨氮化物(WN)、TiN和TaN中的至少一种。第一导电层22可以包括具有良好间隙填充特性和相对低的电阻率的材料。
第二导层设于第一导电层22之上，第二导电层23将第一功函数控制层的第二凹槽填满；第二导电层23的材质可以是N型掺杂的多晶硅(High N+doping poly silicon)。在本发明的其他示例实施方式中，第二导电层23的材质还可以是功函数小于等于4.55的材料。第二导电层23上表面与源极12或漏极13的下表面共面，即第二导电层23在参考平面上的正投影与源极12或所述漏极13在参考平面上的正投影没有交叠，参考平面与第一字线沟槽14和第二字线沟槽15的延伸方向平行，且与衬底1垂直。另外，在本发明的其他示例实施方式中，第二导电层23上表面也可以高于或低于源极12和漏极13的下表面，只要是第二导电层23在参考平面上的正投影与源极12和漏极13在参考平面上的正投影的交叠区域小于第四导电层33在参考平面上的正投影与源极12和漏极13在参考平面上的正投影的交叠区域即可。
第一绝缘层24设于第二导电层23之上，第一绝缘层24将第一栅间介质层21上的第一凹槽211填满。第一绝缘层24的材质可以是氮化硅，当然，在本发明的其他示例实施方式中，第一绝缘层24的材质还可以是氧化硅、氮氧化硅等介电常数较大的材料。
请继续参照图1所示，具体地，第二字线3可以包括第二栅间介质层31、第二功函数控制层(图中未示出)、第三导电层32、第四导电层33、以及第二绝缘层34。
第二栅间介质层31设于第二字线沟槽15的槽壁，包括槽侧壁和槽底壁，在第二栅间介质层31上仍然形成有与第二字线沟槽15相适配的第三凹槽311；第二栅间介质层31的材质可以是硅氧化物、硅氮物、硅氮氧化物中的一种或多种。第二栅间介质层31的厚度大于等于20埃且小于等于50埃。在该示例实施方式中，第二栅间介质层31的介电常数可以与第一栅间介质层21的介电常数相同，且第二栅间介质层31的厚度小于第一栅间介质层21的厚度。使得第一字线2的阈值电压Vt1大于第二字线3的阈值电压Vt2。但是，第一字线2的高度小于第二字线3的高度，使得第一字线2的沟道长度小于第二字线3的沟道长度；从而到达使第一字线2饱和时候的漏极电流与第二字线3饱和时候的漏极电流基本相同的目的，以减少字线性能的失配。
第二功函数控制层设于第二栅间介质层31上的第三凹槽311的槽壁，包括槽侧壁和槽底壁，但是第二功函数控制层没有覆盖第三凹槽311的槽壁的上部，即第二功函数控制层的高度低于第三凹槽311的深度，第二功函数控制层的高度可以与第三导电层32和第四导电层33的高度之和相同，在第二功函数控制层上仍然形成有与第二字线沟槽15相适配的第四凹槽；第二功函数控制层的材质可以是钛(Ti)或钛氮化物(TiN)，还可以是钛铝氮化物(TiAlN)、钛铝碳化物(TiAlC)、钛铝碳氮化物(TiAlCN)、钛硅碳氮化物(TiSiCN)、钽(Ta)、钽氮化物(TaN)、钽铝氮化物(TaAlN)、钽铝碳氮化物(TaAlCN)或钽硅碳氮化物(TaSiCN)等等。而且第二功函数控制层以是包括上述材料之一的单一层或者可以是上述材料中的至少两种材料的堆叠结构。第二功函数控制层可以具有大约10埃到大约50埃的厚度。第二功函数控制层可以通过使用ALD(atomic layer deposition，原子层沉积)工艺或金属有机化学气相沉积(MOCVD)工艺形成。
第三导电层32设于第二功函数控制层的第四凹槽内，但是没有填满第四凹槽。第三导电层32的材质可以包括钨(W)、钨氮化物(WN)、TiN和TaN中的至少一种。第三导电层32可以包括具有良好间隙填充特性和相对低的电阻率的材料。
第四导层设于第三导电层32之上，第四导电层33将第二功函数控制层的第四凹槽满；第四导电层33的材质可以是N型掺杂的多晶硅(High N+doping poly silicon)。在本发明的其他示例实施方式中，第四导电层33的材质还可以是功函数小于等于4.55的材料。第四导电层33上表面高于源极12或漏极13的下表面共面，即第四导电层33在参考平面上的正投影与源极12或漏极13在参考平面上的正投影有交叠，参考平面与第一字线沟槽14和第二字线沟槽15的延伸方向平行，且与衬底1垂直。另外，在本发明的其他示例实施方式中，只要是第二导电层23在参考平面上的正投影与源极12或漏极13在参考平面上的正投影的交叠区域小于第四导电层33在参考平面上的正投影与源极12或漏极13在参考平面上的正投影的交叠区域即可。
第二绝缘层34设于第四导电层33之上，第二绝缘层34将第二栅间介质层31上的第四凹槽填满。第二绝缘层34的材质可以是氮化硅，当然，在本发明的其他示例实施方式中，第二绝缘层34的材质还可以是氧化硅、氮氧化硅等介电常数较大的材料。
需要说明的是，在本发明的其他示例实施方式中，参照图2所示，第二栅间介质层31与第一栅间介质层21的材质不同，第二栅间介质层31的介电常数可以大于第一栅间介质层21的介电常数。例如第二栅间介质层31的材料可以是SiON，介电常数大约为5.0；第二栅间介质层31还可以选择介电常数大于等于7且小于等于25的材料。第一栅间介质层21的材料可以是SiO2，介电常数大约为3.9。第二栅间介质层31的介电常数大于第一栅间介质层21的介电常数，同样可以使第一字线2的阈值电压Vt1大于第二字线3的阈值电压Vt2；结合，第一字线2的高度小于第二字线3的高度，使得第一字线2的沟道长度小于第二字线3的沟道长度；从而到达使第一字线2饱和时候的漏极电流与第二字线3饱和时候的漏极电流基本相同的目的，以减少字线性能的失配。
当然，还可以是，第二栅间介质层31的厚度等于第一栅间介质层21的厚度，且第二栅间介质层31的介电常数大于第一栅间介质层21的介电常数。只要选取合适的数值使第一字线2的阈值电压Vt1大于第二字线3的阈值电压Vt2，且与第一字线2的沟道长度和第二字线3的沟道长度之差相适配即可。
进一步的，本示例实施方式还提供了一种存储装置，该存储装置可以包括上述任意一项所述的半导体器件，半导体器件的具体结构上述已经进行了详细说明，因此，此处不再赘述。
该存储装置可以是DRAM(Dynamic Random Access Memory，动态随机存取存储器)，还可以是Trench gate device(沟道闸门装置)。
与现有技术相比，本发明示例实施方式提供的存储装置的有益效果与上述示例实施方式提供的半导体器件的有益效果相同，在此不做赘述。
进一步的，本示例实施方式还提供了一种半导体器件的制备方法，参照图4所示的本发明半导体器件的制备方法一示例实施方式的流程示意框图；该半导体器件的制备方法可以包括以下步骤：
步骤S10，形成一衬底1，并在所述衬底1上形成交替且并列设置的第一字线沟槽14和第二字线沟槽15。
步骤S20，在所述第一字线沟槽14内形成第一字线2，且在所述第二字线沟槽15内形成第二字线3。
其中，所述第一字线沟槽14的宽度大于所述第二字线沟槽15，且所述第一字线沟槽14的深度小于所述第二字线沟槽15的深度，以使所述第一字线2的宽度大于所述第二字线3的宽度，所述第一字线2的长度小于所述第二字线3的长度，且所述第一字线2的阈值电压大于所述第二字线3的阈值电压。
下面对半导体器件的制备方法的各个步骤进行详细说明。
参照图5所示。
提供一衬底1基板，在衬底1基板上通过掺杂工艺形成多个有源区11。衬底1基板具有相对设置的第一面和第二面。
采用等离子体刻蚀工艺对衬底1的第一面进行刻蚀形成多个并列排布且沿第一方向延伸的第一字线沟槽14。该次刻蚀等离子体的发射角度较发散。
将上一步骤形成的第一字线沟槽14遮挡，在衬底1的第二面施加电压或磁场；并对衬底1的第一面的相邻两个第一字线2之间的部分采用等离子体刻蚀工艺进行刻蚀，形成多个并列排布且沿第一方向延伸的第二字线3。由于有施加电压形成的电场或磁场的作用，使等离子体的发射角度与衬底1更垂直，而且等离子体轰击衬底1表面的速度加大，使得形成的第二字线沟槽15的宽度小于第一字线沟槽14的宽度，且第二字线沟槽15的深度大于第一字线沟槽14的深度。
参照图6所示，在第一字线沟槽14的槽壁通过沉积、溅射或蒸镀等工艺形成第一栅间介质层21，第一栅间介质层21上形成有与第一字线沟槽14相适配的第一凹槽211，同时在第二字线沟槽15的槽壁通过沉积、溅射或蒸镀等工艺形成第二栅间介质层31，第二栅间介质层31上形成有与第二字线沟槽15相适配的第三凹槽311。
由于第二字线沟槽15的宽度小于第一字线沟槽14的宽度，且第二字线沟槽15的深度大于第二字线沟槽15的深度，使第二字线沟槽15的槽壁比第一字线沟槽14的槽壁更为陡峭；栅间介质层材料不容易沉积在第二字线沟槽15的槽壁而容易沉积在第一字线沟槽14的槽壁，从而使第一栅间介质层21的厚度大于第二栅间介质层31的厚度；由于在第一字线沟槽14和第二字线沟槽15内沉积的栅间介质层材料是相同的，因此第二栅间介质层31的介电常数等于第一栅间介质层21的介电常数。
在本发明的其他示例实施方式中，第二栅间介质层31的材料与第一栅间介质层21的材料可以不相同，例如，第二栅间介质层31的介电常数可以大于第一栅间介质层21的介电常数。第一栅间介质层21和第二栅间介质层31的具体的形成过程如下：
参照图7所示，在第一字线沟槽14的槽壁通过沉积、溅射或蒸镀等工艺形成第一栅间介质层21，第一栅间介质层21上形成有与第一字线沟槽14相适配的第一凹槽211，同时在第二字线沟槽15的槽壁通过沉积、溅射或蒸镀等工艺形成第一牺牲层41，第一牺牲层41上形成有与第二字线沟槽15相适配的第五凹槽43。第一栅间介质层21与第一牺牲层41同时形成，材料相同，可以是氧化硅，其介电常数是3.9。在第一凹槽211内和第五凹槽43内通过沉积、溅射或蒸镀等工艺形成第二牺牲层42；第二牺牲层42的材质可以是多晶硅，当然，也可以是锗硅(SiGe)。
参照图8所示，在衬底1之上形成掩模层5，掩模层5的材质可以是光刻胶。第一字线沟槽14位于掩模层5在衬底1上的正投影内，即掩模层5将第一字线沟槽14及其内部的第一栅间介质层21和第二牺牲层42遮挡，避免后续工艺对其造成损伤。
参照图9所示，去除第二字线沟槽15内的第一牺牲层41和第二牺牲层42，使第二字线沟槽15的槽壁裸露。
参照图10所示，在第二字线沟槽15内通过沉积、溅射或蒸镀等工艺形成第二栅间介质层31，第二栅间介质层31上形成有与第二字线沟槽15相适配的第三凹槽311；去除掩模层5。第二栅间介质层31的材质可以是HfO(氧化铪)、ZrO(氧化锆)、HfSiO(矽酸铪氧化合物)，其介电常数大于等于20且小于等于30；第二字线沟槽15的槽壁较为陡峭；第二栅间介质层31的材料不容易沉积在第二字线沟槽15的槽壁，从而使第一栅间介质层21的厚度大于第二栅间介质层31的厚度，第二栅间介质层31的介电常数大于第一栅间介质层21的介电常数。
参照图11所示，去除第一凹槽211内的第二牺牲层42，使第一栅间介质层21裸露，仍然形成有第一凹槽211。
至此完成第一栅间介质层21和第二栅间介质层31的制备，后续的第一导电层22、第二导电层23、第三导电层32、第四导电层33、第一绝缘层24以及第二绝缘层34的制备方法相同。
具体为：参照图12所示，在第一凹槽211内通过沉积、溅射或蒸镀等工艺形成第一导电层22，同时在第三凹槽311内通过沉积、溅射或蒸镀等工艺形成第三导电层32；第一导电层22和第三导电层32同时形成，材料相同。由于第一凹槽211的宽度大于第三凹槽311的宽度，使得在第三凹槽311内材料沉积较快，从而使第三导电层32的高度高于第一导电层22的高度。
在第一导电层22之上通过沉积、溅射或蒸镀等工艺形成第二导电层23，同时在第三导电层32之上通过沉积、溅射或蒸镀等工艺形成第四导电层33；第二导电层23和第四导电层33同时形成，材料相同；由于第三导电层32的高度高于第一导电层22的高度，使得第四导电层33的上表面的高度高于第二导电层23的上表面的高度。
参照图1和图2所示，在第二导电层23之上通过沉积、溅射或蒸镀等工艺形成第一绝缘层24，第一绝缘层24将第一凹槽211填满；同时在第四导电层33之上通过沉积、溅射或蒸镀等工艺形成第二绝缘层34，第二绝缘层34将第三凹槽311填满。第一绝缘层24和第二绝缘层34同时形成，材料相同。
对衬底1基板进行掺杂，以形成多个源极12和多个漏极13，多个源极12和多个漏极13形成于有源区11之上，部分源极12和漏极13分别位于第一字线沟槽14两侧，部分源极12和漏极13位于第二字线沟槽15两侧；且使第二导电层23在参考平面上的正投影与源极12或漏极13在参考平面上的正投影的交叠区域小于第四导电层33在参考平面上的正投影与源极12或漏极13在参考平面上的正投影的交叠区，参考平面与第一字线沟槽14和第二字线沟槽15的延伸方向平行，且与衬底1垂直。在本示例实施方式中为：第二导电层23的上表面与源极12或漏极13的下表面共面，第四导电层33的上表面高于源极12或漏极13的下表面。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
本说明书中使用“约”“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”“大约”“大致”“大概”的含义。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
本说明书中，用语“一个”、“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。
Claims (17)
1.一种半导体器件，其特征在于，包括：
衬底，其上交替且并列设置有第一字线沟槽和第二字线沟槽；
第一字线，设于所述第一字线沟槽内；
第二字线，设于所述第二字线沟槽内；
其中，所述第一字线沟槽的宽度大于所述第二字线沟槽的宽度，且所述第一字线沟槽的深度小于所述第二字线沟槽的深度，以使所述第一字线的宽度大于所述第二字线的宽度，所述第一字线的高度小于所述第二字线的高度，且所述第一字线的阈值电压大于所述第二字线的阈值电压。
2.根据权利要求1所述的半导体器件，其特征在于，所述衬底包括：
多个有源区，呈阵列排布；
多个源极和多个漏极，设于所述有源区之上，部分所述源极和所述漏极分别位于所述第一字线沟槽两侧，部分所述源极和所述漏极位于所述第二字线沟槽两侧。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一字线包括：
第一栅间介质层，设于所述第一字线沟槽的槽壁，所述第一栅间介质层上设置有与所述第一字线沟槽相适配的第一凹槽；
第一导电层，设于所述第一凹槽内；
第二导电层，设于所述第一导电层之上；
第一绝缘层，设于所述第二导电层之上。
4.根据权利要求3所述的半导体器件，其特征在于，所述第二字线包括：
第二栅间介质层，设于所述第二字线沟槽的槽壁，所述第二栅间介质层上设置有与所述第二字线沟槽相适配的第三凹槽；
第三导电层，设于所述第三凹槽内；
第四导电层，设于所述第三导电层之上；
第二绝缘层，设于所述第四导电层之上。
5.根据权利要求4所述的半导体器件，其特征在于，所述第二导电层在参考平面上的正投影与所述源极或所述漏极在参考平面上的正投影的交叠区域小于所述第四导电层在参考平面上的正投影与所述源极或所述漏极在参考平面上的正投影的交叠区，所述参考平面与所述第一字线沟槽和所述第二字线沟槽的延伸方向平行，且与所述衬底垂直。
6.根据权利要求5所述的半导体器件，其特征在于，所述第二导电层的上表面与所述源极或所述漏极的下表面共面，所述第四导电层的上表面高于所述源极或所述漏极的下表面。
7.根据权利要求4所述的半导体器件，其特征在于，所述第一栅间介质层的厚度大于所述第二栅间介质层的厚度。
8.根据权利要求7所述的半导体器件，其特征在于，所述第二栅间介质层的介电常数等于或大于所述第一栅间介质层的介电常数。
9.一种存储装置，其特征在于，包括：权利要求1～8任意一项所述的半导体器件。
10.一种半导体器件的制备方法，其特征在于，包括：
形成一衬底，并在所述衬底上形成交替且并列设置的第一字线沟槽和第二字线沟槽；
在所述第一字线沟槽内形成第一字线，且在所述第二字线沟槽内形成第二字线；
其中，所述第一字线沟槽的宽度大于所述第二字线沟槽，且所述第一字线沟槽的深度小于所述第二字线沟槽的深度，以使所述第一字线的宽度大于所述第二字线的宽度，所述第一字线的高度小于所述第二字线的高度，且所述第一字线的阈值电压大于所述第二字线的阈值电压。
11.根据权利要求10所述的半导体器件的制备方法，其特征在于，形成一衬底包括：
提供一衬底基板，在所述衬底基板上形成多个有源区。
12.根据权利要求11所述的半导体器件的制备方法，其特征在于，在所述衬底上形成交替且并列设置的第一字线沟槽和第二字线沟槽，包括：
对所述衬底的第一面进行刻蚀形成并列排布第一字线沟槽；
将所述第一字线沟槽遮挡，在所述衬底的相对第二面施加电压，并对所述衬底的第一面的相邻两个所述第一字线之间的部分进行刻蚀形成并列排布第二字线沟槽，使所述第一字线沟槽的宽度大于所述第二字线沟槽的宽度，且所述第一字线沟槽的深度小于所述第二字线沟槽的深度。
13.根据权利要求12所述的半导体器件的制备方法，其特征在于，在所述第一字线沟槽内形成第一字线，且在所述第二字线沟槽内形成第二字线，包括：
在所述第一字线沟槽的槽壁形成第一栅间介质层，所述第一栅间介质层上形成有与所述第一字线沟槽相适配的第一凹槽，同时在所述第二字线沟槽的槽壁形成第一牺牲层，所述第一牺牲层上形成有与所述第二字线沟槽相适配的第五凹槽；
在所述第一凹槽内和所述第五凹槽内形成第二牺牲层；
在所述衬底之上形成掩模层，所述第一字线沟槽位于所述掩模层在所述衬底上的正投影内；
去除所述第二字线沟槽内的所述第一牺牲层和第二牺牲层；
在所述第二字线沟槽内形成第二栅间介质层，所述第二栅间介质层上形成有与所述第二字线沟槽相适配的第三凹槽；
去除所述掩模层；
去除所述第一凹槽内的所述第二牺牲层；
其中，所述第一栅间介质层的厚度大于所述第二栅间介质层的厚度，所述第二栅间介质层的介电常数大于所述第一栅间介质层的介电常数。
14.根据权利要求12所述的半导体器件的制备方法，其特征在于，在所述第一字线沟槽内形成第一字线，且在所述第二字线沟槽内形成第二字线，包括：
在所述第一字线沟槽的槽壁形成第一栅间介质层，所述第一栅间介质层上形成有与所述第一字线沟槽相适配的第一凹槽，同时在所述第二字线沟槽的槽壁形成第二栅间介质层，所述第二栅间介质层上形成有与所述第二字线沟槽相适配的第三凹槽；
所述第一栅间介质层的厚度大于所述第二栅间介质层的厚度，所述第二栅间介质层的介电常数等于所述第一栅间介质层的介电常数。
15.根据权利要求13或14所述的半导体器件的制备方法，其特征在于，在所述第一字线沟槽内形成第一字线，且在所述第二字线沟槽内形成第二字线，还包括：
在所述第一凹槽内形成第一导电层，同时在所述第三凹槽内形成第三导电层，所述第三导电层的上表面的高度高于所述第一导电层的上表面的高度；
在所述第一导电层之上形成第二导电层，同时在所述第三导电层之上形成第四导电层，所述第四导电层的上表面的高度高于所述第二导电层的上表面的高度；
在所述第二导电层之上形成第一绝缘层，同时在所述第四导电层之上形成第二绝缘层。
16.根据权利要求15所述的半导体器件的制备方法，其特征在于，形成一衬底还包括：
对所述衬底基板进行掺杂，以形成多个源极和多个漏极，多个源极和多个漏极形成于所述有源区之上，部分源极和漏极分别位于第一字线沟槽两侧，部分源极和漏极位于第二字线沟槽两侧；且使所述第二导电层在参考平面上的正投影与所述源极或所述漏极在参考平面上的正投影的交叠区域小于所述第四导电层在参考平面上的正投影与所述源极或所述漏极在参考平面上的正投影的交叠区，所述参考平面与所述第一字线沟槽和所述第二字线沟槽的延伸方向平行，且与所述衬底垂直。
17.根据权利要求16所述的半导体器件的制备方法，其特征在于，所述第二导电层的上表面与所述源极或所述漏极的下表面共面，所述第四导电层的上表面高于所述源极或所述漏极的下表面。
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