KR20200142709A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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김태훈
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는, 기판과 수직한 제1 방향으로 이격된 제1 절연 패턴 및 제2 절연 패턴으로, 제1 절연 패턴의 하면과, 제2 절연 패턴의 상면은 서로 마주보는 제1 절연 패턴 및 제2 절연 패턴, 제1 절연 패턴의 하면 및 제2 절연 패턴의 상면 사이에 배치되고, 제1 절연 패턴의 하면 및 제2 절연 패턴의 상면 사이로 연장되는 제1 측면을 포함하는 게이트 전극, 및 게이트 전극의 제1 측면으로부터 제1 방향과 다른 제2 방향으로 제1 너비만큼 돌출된 절연 패턴을 포함한다.

Description

반도체 메모리 장치 및 그 제조 방법{Semiconductor memory device and method for fabricating the same}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 게이트 전극으로부터 돌출되어, 전하 저장막들 사이에 위치하는 절연 패턴을 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정되어 집적도 증가가 점점 어렵게 된다. 따라서, 최근에는 점유 면적의 증가 없이 집적도를 증가시키는 방법으로 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 게이트 전극으로부터 돌출되고, 전하 저장막들 사이에 위치하는 절연 패턴을 통해 신뢰성이 향상된 반도체 메모리 장치반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 게이트 전극으로부터 돌출되고, 전하 저장막들 사이에 위치하는 절연 패턴을 포함하는 반도체 메모리 장치반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치반도체 메모리 장치는, 기판과 수직한 제1 방향으로 이격된 제1 절연 패턴 및 제2 절연 패턴으로, 제1 절연 패턴의 하면과, 제2 절연 패턴의 상면은 서로 마주보는 제1 절연 패턴 및 제2 절연 패턴, 제1 절연 패턴의 하면 및 제2 절연 패턴의 상면 사이에 배치되고, 제1 절연 패턴의 하면 및 제2 절연 패턴의 상면 사이로 연장되는 제1 측면을 포함하는 게이트 전극, 및 게이트 전극의 제1 측면으로부터 제1 방향과 다른 제2 방향으로 제1 너비만큼 돌출된 절연 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치반도체 메모리 장치는, 기판과 수직한 제1 방향으로 연장된 반도체 패턴, 반도체 패턴 상의 터널 절연막, 터널 절연막 상에, 제1 방향으로 이격된 제1 전하 저장막 및 제2 전하 저장막, 터널 절연막 상에, 제1 전하 저장막 및 제2 전하 저장막을 따라 연장되는 블로킹 절연막, 제1 전하 저장막 및 제2 전하 저장막 사이에 위치하고, 블로킹 절연막 내에 정의된 리세스, 리세스를 채우는 절연 패턴, 및 절연 패턴 및 블로킹 절연막 상의 게이트 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치반도체 메모리 장치는, 기판과 수직한 제1 방향으로 연장된 블로킹 절연막, 블로킹 절연막의 일면 내에 정의되고, 제1 방향으로 서로 이격된 제1 리세스 및 제2 리세스, 블로킹 절연막의 일면과 대향하는 다른 일면 내에 정의되고, 제1 리세스 및 제2 리세스 사이에 위치하는 제3 리세스, 제1 리세스 및 제2 리세스를 각각 채우는 제1 전하 저장막 및 제2 전하 저장막, 제3 리세스를 채우는 절연 패턴, 및 절연 패턴 및 블로킹 절연막을 따라 연장되는 게이트 전극을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치반도체 메모리 장치를 설명하기 위한 개략적인 회로도이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 단면도이다.
도 3은 몇몇 실시예에 따른 도 2의 반도체 메모리 장치의 P1 영역을 확대하여 설명하기 위한 예시적인 확대도이다.
도 4는 도 3의 R1 영역을 설명하기 위한 확대도이다.
도 5는 도 3의 A-A'를 절단한 단면도이다.
도 6은 도 3의 B-B'를 절단한 단면도이다.
도 7 내지 도 18은 몇몇 실시예에 따른 도 2의 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19는 몇몇 실시예에 따른 도 18의 반도체 메모리 장치의 P2 영역을 확대하여 설명하기 위한 예시적인 확대도이다.
도 20은 도 19의 R2 영역을 설명하기 위한 확대도이다.
도 21 내지 도 24는 몇몇 실시예에 따른 도 18의 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치반도체 메모리 장치를 설명하기 위한 개략적인 회로도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치반도체 메모리 장치는 공통 소오스 라인(CSL), 복수의 비트 라인들(BL1 내지 BL3) 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다.
복수의 비트 라인(BL1 내지 BL3)들은 2차원적으로 배열될 수 있다. 예를 들어, 각각의 비트 라인들(BL1 내지 BL3)은 서로 이격되어 x 방향으로 각각 연장될 수 있다. 각각의 비트 라인들(BL1 내지 BL3)에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인(BL1 내지 BL3)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
몇몇 실시예에서, 복수의 비트 라인들(BL1 내지 BL3)의 개수는 이에 제한되지 않는다.
몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들이 2차원적으로 배열될 수 있다. 예를 들어, 각각의 공통 소오스 라인(CSL)들은 서로 이격되어 제2 방향(Y)으로 각각 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
각각의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 각각의 비트 라인(BL1 내지 BL3)에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터들(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 각각의 비트 라인들(BL1 내지 BL3) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL0-WLn) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)들은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 복수의 워드 라인들(WL0-WLn)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 단면도이다.
도 2를 참조하면, 복수의 게이트 전극들(GSL, WL0 내지 WLn, SSL)은 서로 동일한 두께를 갖는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 복수의 게이트 전극들(GSL, WL0 내지 WLn, SSL)은 서로 다른 두께를 가질 수도 있다.
참고적으로, 설명의 편의를 위해 도면 상에는 복수의 비트 라인들(BL1 내지 BL3)을 비트 라인(BL)로 통칭하여 도시되었다.
몇몇 실시예에서, 복수의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)은 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL0 내지 WLn) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL0 내지 WLn)들 및 스트링 선택 라인(SSL)은 기판(100) 상에 순차적으로 적층될 수 있다.
도 2에서, 그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이에 4개의 워드 라인만을 간략하게 도시하였으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이에 8개, 16개, 32개, 64개 또는 그 이상의 워드 라인들이 적층될 수 있음은 물론이다.
각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)은 도전성 물질을 포함할 수 있다. 예를 들어, 각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
각각의 절연 패턴들(162, 164, 166)은 절연성 물질을 포함할 수 있다. 예를 들어, 각각의 절연 패턴들(162, 164, 166)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)과 각각의 절연 패턴들(162, 164, 166)은 워드 라인 절단 영역(WLC)에 의해 분리될 수 있다. 예를 들어, 워드 라인 절단 영역(WLC)은 y 방향으로 연장되어 각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)과 각각의 절연 패턴들(162, 164, 166)을 절단할 수 있다.
몇몇 실시예에서, 워드 라인 절단 영역(WLC) 내에 분리 구조체(300)가 형성될 수 있다. 도 2에 도시된 것처럼, 분리 구조체(300)는 각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)과 각각의 절연 패턴들(162, 164, 166)을 관통하여 기판(100)까지 연장될 수 있다. 몇몇 실시예에서, 분리 구조체(300)는 플로그 패턴(302) 및 스페이서(304)를 포함할 수 있다.
플러그 패턴(302)은 각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)과 각각의 절연 패턴들(162, 164, 166)를 관통하여 기판(100)과 접속될 수 있다. 몇몇 실시예에서, 플러그 패턴(302)은 몇몇 실시예에 따른 반도체 메모리 장치의 공통 소오스 라인(예를 들어, 도 1의 CSL)으로 제공될 수 있다. 예를 들어, 플러그 패턴(302)은 도전성 물질을 포함할 수 있다. 또한, 플러그 패턴(302)은 기판(100) 내의 불순물 영역(105)과 접속될 수 있다. 불순물 영역(105)은 예를 들어, y 방향으로 연장될 수 있다.
스페이서(304)는 플러그 패턴(302)과 각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)과 각각의 절연 패턴들(162, 164, 166) 사이에 개재될 수 있다. 예를 들어, 스페이서(304)는 플러그 패턴(302)의 측면을 따라 연장될 수 있다. 스페이서(304)는 절연성 물질을 포함할 수 있다. 즉, 스페이서(304)는 각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)과 각각의 절연 패턴들(162, 164, 166)의 복수의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)로부터 플러그 패턴(302)을 전기적으로 이격시킬 수 있다.
복수의 채널 구조체들(CS1 내지 CS3)은 각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)과 각각의 절연 패턴들(162, 164, 166)을 관통하여 기판(100)과 접속될 수 있다. 또한, 복수의 채널 구조체들(CS1 내지 CS3)은 각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)과 각각의 절연 패턴들(162, 164, 166)과 교차하는 z 방향으로 연장될 수 있다. 예를 들어, 각각의 채널 구조체들(CS1 내지 CS3)은 z 방향으로 연장되는 필러(pillar) 형상일 수 있다. 각각의 채널 구조체들(CS1 내지 CS3)은 반도체 패턴(106) 및 복수의 전하 저장막(110a 및 110b)을 포함할 수 있다.
반도체 패턴(106)은 각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150)과 각각의 절연 패턴들(162, 164, 166)을 관통하여 기판(100)과 접속될 수 있다. 예를 들어, 반도체 패턴(106)은 z 방향으로 연장되어 기판(100)과 접속될 수 있다. 도 2에서 반도체 패턴(106)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(106)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다.
반도체 패턴(106)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 전하 저장막(110a 및 110b)은 반도체 패턴(106)과 각각의 게이트 전극들(GSL, WL0 내지 WLn, SSL, 150) 사이에 개재될 수 있다. 복수의 전하 저장막(110a 및 110b)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 복수의 전하 저장막(110a 및 110b)은 복수의 막 사이에 개재될 수 있다. 예를 들어, 복수의 전하 저장막(110a 및 110b)은 반도체 패턴(106) 상에 적층되는 터널 절연막(104) 상에 개재될 수 있다. 그리고 블로킹 절연막(102)이 터널 절연막(104)과 복수의 전하 저장막(110a 및 110b) 상에 컨포멀하게 형성될 수 있다. 터널 절연막(104)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(144A, 144B)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(102)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
각각의 채널 구조체들(CS1 내지 CS3)은 충진 절연 패턴(108)을 더 포함할 수 있다. 충진 절연 패턴(108)은 컵 형상인 반도체 패턴(106)의 내부를 채우도록 형성될 수 있다. 예를 들어, 반도체 패턴(106)은 충진 절연 패턴(108)의 측면 및 바닥면을 따라 컨포멀하게 연장될 수 있다. 충진 절연 패턴(108)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 채널 구조체들(CS1 내지 CS3)은 채널 패드(160)를 더 포함할 수 있다. 채널 패드(160)는 블로킹 절연막(102), 터널 절연막(104), 반도체 패턴(106), 및 충진 절연 패턴(108)의 상부와 접속되도록 형성될 수 있다. 예를 들어, 채널 패드(160)는 제1 층간 절연막(210) 내에 형성될 수 있다. 채널 패드(160)는 이에 제한되지 않고, 반도체 패턴(106)이 채널 패드(160)의 측면을 따라 연장되도록 형성될 수도 있다. 채널 패드(160)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 비트 라인들(BL1 내지 BL3)은 복수의 채널 구조체(CS1 내지 CS3)들과 접속될 수 있다. 예를 들어, 각각의 비트 라인들(BL1 내지 BL3)은 비트 라인 컨택(320)을 통해 각각의 채널 구조체들(CS1 내지 CS3)과 접속될 수 있다. 비트 라인 컨택(320)은 예를 들어, 비트 라인 컨택(320)은 제2 층간 절연막(310)을 관통하여 각각의 채널 구조체들(CS1 내지 CS3)과 각각의 비트 라인들(BL1 내지 BL3)을 전기적으로 연결할 수 있다.
메모리 셀 역할을 수행하는 P1 영역을 예를 들면, 하나의 메모리 셀을 하나의 게이트 전극(150)이 제어할 수 있다. 즉, 하나의 메모리 셀 안에 제1 전하 저장막(110a) 및 제2 전하 저장막(110b)을 형성하여, 원하는 전하 저장막에 전하를 저장하여, 구조상으로는 하나의 메모리 셀이나, 동작 상으로는 두 개의 메모리 셀 역할을 수행할 수 있어 셀 집적도를 높일 수 있다. 즉, P1 영역의 워드 라인을 3번째 워드 라인(WL3)이라 가정하면, 제3 워드 라인(WL3)을 하나의 게이트 전극(150)을 통해 두 개의 메모리 셀이 포함된 것과 같은 효과를 가져올 수 있다. 이에 대한 자세한 효과, 공정, 및 작동을 이하에서 설명한다.
도 3은 몇몇 실시예에 따른 도 2의 반도체 메모리 장치의 P1 영역을 확대하여 설명하기 위한 예시적인 확대도이다.
도 3을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 절연 패턴(162), 제2 절연 패턴(164), 제3 절연 패턴(166), 제1 채널 구조체(CS1), 제2 채널 구조체(CS2), 제3 채널 구조체(CS3),게이트 전극(150)을 포함한다. 이하에서, 제1 절연 패턴(162), 제2 절연 패턴(164), 및 제3 절연 패턴(166)들을 복수의 절연 패턴들(162, 164, 및 166)로 통칭할 수 있으며, 제1 채널 구조체(CS1), 제2 채널 구조체(CS2), 및 제3 채널 구조체(CS3)들을 복수의 채널 구조체들(CS1, CS2, 및 CS3)로 통칭할 수 있다.
제1 절연 패턴(162), 게이트 전극(150), 및 제3 절연 패턴(166)은 기판으로부터 수직한 제1 방향(z 방향)으로 적층될 수 있다. 제2 절연 패턴(164)은 게이트 전극(150)으로부터 기판과 평행한 제2 방향(y 방향)으로 돌출되어 형성될 수 있다. 또한, 복수의 절연 패턴들(162, 164, 및 166), 및 게이트 전극(150)은 기판과 평행한 제2 방향(y 방향)으로 길게 연장될 수 있다.
복수의 절연 패턴들(162, 164, 및 166)은 예를 들어, BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 메모리 장치 내에는 슬릿 영역(190)이 형성될 수 있다. 슬릿 영역(190)은 적층된 복수의 구조체들 사이를 나눌 수 있다.
도시되지 않았으나, 기판은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 기판은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
제1 절연 패턴(162) 및 제3 절연 패턴(166)은 서로 동일한 두께를 갖는 것으로 도시되었으나, 이에 제한되지 않고, 제1 절연 패턴(162) 및 제3 절연 패턴(166)은 서로 다른 두께를 가질 수도 있다.
게이트 전극(150)은 제1 절연 패턴(162) 및 제3 절연 패턴(166)의 사이에 위치할 수 있으며, 게이트 전극(150)으로부터 제2 방향(y 방향)으로 돌출된 제2 절연 패턴(164)을 포함할 수 있다.
본 도면에서는 복수의 게이트 전극 중 하나의 게이트 전극에 대해서만 도시하였다. 즉, 게이트 전극(150)은 복수 개로 제공될 수 있다. 따라서, 몇몇 실시예에서, 최하부의 게이트 전극(150)은 도 1의 그라운드 선택 라인(GSL)으로 제공될 수 있다. 또한, 몇몇 실시예에서, 최상부의 게이트 전극(150), 도 1의 스트링 선택 라인(GSL)으로 제공될 수 있다. 그리고, 몇몇 실시예에서, 최하부 및 최상부의 제1 방향(z 방향) 사이의 게이트 전극(150)은 그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이의 게이트 전극들(WL0~WLn)로 제공될 수 있으며, 이는 도 1의 워드 라인들(WL0~WLn)으로 제공될 수 있다.
게이트 전극(150)은 도전성 물질을 포함할 수 있다. 게이트 전극(150)은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 절연 패턴들(162, 164, 및 166)은 절연성 물질을 포함할 수 있다. 복수의 절연 패턴들(162, 164, 및 166)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 채널 구조체들(CS1, CS2, 및 CS3)은 복수의 절연 패턴들(162, 164, 및 166) 및 게이트 전극을 관통하여 제1 방향(z 방향)으로 연장될 수 있다. 예를 들어, 복수의 채널 구조체들(CS1, CS2, 및 CS3)은 기판상에 필러(pillar) 형상으로 형성되어, 복수의 절연 패턴들(162, 164, 및 166) 및 게이트 전극을 관통할 수 있다. 이에 따라, 게이트 전극(150)은 복수의 채널 구조체들(CS1, CS2, 및 CS3)과 교차할 수 있다.
복수의 채널 구조체들(CS1, CS2, 및 CS3) 각각은 반도체 패턴(106)을 포함할 수 있다. 반도체 패턴(106)은 복수의 절연 패턴들(162, 164, 및 166), 및 게이트 전극(150)을 관통하여 기판과 접속될 수 있다. 예를 들어, 반도체 패턴(106)은 제1 방향(z 방향)으로 연장될 수 있다. 반도체 패턴(106)은 예를 들어, 컵 형상으로 형성될 수 있다. 예를 들어, 복수의 채널 구조체들(CS1, CS2, 및 CS3) 각각은 필러(pillar) 형상의 충진 절연 패턴(108)과, 충진 절연 패턴(108)의 바닥면 및 측벽을 따라 컨포멀하게(conformally) 연장되는 반도체 패턴(106)을 포함할 수 있다. 충진 절연 패턴(108)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 반도체 패턴(106)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다.
반도체 패턴(106)은 예를 들어, 단결정 실리콘 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 채널 구조체들(CS1, CS2, 및 CS3) 각각은 터널 절연막(104)을 포함할 수 있다. 터널 절연막(104)은 예를 들어, 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 또는, 예를 들어, 터널 절연막(104)은 실리콘 산화막과 실리콘 질화막의 이중층 등으로 형성될 수도 있다. 설명의 편의를 위해, 이하에서 터널 절연막(104)은 실리콘 산화물을 포함하는 것으로 설명한다.
복수의 채널 구조체들(CS1, CS2, 및 CS3) 각각은 제1 전하 저장막(110a) 및 제2 전하 저장막(110b)을 포함할 수 있다. 이하에서, 제1 전하 저장막(110a) 및 제2 전하 저장막(110b)은 복수의 전하 저장막들(110a 및 110b)로 통칭될 수 있다.
복수의 전하 저장막들(110a 및 110b)은 터널 절연막(104)의 측벽상에 형성될 수 있다. 이에 따라, 터널 절연막(104)은 반도체 패턴(106)과 복수의 전하 저장막들(110a 및 110b) 사이에 형성될 수 있다. 또한, 복수의 전하 저장막들(110a 및 110b) 각각은 +x 방향으로 연장될 수 있다.
제1 전하 저장막(110a)과 제2 전하 저장막(110b) 사이에 제2 절연 패턴(164)이 형성될 수 있으며, 제2 절연 패턴(164)은 게이트 전극(150)으로부터 제2 방향(y 방향)으로 돌출되되, x 방향으로 연장되어 형성될 수 있다.
복수의 전하 저장막들(110a 및 110b)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 풍부형 질화물(Si-rich nitride) 및 나노 크리스탈 실리콘(nanocrystalline Si) 중 적어도 하나를 포함할 수 있다. 설명의 편의를 위해, 이하에서 복수의 전하 저장막들(110a 및 110b)은 실리콘 질화물을 포함하는 것으로 설명한다.
복수의 채널 구조체들(CS1, CS2, 및 CS3) 각각은 블로킹 절연막(102)을 포함할 수 있다. 블로킹 절연막(102)은, 복수의 전하 저장막들(110a 및 110b)과 터널 절연막(104)을 따라 제1 방향(z 방향)으로 연장되어 형성될 수 있다.
즉, 블로킹 절연막(102)의 일면에 형성된 제1 리세스(118a) 및 제2 리세스(118b) 각각에 실리콘 질화물(물질은 이에 제한되지 않는다.)을 채워 각각의 제1 전하 저장막(110a) 및 제2 전하 저장막(110b)을 형성할 수 있다.
또한, 블로킹 절연막(102)의 다른 일면에 형성된 제3 리세스(168)에 절연 물질을 채워 제2 절연 패턴(164)을 형성할 수 있다.
블로킹 절연막(102)은 복수의 전하 저장막들(110a 및 110b)의 측벽, 상면, 및 하면 상에 형성될 수 있다. 즉, 블로킹 절연막(102)은 게이트 전극(150)과 복수의 전하 저장막들(110a 및 110b) 사이에 형성될 수 있다.
블로킹 절연막(102)은 도시된 것에 제한되지 않고, 게이트 전극(150)을 둘러싸도록 형성될 수 있다. 예를 들어, 블로킹 절연막(102)은 게이트 전극(150)의 바닥면, 측벽 및 상면을 따라 연장될 수 있다. 이에 따라, 블로킹 절연막(102)의 하부는 게이트 전극(150)과 제1 절연 패턴(162) 사이에 형성될 수 있고, 블로킹 절연막(102)의 측부는 게이트 전극(150)과 복수의 전하 저장막들(110a 및 110b) 사이에 형성될 수 있고, 블로킹 절연막(102)의 상부는 게이트 전극(150)과 제3 절연 패턴(166) 사이에 형성될 수 있다.
블로킹 절연막(102)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 설명의 편의를 위해, 이하에서 블로킹 절연막(102)은 실리콘 산화물을 포함하는 것으로 설명한다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 하나의 게이트 전극(150)을 통해 제1 전하 저장막(110a) 및 제2 전하 저장막(110b)을 제어할 수 있다. 즉, 1 개의 셀에 2 개의 트랜지스터를 형성함으로써, 반도체 메모리 장치의 집적도를 증가시킬 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 반도체 패턴(106) 내의 전자가 터널 절연막(104)을 거쳐 제1 전하 저장막(110a) 및/또는 제2 전하 저장막(110b)에 주입될 때, 파울러-노던하임 터널링(fowler-nordheim　tunneling)을 통해 주입되는 것이 아니라, Hot Carrier Injection을 통해 주입될 수 있다.
즉, 반도체 메모리 장치 내부에 강한 전위차를 형성시켜 반도체 패턴(106) 내의 전자를 가속시켜, 전자가 높은 운동에너지(Kinetic Energy)를 갖게 하고, 높은 운동 에너지를 가진 전자들(즉, Hot Carrier)이 제1 전하 저장막(110a) 및/또는 제2 전하 저장막(110b)에 트랩될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서 예를 들어, 제1 채널 구조체(CS1)의 제1 전하 저장막(110a)에 전자를 주입하는 경우, 제1 채널 구조체(CS1)의 상부 및 게이트 전극(150)에 +V의 전압을 가하고, 제1 채널 구조체(CS1)의 하부에 0 혹은 +V보다 낮은 전압을 가한다. 제1 채널 구조체(CS1)의 상부와 게이트 전극(150)에 의한 전압과 제1 채널 구조체(CS1)의 하부에 가해지는 전압의 차이는 제1 전하 저장막(110a)이 제2 전하 저장막(110b)보다 더 크다. 즉, 반도체 패턴(106)의 전자는 제1 전하 저장막(110a)에 트랩될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서 예를 들어, 제1 채널 구조체(CS1)의 제2 전하 저장막(110b)에 전자를 주입하는 경우, 제1 채널 구조체(CS1)의 하부 및 게이트 전극(150)에 +V의 전압을 가하고, 제1 채널 구조체(CS1)의 상부에 0 혹은 +V보다 낮은 전압을 가한다. 제1 채널 구조체(CS1)의 하부와 게이트 전극(150)에 의한 전압과, 제1 채널 구조체(CS1)의 상부에 가해지는 전압의 차이는 제2 전하 저장막(110b)이 제1 전하 저장막(110a)보다 더 크다. 즉, 반도체 패턴(106)의 전자는 제2 전하 저장막(110b)에 트랩될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 게이트 전극(150)을 통해 제1 전하 저장막(110a) 및 제2 전하 저장막(110b) 각각을 별개의 트랜지스터로 제어하기 위해, 제1 전하 저장막(110a)과 제2 전하 저장막(110b) 사이에 게이트 전극(150)으로부터 제2 방향(y 방향)으로 돌출된 제2 절연 패턴(164)이 형성될 수 있다.
즉, 제2 절연 패턴(164)을 통해 제1 전하 저장막(110a)으로 트랩되는 전하가 제2 전하 저장막(110b)에 트랩되지 않게 할 수 있다. 반대로, 제2 절연 패턴(164)을 통해 제2 전하 저장막(110b)으로 트랩되는 전하가 제1 전하 저장막(110a)에 트랩되지 않게 할 수 있다. 이를 통해, 반도체 메모리 장치의 집적도를 늘리면서 동시에 반도체 메모리 장치의 성능을 향상시킬 수 있다.
이하에서, 도 4를 통해 몇몇 실시예에 따른 반도체 메모리 장치의 내부를 자세히 설명한다.
도 4는 도 3의 R1 영역을 설명하기 위한 확대도이다.
도 4를 참조하면, 게이트 전극(150)은 제1 절연 패턴(162)의 상면(G2) 및 제3 절연 패턴(166)의 하면(G1)사이에 형성될 수 있다. 제1 절연 패턴(162)은 제2 방향(y 방향)으로 제1 너비(W1)를 가질 수 있고, 제3 절연 패턴(166)은 제2 방향(y 방향)으로 제3 너비(W3)를 가질 수 있다.
게이트 전극(150)은 제1 절연 패턴(162) 및 제3 절연 패턴(166) 사이로 연장되는 제1 측면(M1) 및 제2 측면을 포함한다. 또한 게이트 전극(150)은 제2 방향(y 방향)으로 제6 너비(W6)를 가질 수 있다.
제2 절연 패턴(164)은 게이트 전극(150)으로부터 제2 방향(y 방향)으로 제2 너비(W2)를 가질 수 있다. 또한, 제2 절연 패턴(164)은 제1 방향(z 방향)으로 제3 길이(L3)를 가질 수 있다. 또한, 제2 절연 패턴(164)은 게이트 전극(150)과 만나는 제6 측면(M6) 및 블로킹 절연막(102)과 만나는 제5 측면(M5)을 포함할 수 있다.
제2 절연 패턴(164)을 사이에 두고, 제2 절연 패턴(164)의 제1 방향(z 방향)의 상부에 제1 전하 저장막(110a)이 형성될 수 있으며, 제2 절연 패턴(164)의 제1 방향(z 방향)의 하부에 제2 전하 저장막(110b)이 형성될 수 있다. 제1 전하 저장막(110a)은 제1 방향(z 방향)으로 제1 길이(L1)를 가질 수 있다. 또한, 제1 전하 저장막(110a)은 제2 방향(y 방향)으로 제7 너비(W7)를 가질 수 있다. 제2 전하 저장막(110b)은 제1 방향(z 방향)으로 제2 길이(L2)를 가질 수 있다. 또한, 제2 전하 저장막(110b)은 제2 방향(y 방향)으로 제8 너비(W8)를 가질 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치의, 제2 절연 패턴(164)의 제3 길이(L3)는 제1 길이(L1) 및/또는 제2 길이(L2)보다 작을 수 있으나, 본 도면에 제한되지 않고 제1 길이(L1) 및/또는 제2 길이(L2)의 1/2보다 클 수도 있다. 제2 절연 패턴(164)의 제3 길이(L3)가 길어지면, 제1 전하 저장막(110a) 및/또는 제2 전하 저장막(110b) 사이에 트랩되는 전하들을 효율적으로 분리시킬 수 있다.
제1 전하 저장막(110a)의 제1 길이(L1)와 제2 전하 저장막(110b)의 제2 길이(L2)는 서로 같은 것으로 도시되었으나, 이에 제한되지 않고 서로 다를 수 있다.
제1 전하 저장막(110a)은 제1 측면(M1)으로부터 제4 너비(W4)만큼 떨어져서 형성될 수 있다. 제2 전하 저장막(110b)은 제1 측면(M1)으로부터 제5 너비(W5)만큼 떨어져서 형성될 수 있다. 제4 너비(W4)와 제5 너비(W5)는 동일한 것으로 도시되었으나, 이에 제한되지 않고, 제4 너비(W4)와 제5 너비(W5)는 서로 다를 수 있다. 그리고, 제1 전하 저장막(110a)은 블로킹 절연막(102)과 만나는 제3 측면(M3)을 포함하고, 제2 전하 저장막(110b)은 블로킹 절연막(102)과 만나는 제4 측면(M4)을 포함한다.
블로킹 절연막(102)은 복수의 절연 패턴들(162, 164, 및 166), 게이트 전극(150), 복수의 전하 저장막들(110a 및 110b), 및 터널 절연막(104)을 따라 제1 방향(z 방향)으로 컨포멀하게 연장될 수 있다.
복수의 전하 저장막들(110a 및 110b)은 블로킹 절연막(102)의 일면에 형성된 제1 리세스(118a) 및 제2 리세스(118b)에 예를 들면, 실리콘 질화막이 채워진 형태로 제1 전하 저장막(110a) 및 제2 전하 저장막(110b)이 형성될 수 있다. 또한, 제2 절연 패턴(164)은 블로킹 절연막(102)의 일면에 대향하는 다른 일면에 형성된 제3 리세스(168)에 절연 물질이 채워진 형태로 제2 절연 패턴(164)이 형성될 수 있다.
제1 절연 패턴(162)의 제1 너비(W1)와 제3 절연 패턴(166)의 제3 너비(W3)가 같은 것으로 도시되었으나, 이에 제한되지 않는다. 제1 측면(M1)으로부터 제2 측면(M2)까지의 거리 즉, 게이트 전극(150)의 제2 방향(y 방향)으로의 제6 너비(W6)는 제1 너비(W1) 및/또는 제3 너비(W3)보다 작을 수 있다.
제2 측면(M2)으로부터 제5 측면(M5)까지의 길이는 제6 너비(W6) 및 제2 너비(W2)의 합과 같다. 제2 측면(M2)으로부터 제3 측면(M3)까지의 길이는 제6 너비(W6) 및 제4 너비(W4)의 합과 같다. 제2 측면(M2)으로부터 제4 측면(M4)까지의 길이는 제6 너비(W6) 및 제5 너비(W5)의 합과 같다.
도시된 바와 같이, 제6 너비(W6) 및 제4 너비(W4)의 합과 제6 너비(W6) 및 제5 너비(W5)의 합은 같을 수 있으나 이에 제한되지 않고 다를 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 제6 너비(W6) 및 제2 너비(W2)의 합은 제6 너비(W6) 및 제4 너비(W4)의 합보다 클 수 있다. 또한 제6 너비(W6) 및 제2 너비(W2)의 합은 제6 너비(W6) 및 제5 너비(W5)의 합보다 클 수 있다.
상술한 바와 같이, 몇몇 실시예에 따른 반도체 메모리 장치는, 하나의 게이트 전극(150)을 통해 각각의 제1 전하 저장막(110a) 및 제2 전하 저장막(110b)에 독립적으로 전하를 저장할 수 있다.
예를 들어, 도 4의 D2 방향에 따른 2점 쇄선 화살표 방향을 참조하면, 게이트 전극(150)에 게이트 전압(VG)가 인가될 수 있다. 게이트 전압(VG)는 예를 들어, 양의 전압일 수 있다. 또한, 반도체 패턴(106)의 상부에 제1 전압(V1)이 인가될 수 있고, 반도체 패턴(106)의 하부에 제1 전압(V1)과는 다른 제2 전압(V2)이 인가될 수 있다. 일례로, 제1 전압(V1)은 그라운드 전압일 수 있고, 제2 전압(V2)은 양의 전압일 수 있다. 이러한 경우에, 반도체 패턴(106)의 상부로부터 제공되는 전하(전자)는 제2 전하 저장막(110b)에 선택적으로 트랩될 수 있다.
또다른 예를 들어, 도 4의 D1 방향에 따른 2점 쇄선 화살표 방향을 참조하면, 게이트 전극(150)에 게이트 전압(VG)가 인가될 수 있다. 게이트 전압(VG)는 예를 들어, 양의 전압일 수 있다. 또한, 반도체 패턴(106)의 상부에 제1 전압(V1)이 인가될 수 있고, 반도체 패턴(106)의 하부에 제1 전압(V1)과는 다른 제2 전압(V2)이 인가될 수 있다. 일례로, 제1 전압(V1)은 양의 전압일 수 있고, 제2 전압(V2)은 그라운드 전압일 수 있다. 이러한 경우에, 반도체 패턴(106)의 하부로부터 제공되는 전하(전자)는 제1 전하 저장막(110a)에 선택적으로 트랩될 수 있다.
이에 따라, 몇몇 실시예에 따른 반도체 메모리 장치는 각각의 게이트 전극(150) 당 2개의 데이터 저장 소자(data storage element)를 구현할 수 있다. 이에 따라, 집적도가 향상된 반도체 메모리 장치가 제공될 수 있다.
도 5는 도 3의 A-A'를 절단한 단면도이다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 슬릿 영역(190)을 통해 이격될 수 있다. 또한, 몇몇 실시예에 따른 반도체 메모리 장치는 게이트 전극(150)과 연결된 제1 채널 구조체(CS1), 제2 채널 구조체(CS2), 제3 채널 구조체(CS3), 제4 채널 구조체(CS4), 및 제5 채널 구조체(CS5)를 포함한다. 제1 내지 제5 채널 구조체들(CS1, CS2, CS3, CS4, 및 CS5) 각각은 충진 절연 패턴(108), 반도체 패턴(106), 터널 절연막(104), 제1 전하 저장막(110a), 및 블로킹 절연막(102)이 순서대로 형성될 수 있다.
이하에서 도 6를 통해, 몇몇 실시예에 따른 반도체 메모리 장치에서 제1 전하 저장막 및 제2 전하 저장막 사이의 절연 패턴에 의해 형성되는 단면을 설명한다.
도 6은 도 3의 B-B'를 절단한 단면도이다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 슬릿 영역(190)을 통해 이격될 수 있다. 또한, 몇몇 실시예에 따른 반도체 메모리 장치는 제2 절연 패턴(164)을 통해 절연된 제1 채널 구조체(CS1), 제2 채널 구조체(CS2), 제3 채널 구조체(CS3), 제4 채널 구조체(CS4), 및 제5 채널 구조체(CS5)를 포함한다. 제1 내지 제5 채널 구조체들(CS1, CS2, CS3, CS4, 및 CS5) 각각은 충진 절연 패턴(108), 반도체 패턴(106), 터널 절연막(104), 및 블로킹 절연막(102)이 순서대로 형성될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서는 제2 절연 패턴(164)에 의해 제1 전하 저장막(110a)이 도 3의 제2 전하 저장막(110b)과 격리되어 서로 간의 전하 트랩 간섭을 막을 수 있다.
도 7 내지 도 18은 몇몇 실시예에 따른 도 2의 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 7을 참조하면, 기판(100) 상에 제1 절연 패턴(162), 제1 희생막(152), 제2 절연 패턴(164), 제2 희생막(154), 및 제3 절연 패턴(166)을 순서대로 적층한다.
제1 희생막(152)과 제2 희생막(154)이 서로 동일한 두께를 갖는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 희생막(152)과 제2 희생막(154)은 서로 다른 두께를 가질 수도 있다.
제1 희생막(152)과 제2 희생막(154)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 풍부형 질화물(Si-rich nitride) 및 나노크리스탈 실리콘(nanocrystalline Si) 중 적어도 하나를 포함할 수 있다. 설명의 편의를 위해, 이하에서 제1 희생막(152) 및 제2 희생막(154)은 실리콘 질화물을 포함하는 것으로 설명한다. 제1 희생막(152) 및 제2 희생막(154)은 전술한 게이트 전극이 형성되는 영역을 정의할 수 있다.
도 8을 참조하면, 적층된 제1 절연 패턴(162), 제1 희생막(152), 제2 절연 패턴(164), 제2 희생막(154), 및 제3 절연 패턴(166) 내에 제1 채널 홀(CH1), 제2 채널 홀(CH2), 및 제3 채널 홀(CH3)을 형성한다.
이하에서는 제1 채널 홀(CH1)을 예를 들어 설명한다. 적층된 제1 절연 패턴(162), 제1 희생막(152), 제2 절연 패턴(164), 제2 희생막(154), 및 제3 절연 패턴(166)을 식각하여, 적층된 제1 절연 패턴(162), 제1 희생막(152), 제2 절연 패턴(164), 제2 희생막(154), 및 제3 절연 패턴(166)을 관통하는 제1 채널 홀(CH1)이 형성될 수 있다. 제1 채널 홀(CH1)은 적층된 제1 절연 패턴(162), 제1 희생막(152), 제2 절연 패턴(164), 제2 희생막(154), 및 제3 절연 패턴(166)을 관통하여 기판의 일부를 노출시키도록 형성될 수 있다. 몇몇 실시예에서, 제1 채널 홀(CH1)을 형성하는 것은, 기판의 상부의 일부를 식각하는 것을 포함할 수 있다.
몇몇 실시예에서, 제1 채널 홀(CH1)은 테이퍼진(tapered) 모양을 가질 수 있다. 예를 들어, 제1 채널 홀(CH1)의 폭은 제1 방향의 하부로 갈수록 좁아질 수 있다. 이러한 제1 채널 홀(CH1)의 형상은 제1 채널 홀(CH1)을 형성하기 위한 식각 공정의 특성에 기인할 수 있으나, 이에 제한되는 것은 아니다.
도 9를 참조하면, 제1 채널 홀(CH1), 제2 채널 홀(CH2), 및 제3 채널 홀(CH3)에 의해 노출된 제1 희생막(152) 및 제2 희생막(154)의 일부를 제거한다.
예를 들어, 제1 희생막(152) 및 제2 희생막(154)에 대한 에치백(etchback) 공정이 수행되어, 제1 희생막(152) 및 제2 희생막(154)에 리세스가 형성될 수 있다.
도 10을 참조하면, 각각의 채널 홀들(CH1 내지 CH3) 내에 블로킹 절연막(102) 및 예비 전하 저장막(110)을 차례로 형성한다. 이하에서는 제1 채널 홀(CH1)을 예시적으로 설명한다.
먼저, 제1 채널 홀(CH1)의 프로파일을 따라 연장되는 블로킹 절연막(102)이 형성될 수 있다. 블로킹 절연막(102)은 제1 희생막(152), 제2 희생막(154), 제1 절연 패턴(162), 제2 절연 패턴(164), 및 제3 절연 패턴(166)의 측면을 따라 연장될 수 있다.
이어서, 블로킹 절연막(102) 상에 예비 전하 저장막(110)이 형성될 수 있다. 예비 전하 저장막(110)은 블로킹 절연막(102)의 프로파일을 따라 연장될 수 있다.
도 11을 참조하면, 예비 전하 저장막(110)에 대한 에치백 공정을 수행할 수 있다. 몇몇 실시예에 따른 에치백 공정은 습식 식각을 통해 수행될 수 있다.
몇몇 실시예에서, 에치백 공정은 블로킹 절연막(102)의 측면이 노출될 때까지 수행될 수 있다. 이에 따라, 각각의 절연 패턴들(162, 164, 및 166) 사이에 서로 이격되는 2개의 전하 저장막(예를 들어, 제1 전하 저장막(110a) 및 제2 전하 저장막(110b))이 형성될 수 있다.
또한, 2개의 전하 저장막들(110a 및 110b)은 각각의 희생막들(154, 152)에 매립되는 형태로 형성될 수 있다. 예를 들어, 제1 전하 저장막(110a)은 제2 희생막(154)에 형성된 제1 리세스(118a)의 적어도 일부를 채울 수 있고, 제2 전하 저장막(110b)은 제1 희생막(152)에 형성된 제2 리세스(118b)의 적어도 일부를 채울 수 있다.
제1 전하 저장막(110a)의 폭 및 제2 전하 저장막(110b)의 폭은 서로 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 제1 전하 저장막(110a)의 깊이 및 제2 전하 저장막(110b)의 깊이는 서로 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 12를 참조하면, 복수의 채널 구조체들(CS1 내지 CS3) 상에 제1 층간 절연막(210) 및 채널 패드(160)가 형성될 수 있다.
도 13을 참조하면, 복수의 절연 패턴들(162, 164, 및 166) 및 복수의 희생막들(152, 154) 내에 슬릿 영역(190)이 형성될 수 있다.
슬릿 영역(190)은 복수의 절연 패턴들(162, 164, 및 166) 및 복수의 희생막들(152, 154)을 관통하여 기판(100)을 노출시키도록 형성될 수 있다. 이에 따라, 슬릿 영역(190)은 복수의 절연 패턴들(162, 164, 및 166) 및 복수의 희생막들(152, 154)을 절단할 수 있다.
몇몇 실시예에서, 슬릿 영역(190)은 y 방향으로 연장되도록 형성될 수 있다. 몇몇 실시예에서, 슬릿 영역(190)에 의해 노출되는 기판(100) 내에 불순물 영역(105)이 형성될 수 있다.
도 14를 참조하면, 슬릿 영역(190)에 의해 노출된 복수의 절연 패턴들(162, 164, 및 166)들을 제거할 수 있다.
도 15를 참조하면, 슬릿 영역(190)에 의해 노출된 복수의 희생막들을 제거할 수 있다.
복수의 희생막들을 제거하는 것은, 예를 들어, 이방성 식각 공정에 의해 수행될 수 있다. 이에 따라, 몇몇 실시예에서, 블로킹 절연막(102)의 측면의 일부가 노출될 수 있다.
도 16을 참조하면, 복수의 희생막들을 제거된 영역에 도전 물질을 채워 게이트 전극(150)을 형성할 수 있다.
도 17을 참조하면, 슬릿 영역 내에 분리 구조체(300)를 형성하여 워드 라인 절단 영역(WLC)을 형성할 수 있다.
예를 들어, 워드 라인 절단 영역(WLC)의 프로파일을 따라 연장되는 스페이서(304)가 형성될 수 있다. 이어서, 스페이서(304) 상에, 워드 라인 절단 영역(WLC)을 채우는 플러그 패턴(302)이 형성될 수 있다.
워드 라인 절단 영역(WLC), 제1 층간 절연막(210), 채널 패드(160) 상에 제2 층간 절연막(310)을 형성하고, 층간 절연막(310) 내부에 채널 패드(160)와 접촉하는 비트 라인 컨택(320)을 형성하고, 비트 라인 컨택(320)과 제2 층간 절연막(310) 상에 비트 라인(BL)을 형성하여 몇몇 실시예에 따른 도 2의 반도체 메모리 장치를 형성할 수 있다.
도 18은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 단면도이다. 이하에서는 도 2와 중복된 설명은 생략하고 차이점을 중심으로 설명한다.
도 18을 참조하면, 도 2와는 달리, 제2 절연 패턴(164)이 복수의 워드 라인들(WL0 내지 WLn)에서 게이트 전극(150) 내부에 x 방향으로 더 침투한 점이 다르다.
메모리 셀 역할을 수행하는 P2 영역을 예를 들면, 하나의 메모리 셀을 하나의 게이트 전극(150)이 제어할 수 있다. 즉, 하나의 메모리 셀 안에 제1 전하 저장막(110a) 및 제2 전하 저장막(110b)을 형성하여, 원하는 전하 저장막에 전하를 저장하여, 구조상으로는 하나의 메모리 셀이나, 동작 상으로는 두 개의 메모리 셀 역할을 수행할 수 있어 셀 집적도를 높일 수 있다. 즉, P2 영역의 워드 라인을 3번째 워드 라인(WL3)이라 가정하면, 제3 워드 라인(WL3)을 하나의 게이트 전극(150)을 통해 두 개의 메모리 셀이 포함된 것과 같은 효과를 가져올 수 있다. 이에 대한 자세한 효과, 공정, 및 작동을 이하에서 설명한다.
도 19는 몇몇 실시예에 따른 도 18의 반도체 메모리 장치의 P2 영역을 확대하여 설명하기 위한 예시적인 확대도이다. 이하에서는 도 3과 중복되는 부분을 제외하고 설명한다.
도 19를 참조하면, 제2 절연 패턴(164)의 적어도 일부는 게이트 전극(150) 내에 형성될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 하나의 게이트 전극(150)을 통해 제1 전하 저장막(110a) 및 제2 전하 저장막(110b)을 제어할 수 있다. 즉, 1 개의 셀에 2 개의 트랜지스터를 형성함으로써, 반도체 메모리 장치의 집적도를 증가시킬 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 반도체 패턴(106) 내의 전자가 터널 절연막(104)을 거쳐 제1 전하 저장막(110a) 및/또는 제2 전하 저장막(110b)에 주입될 때, 파울러-노던하임 터널링(fowler-nordheim　tunneling)을 통해 주입되는 것이 아니라, Hot Carrier Injection을 통해 주입될 수 있다.
즉, 반도체 메모리 장치 내부에 강한 전위차를 형성시켜 반도체 패턴(106) 내의 전자를 가속시켜, 전자가 높은 운동에너지(Kinetic Energy)를 갖게 하고, 높은 운동 에너지를 가진 전자들(즉, Hot Carrier)이 제1 전하 저장막(110a) 및/또는 제2 전하 저장막(110b)에 트랩될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서 예를 들어, 제1 채널 구조체(CS1)의 제1 전하 저장막(110a)에 전자를 주입하는 경우, 제1 채널 구조체(CS1)의 상부 및 게이트 전극(150)에 +V의 전압을 가하고, 제1 채널 구조체(CS1)의 하부에 0 혹은 +V보다 낮은 전압을 가한다. 제1 채널 구조체(CS1)의 상부와 게이트 전극(150)에 의한 전압과 제1 채널 구조체(CS1)의 하부에 가해지는 전압의 차이는 제1 전하 저장막(110a)이 제2 전하 저장막(110b)보다 더 크다. 즉, 반도체 패턴(106)의 전자는 제1 전하 저장막(110a)에 트랩될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서 예를 들어, 제1 채널 구조체(CS1)의 제2 전하 저장막(110b)에 전자를 주입하는 경우, 제1 채널 구조체(CS1)의 하부 및 게이트 전극(150)에 +V의 전압을 가하고, 제1 채널 구조체(CS1)의 상부에 0 혹은 +V보다 낮은 전압을 가한다. 제1 채널 구조체(CS1)의 하부와 게이트 전극(150)에 의한 전압과, 제1 채널 구조체(CS1)의 상부에 가해지는 전압의 차이는 제2 전하 저장막(110b)이 제1 전하 저장막(110a)보다 더 크다. 즉, 반도체 패턴(106)의 전자는 제2 전하 저장막(110b)에 트랩될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 게이트 전극(150)을 통해 제1 전하 저장막(110a) 및 제2 전하 저장막(110b) 각각을 별개의 트랜지스터로 제어하기 위해, 제1 전하 저장막(110a)과 제2 전하 저장막(110b) 사이에 게이트 전극(150) 내부로부터 제2 방향(y 방향)으로 연장된 제2 절연 패턴(164)이 형성될 수 있다.
즉, 제2 절연 패턴(164)을 통해 제1 전하 저장막(110a)으로 트랩되는 전하가 제2 전하 저장막(110b)에 트랩되지 않게 할 수 있다. 반대로, 제2 절연 패턴(164)을 통해 제2 전하 저장막(110b)으로 트랩되는 전하가 제1 전하 저장막(110a)에 트랩되지 않게 할 수 있다. 이를 통해, 반도체 메모리 장치의 집적도를 늘리면서 동시에 반도체 메모리 장치의 성능을 향상시킬 수 있다.
또한, 제1 전하 저장막(110a)의 제2 방향(y 방향)의 연장선에 위치한 게이트 전극(150)에 의한 전압이 제2 전하 저장막(110b)에 미치지 않도록 하고, 제2 전하 저장막(110b)의 제2 방향(y 방향)의 연장선에 위치한 게이트 전극(150)에 의한 전압이 제1 전하 저장막(110a)에 미치지 않도록 할 수 있다. 즉, 하나의 게이트 전극(150)을 통해 제1 전하 저장막(110a) 및 제2 전하 저장막(110b)을 별개의 트랜지스터와 같이 제어함으로써 반도체 메모리 장치의 집적도를 늘리면서 동시에 반도체 메모리 장치의 성능을 향상시킬 수 있다.
도 20은 도 19의 R2 영역을 설명하기 위한 확대도이다. 참고적으로, 도 4와 중복되는 설명은 생략하고 차이점을 중심으로 설명한다.
도 20을 참조하면, 제2 절연 패턴(164)의 적어도 일부는 게이트 전극(150) 내부에 형성될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치의, 제2 절연 패턴(164)의 제3 길이(L3)는 제1 길이(L1) 및/또는 제2 길이(L2)보다 작을 수 있으나, 본 도면에 제한되지 않고 제1 길이(L1) 및/또는 제2 길이(L2)의 1/2보다 클 수도 있다. 제2 절연 패턴(164)의 제3 길이(L3)가 길어지면, 제1 전하 저장막(110a) 및/또는 제2 전하 저장막(110b) 사이에 트랩되는 전하들을 효율적으로 분리시킬 수 있다.
제1 전하 저장막(110a)의 제1 길이(L1)와 제2 전하 저장막(110b)의 제2 길이(L2)는 서로 같은 것으로 도시되었으나, 이에 제한되지 않고 서로 다를 수 있다. 제4 너비(W4)와 제5 너비(W5)는 동일한 것으로 도시되었으나, 이에 제한되지 않고, 제4 너비(W4)와 제5 너비(W5)는 서로 다를 수 있다.
제1 절연 패턴(162)의 제1 너비(W1)와 제3 절연 패턴(166)의 제3 너비(W3)가 같은 것으로 도시되었으나, 이에 제한되지 않는다. 제1 측면(M1)으로부터 제2 측면(M2)까지의 거리 즉, 게이트 전극(150)의 제2 방향(y 방향)으로의 제6 너비(W6)는 제1 너비(W1) 및/또는 제3 너비(W3)보다 작을 수 있다.
제2 측면(M2)으로부터 제5 측면(M5)까지의 길이는 제6 너비(W6) 및 제2 너비(W2)의 합과 같다. 제2 측면(M2)으로부터 제3 측면(M3)까지의 길이는 제6 너비(W6) 및 제4 너비(W4)의 합과 같다. 제2 측면(M2)으로부터 제4 측면(M4)까지의 길이는 제6 너비(W6) 및 제2 절연 패턴(164)의 제1 측면(M1)으로부터 제2 방향(y 방향)으로 돌출된 길이의 합과 같다.
도시된 바와 같이, 제6 너비(W6) 및 제4 너비(W4)의 합과 제6 너비(W6) 및 제5 너비(W5)의 합은 같을 수 있으나 이에 제한되지 않고 다를 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 제2 측면(M2)으로부터 제5 측면(M5)까지의 길이는 제6 너비(W6) 및 제4 너비(W4)의 합보다 클 수 있다. 또한 제2 측면(M2)으로부터 제5 측면(M5)까지의 길이는 제6 너비(W6) 및 제5 너비(W5)의 합보다 클 수 있다.
상술한 바와 같이, 몇몇 실시예에 따른 반도체 메모리 장치는, 하나의 게이트 전극(150)을 통해 각각의 제1 전하 저장막(110a) 및 제2 전하 저장막(110b)에 독립적으로 전하를 저장할 수 있다.
예를 들어, 도 20의 D2 방향에 따른 2점 쇄선 화살표 방향을 참조하면, 게이트 전극(150)에 게이트 전압(VG)가 인가될 수 있다. 게이트 전압(VG)는 예를 들어, 양의 전압일 수 있다. 또한, 반도체 패턴(106)의 상부에 제1 전압(V1)이 인가될 수 있고, 반도체 패턴(106)의 하부에 제1 전압(V1)과는 다른 제2 전압(V2)이 인가될 수 있다. 일례로, 제1 전압(V1)은 그라운드 전압일 수 있고, 제2 전압(V2)은 양의 전압일 수 있다. 이러한 경우에, 반도체 패턴(106)의 상부로부터 제공되는 전하(전자)는 제2 전하 저장막(110b)에 선택적으로 트랩될 수 있다.
또다른 예를 들어, 도 20의 D1 방향에 따른 2점 쇄선 화살표 방향을 참조하면, 게이트 전극(150)에 게이트 전압(VG)가 인가될 수 있다. 게이트 전압(VG)는 예를 들어, 양의 전압일 수 있다. 또한, 반도체 패턴(106)의 상부에 제1 전압(V1)이 인가될 수 있고, 반도체 패턴(106)의 하부에 제1 전압(V1)과는 다른 제2 전압(V2)이 인가될 수 있다. 일례로, 제1 전압(V1)은 양의 전압일 수 있고, 제2 전압(V2)은 그라운드 전압일 수 있다. 이러한 경우에, 반도체 패턴(106)의 하부로부터 제공되는 전하(전자)는 제1 전하 저장막(110a)에 선택적으로 트랩될 수 있다.
이에 따라, 몇몇 실시예에 따른 반도체 메모리 장치는 각각의 게이트 전극(150) 당 2개의 데이터 저장 소자(data storage element)를 구현할 수 있다. 이에 따라, 집적도가 향상된 반도체 메모리 장치가 제공될 수 있다.
몇몇 실시예에 따른 도 20의 반도체 메모리 장치는 몇몇 실시예에 따른 다른 도 4의 반도체 메모리 장치와는 달리 제2 절연 패턴(164)이 게이트 전극(150) 내로 더 침투하여 형성되어, 게이트 전극(150)의 제어에 의해 제1 전하 저장막(110a)과 제2 전하 저장막(110b)이 서로 분리되어 제어되도록 절연시킬 수 있다. 즉, 제2 절연 패턴(164)이 게이트 전극(150) 내부로 더욱 돌출되어 형성함으로써, 제1 전하 저장막(110a)과 제2 전하 저장막(110b) 각각에 가해지는 제어 전압을 효율적으로 분리할 수 있다.
도 21 내지 도 24는 몇몇 실시예에 따른 도 18의 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 7 내지 도 13까지의 제조 과정은 동일하므로, 그 이후의 단계부터 설명한다. 아울러 도 14 내지 도 17과 중복되는 설명은 제외하고 차이점을 중심으로 설명한다.
도 21을 참조하면, 슬릿 영역(190)에 의해 노출된 제1 절연 패턴(162), 제2 절연 패턴(164), 및 제3 절연 패턴(166)의 일부를 식각할 수 있다.
이때, 제1 절연 패턴(162) 및 제3 절연 패턴(166)이 식각되는 속도와, 제2 절연 패턴(164)이 식각되는 속도는 다를 수 있다. 즉, 제2 절연 패턴(164)이 식각되는 속도가 제1 절연 패턴(162) 및 제3 절연 패턴(166)이 식각되는 속도보다 더 빠를 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법에서, 제2 절연 패턴(164)의 적어도 일부는 제1 희생막(152) 및 제2 희생막(154) 사이에 남아있을 수 있다.
도 22를 참조하면, 슬릿 영역(190)에 의해 노출된 제1 희생막(152) 및 제2 희생막(154)을 제거한다. 제1 희생막(152) 및 제2 희생막(154)을 제거하기 위해 제1 절연 패턴(162), 제2 절연 패턴(164), 및 제3 절연 패턴(166)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다. 제1 희생막(152) 및 제2 희생막(154)의 제거는 이에 제한되지 않는다.
몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법에서, 제2 절연 패턴(164)은 블로킹 절연막(102)으로부터 제2 방향(y 방향)으로 연장되어 블로킹 절연막(102)의 측면으로부터 제2 방향의 반대 방향(-y)으로 돌출될 수 있다.
도 23을 참조하면, 도 22의 제1 희생막(152) 및 제2 희생막(154)이 제거된 공간을 매립하도록 게이트 전극(150)을 형성할 수 있다. 게이트 전극(150)은 금속과 같은 도전 물질을 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학적 기상 증착(Cheminal Vapor Deposition; CVD) 방식으로 증착하여 형성할 수 있다. 하지만, 이에 제한되지 않고 예를 들어 텅스텐(W) 핵을 생성한 후 벌크 텅스텐을 증착하여 형성할 수도 있다.
도 24를 참조하면, 슬릿 영역 내에 분리 구조체(300)를 형성하여 워드 라인 절단 영역(WLC)을 형성할 수 있다.
예를 들어, 워드 라인 절단 영역(WLC)의 프로파일을 따라 연장되는 스페이서(304)가 형성될 수 있다. 이어서, 스페이서(304) 상에, 워드 라인 절단 영역(WLC)을 채우는 플러그 패턴(302)이 형성될 수 있다.
워드 라인 절단 영역(WLC), 제1 층간 절연막(210), 채널 패드(160) 상에 제2 층간 절연막(310)을 형성하고, 층간 절연막(310) 내부에 채널 패드(160)와 접촉하는 비트 라인 컨택(320)을 형성하고, 비트 라인 컨택(320)과 제2 층간 절연막(310) 상에 비트 라인(BL)을 형성하여 몇몇 실시예에 따른 도 18의 반도체 메모리 장치를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
102: 블로킹 절연막 104: 터널 절연막 106: 반도체 패턴 108: 충진 절연 패턴 110a: 제1 전하 저장막 110b: 제2 전하 저장막 118a: 제1 리세스 118b: 제2 리세스 150: 게이트 전극 162: 제1 절연 패턴 164: 제2 절연 패턴 166: 제3 절연 패턴 168: 제3 리세스 190: 슬릿 영역

Claims (10)

  1. 기판과 수직한 제1 방향으로 이격된 제1 절연 패턴 및 제2 절연 패턴으로, 상기 제1 절연 패턴의 하면과, 상기 제2 절연 패턴의 상면은 서로 마주보는 제1 절연 패턴 및 제2 절연 패턴;
    상기 제1 절연 패턴의 하면 및 제2 절연 패턴의 상면 사이에 배치되고, 상기 제1 절연 패턴의 하면 및 제2 절연 패턴의 상면 사이로 연장되는 제1 측면을 포함하는 게이트 전극; 및
    상기 게이트 전극의 상기 제1 측면으로부터 상기 제1 방향과 다른 제2 방향으로 제1 너비만큼 돌출된 제3 절연 패턴을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제3 절연 패턴의 적어도 일부는 상기 게이트 전극 내에 형성되는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 절연 패턴은 상기 제2 방향으로 제1 너비를 포함하고,
    상기 제2 절연 패턴은 상기 제2 방향으로 제2 너비를 포함하며,
    상기 게이트 전극의 상기 제2 방향으로의 제3 너비는 상기 제1 너비 및 상기 제2 너비보다 작은 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 절연 패턴, 상기 제2 절연 패턴, 및 상기 게이트 전극 상에, 상기 제3 절연 패턴을 따라 연장되는 블로킹 절연막을 더 포함하고,
    상기 블로킹 절연막은 상기 제1 방향으로 이격된 제1 전하 저장막 및 제2 전하 저장막을 포함하는 반도체 메모리 장치.
  5. 기판과 수직한 제1 방향으로 연장된 반도체 패턴;
    상기 반도체 패턴 상의 터널 절연막;
    상기 터널 절연막 상에, 상기 제1 방향으로 이격된 제1 전하 저장막 및 제2 전하 저장막;
    상기 터널 절연막 상에, 상기 제1 전하 저장막 및 상기 제2 전하 저장막을 따라 연장되는 블로킹 절연막;
    상기 제1 전하 저장막 및 상기 제2 전하 저장막 사이에 위치하고, 상기 블로킹 절연막 내에 정의된 리세스;
    상기 리세스를 채우는 절연 패턴; 및
    상기 절연 패턴 및 상기 블로킹 절연막 상의 게이트 전극을 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제1 전하 저장막 및 상기 제2 전하 저장막은 각각 상기 제1 방향으로 제1 길이 및 제2 길이를 가지며,
    상기 제1 길이와 상기 제2 길이는 같은 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 절연 패턴은 상기 게이트 전극 내로 연장된 반도체 메모리 장치.
  8. 기판과 수직한 제1 방향으로 연장된 블로킹 절연막;
    상기 블로킹 절연막의 일면 내에 정의되고, 상기 제1 방향으로 서로 이격된 제1 리세스 및 제2 리세스;
    상기 블로킹 절연막의 상기 일면과 대향하는 다른 일면 내에 정의되고, 상기 제1 리세스 및 상기 제2 리세스 사이에 위치하는 제3 리세스;
    상기 제1 리세스 및 상기 제2 리세스를 각각 채우는 제1 전하 저장막 및 제2 전하 저장막;
    상기 제3 리세스를 채우는 절연 패턴; 및
    상기 절연 패턴 및 상기 블로킹 절연막을 따라 연장되는 게이트 전극을 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 절연 패턴은 상기 게이트 전극 내로 연장된 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 제1 전하 저장막 및 상기 제2 전하 저장막은 각각 상기 제1 방향으로 제1 길이 및 제2 길이를 가지며,
    상기 제1 길이와 상기 제2 길이는 같고,
    상기 절연 패턴은 상기 제1 방향으로 제3 길이를 가지며,
    상기 제3 길이는 상기 제1 길이 및 상기 제2 길이보다 작은 반도체 메모리 장치.











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