KR20130110733A - 반도체 장치의 제조 방법 및 이에 의해 형성된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 이에 의해 형성된 반도체 장치 Download PDF

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Abstract

본 발명은 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치를 제공한다. 이 방법에서는, 제 1 마스크 패턴을 이용하여 제 1 소자분리막들과 활성 라인들을 식각하여 워드라인이 배치될 그루브를 형성한 후에, 상기 제 1 마스크 패턴을 식각 마스크의 일부로 이용하여 상기 활성 라인들을 자기정렬 방식으로 제거한다. 이로써, 마스크 오정렬을 방지할 수 있다.

Description

반도체 장치의 제조 방법 및 이에 의해 형성된 반도체 장치{Method of forming semiconductor device and the device formed by the method}
본 발명은 반도체 장치의 제조 방법 및 이에 의해 형성된 반도체 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 마스크 오정렬을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 셀 산포를 줄일 수 있는 반도체 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 상기 기판을 패터닝하여 제 1 방향으로 연장되는 복수개의 라인 형태의 제 1 그루브들과 상기 제 1 그루브들의 측벽을 제공하며 상기 기판으로부터 돌출된 활성 라인들을 형성하는 단계; 상기 제 1 그루브들을 채우는 제 1 소자분리막들을 형성하는 단계; 상기 기판 상에 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 복수개의 라인 형태의 제 1 마스크 패턴들을 형성하는 단계; 상기 제 1 마스크 패턴들을 식각 마스크로 이용하여 상기 제 1 소자분리막들과 상기 활성 라인들을 식각하여 복수개의 제 2 그루브들을 형성하는 단계; 상기 제 2 그루브들 바닥에 노출되며 서로 이격된 활성 라인들의 일부를 제거하여 상기 제 1 소자 분리막의 측벽을 노출시키고 상기 제 1 방향으로 길쭉한 바(bar) 형태의 활성부들과 상기 활성부들 사이에 제 1 홀을 형성하는 단계; 상기 제 1 홀의 적어도 일부를 채우는 제 2 소자분리막을 형성하는 단계; 및 상기 제 2 그루브들 안에 각각 워드라인들을 형성하는 단계를 포함한다.
상기 방법은 상기 제 2 그루브들의 바닥의 상기 제 1 소자분리막들의 일부를 리세스시키어 상기 활성 라인들의 측벽을 노출시키는 단계를 더 포함할 수 있다.
일 예에 있어서, 상기 활성부들 및 상기 제 1 홀을 형성하는 단계는, 상기 제 2 그루브들이 형성된 상기 기판의 전면 상에 식각 저지막을 콘포말하게 형성하는 단계; 상기 식각 저지막 상에 상기 제 1 홀의 위치와 수직적으로 중첩되며 상기 식각 저지막을 노출시키는 제 2 홀을 가지는 제 2 마스크 패턴을 형성하는 단계; 상기 제 2 홀에 노출된 상기 식각 저지막에 대하여 이방성 식각 공정을 진행하여 상기 제 1 마스크 패턴과 상기 활성 라인들의 측벽들을 덮는 식각 저지 스페이서를 형성하고 상기 제 2 그루브들 바닥의 상기 활성 라인의 일부를 노출시키는 단계; 및 노출된 상기 활성 라인의 일부를 제거하여 상기 활성부들과 상기 제 1 홀을 형성하는 단계를 포함할 수 있다.
하나의 구체적 예에 있어서, 상기 제 2 홀의 폭은 상기 활성 라인의 폭 보다 넓을 수 있으며, 이때 노출된 상기 활성 라인의 일부를 제거하는 단계는 이방성 식각 공정을 진행하는 단계를 포함할 수 있다.
다른 구체적 예에 있어서, 상기 제 2 홀의 폭은 상기 활성 라인의 폭 보다 좁을 수 있으며, 이때 노출된 상기 활성 라인의 일부를 제거하는 단계는 등방성 식각 공정을 진행하는 단계를 포함할 수 있다.
다른 예에 있어서, 상기 활성부들 및 상기 제 1 홀을 형성하는 단계는, 상기 제 2 그루브들이 형성된 상기 기판의 전면 상에 식각 저지막을 콘포말하게 형성하는 단계; 상기 식각 저지막 상에 상기 제 1 홀의 위치와 수직적으로 중첩되며 상기 식각 저지막을 노출시키는 제 2 홀을 가지는 제 2 마스크 패턴을 형성하는 단계; 상기 식각 저지막의 측벽을 덮는 보조 스페이서를 형성하는 단계; 상기 보조 스페이서에 의해 노출되는 상기 제 2 그루브 바닥의 상기 식각 저지막을 제거하여 상기 활성 라인의 일부를 노출시키는 단계; 및 노출된 상기 활성 라인의 일부를 제거하여 상기 활성부들과 상기 제 1 홀을 형성하는 단계를 포함한다.
또 다른 예에 있어서, 상기 활성부들 및 상기 제 1 홀을 형성하는 단계는, 상기 제 2 그루브들이 형성된 상기 기판의 전면 상에 식각 저지막을 콘포말하게 형성하는 단계; 상기 식각 저지막 상에 상기 제 1 홀의 위치와 수직적으로 중첩되며 상기 식각 저지막을 노출시키는 개구부를 가지는 제 2 마스크 패턴을 형성하는 단계; 상기 개구부에 노출된 상기 식각 저지막에 대하여 이방성 식각 공정을 진행하여 상기 제 1 마스크 패턴과 상기 활성 라인들의 측벽들을 덮는 제 1 스페이서를 형성하고 상기 제 2 그루브들 바닥의 상기 활성 라인의 일부를 노출시키는 단계; 및 노출된 상기 활성 라인의 일부를 제거하여 상기 활성부들과 상기 제 1 홀을 형성하는 단계를 포함한다.
다른 구체적 예에 있어서, 상기 제 2 마스크 패턴은 평면적으로 계단 형태를 가지며 상기 활성 라인과 상기 제 1 마스크 패턴 모두와 교차하도록 형성될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판; 및 상기 기판 내에 배치되며 제 1 방향으로 연장되는 워드라인을 포함하며, 제 1 높이에서 상기 워드라인의 제 1 폭은 제 2 높이에서 상기 워드라인의 제 2 폭과 다르다.
상기 워드라인은 하부면은 요철구조를 가질 수 있다.
일 예에 있어서, 상기 제 1 높이는 상기 제 2 높이보다 높으며, 상기 제 1 폭은 상기 제 2 폭보다 넓을 수 있다.
다른 예에 있어서, 상기 제 1 높이는 상기 제 2 높이보다 높으며, 상기 제 1 폭은 상기 제 2 폭보다 좁을 수 있다.
상기 반도체 장치는, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 복수개의 라인형태의 제 1 소자분리막들; 및 상기 제 1 소자분리막들 사이에 위치하며 상기 워드라인의 하부면에 인접하는 제 2 소자분리막을 더 포함할 수 있다.
상기 제 2 소자분리막의 하부면은 둥글 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 제 1 마스크 패턴을 이용하여 제 1 소자분리막들과 활성 라인들을 식각하여 워드라인이 배치될 그루브를 형성한 후에, 상기 제 1 마스크 패턴을 식각 마스크의 일부로 이용하여 상기 활성 라인들을 자기정렬 방식으로 제거하므로, 마스크 오정렬을 방지할 수 있다.
또한, 마스크 오정렬이 발생하지 않으므로, 활성부들의 장축 길이가 일정하다. 이로써, 스토리지 노드 콘택 및/또는 비트라인 노드 콘택과 활성부의 상부면과 접하는 면적이 일정해질 수 있다. 이로써 셀 산포를 줄일 수 있다.
도 1a, 2a, 3a, 4a, 7a, 8a, 9a 및 10a는 본 발명의 실시예 1에 따라 반도체 장치를 제조하는 과정을 나타내는 평면도들이다.
도 1b, 2b, 3b, 4b, 7b, 8b, 9b 및 10b는 본 발명의 실시예 1에 따라 각각 도 1a, 2a, 3a, 4a, 7a, 8a, 9a 및 10a를 A-A' 선으로 자른 단면도들이다.
도 1c, 2c, 3c, 4c, 7c, 8c, 9c 및 10c는 본 발명의 실시예 1에 따라 각각 도 1a, 2a, 3a, 4a, 7a, 8a, 9a 및 10a를 B-B' 선으로 자른 단면도들이다.
도 1d, 2d, 3d, 4d, 7d, 8d, 및 9d는 본 발명의 실시예 1에 따라 반도체 장치를 제조하는 과정을 나타내는 사시도들이다.
도 5a 및 6a는 도 4b와 7b 사이의 세부 과정을 나타내는 단면도들이다.
도 5b 및 6b는 도 4c와 7c 사이의 세부 과정을 나타내는 단면도들이다.
도 5c 및 6c는 도 4d와 7d 사이의 세부 과정을 나타내는 사시도들이다.
도 11a, 12a 및 13a는 본 발명의 실시예 2에 따라 반도체 장치들을 제조하는 과정을 나타내는 단면도들이다.
도 11b, 12b 및 13b는 본 발명의 실시예 2에 따라 반도체 장치들을 제조하는 과정을 나타내는 단면도들이다.
도 14 내지 16은 본 발명의 실시예 3에 따라 반도체 장치들을 제조하는 과정을 나타내는 단면도들이다.
도 17a는 본 발명의 실시예 4에 따른 반도체 장치의 제조 과정을 나타내는 평면도이다.
도 17b는 본 발명의 실시예 4에 따라 도 17a를 A-A' 선으로 자른 반도체 장치의 단면도이다.
도 18은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 19는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1a, 2a, 3a, 4a, 7a, 8a, 9a 및 10a는 본 발명의 실시예 1에 따라 반도체 장치를 제조하는 과정을 나타내는 평면도들이다. 도 1b, 2b, 3b, 4b, 7b, 8b, 9b 및 10b는 본 발명의 실시예 1에 따라 각각 도 1a, 2a, 3a, 4a, 7a, 8a, 9a 및 10a를 A-A' 선으로 자른 단면도들이다. 도 1c, 2c, 3c, 4c, 7c, 8c, 9c 및 10c는 본 발명의 실시예 1에 따라 각각 도 1a, 2a, 3a, 4a, 7a, 8a, 9a 및 10a를 B-B' 선으로 자른 단면도들이다. 도 1d, 2d, 3d, 4d, 7d, 8d, 및 9d는 본 발명의 실시예 1에 따라 반도체 장치를 제조하는 과정을 나타내는 사시도들이다. 도 5a 및 6a는 도 4b와 7b 사이의 세부 과정을 나타내는 단면도들이다. 도 5b 및 6b는 도 4c와 7c 사이의 세부 과정을 나타내는 단면도들이다. 도 5c 및 6c는 도 4d와 7d 사이의 세부 과정을 나타내는 사시도들이다.
도 1a, 1b, 1c 및 1d를 참조하면, 기판(1)을 패터닝하여 제 1 방향(D1)으로 연장되는 복수개의 라인 형태의 서로 평행한 제 1 그루브들(2)을 형성하는 동시에 상기 기판(1)으로부터 돌출된 복수개의 활성 라인들(1a)을 형성한다. 상기 기판(1)은 실리콘 단결정 기판, 실리콘 에피택시얼층 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 제 1 그루브들(2) 안에 제 1 소자분리막들(3)을 형성한다. 상기 제 1 소자분리막들(3)은 STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. 상기 제 1 소자분리막들(3)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 제 1 소자분리막들(3)은 상기 제 1 방향(D1)으로 연장되는 복수개의 서로 평행한 라인 형태들을 가질 수 있다.
도 2a, 2b, 2c 및 2d를 참조하면, 상기 기판(1) 상에 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)로 연장되는 복수개의 서로 평행한 라인 형태의 제 1 마스크 패턴들(5)을 형성한다. 상기 제 1 마스크 패턴들(5)은 평면적으로 워드라인의 형태를 제공할 수 있다. 상기 제 1 마스크 패턴들(5)은 바람직하게는 금속 산화막, 비정질카본막(Amorphous Carbon layer, ACL), 및 스핀 온 하드마스크(Spin-on-hardmask, SOH)막 중에 적어도 하나의 막으로 형성될 수 있다. 상기 제 1 마스크 패턴들(5)을 식각 마스크로 이용하여 상기 제 1 소자분리막(3)과 상기 활성 라인들(1a)을 식각하여 상기 제 2 방향(D2)으로 연장되는 복수개의 서로 평행한 라인 형태의 제 2 그루브들(7a)을 형성한다. 상기 제 2 그루브들(7a)은 제 1 폭(W1)을 가지도록 형성된다. 상기 제 2 그루브들(7a)의 깊이는 상기 제 1 그루브들(2)의 깊이보다 얕게 형성된다. 이로써 상기 제 2 그루브들(7a) 하부에 상기 활성 라인들(1a)은 남겨져 있다. 상기 제 2 그루브들(7a)을 형성한 후에, 상기 제 2 그루브들(7a) 바닥면에 노출되는 상기 제 1 소자분리막(3)을 일부 제거하여 상기 활성 라인들(1a)의 측벽을 노출시키고, 제 1 리세스된 영역(7b)을 형성한다. 상기 제 1 리세스된 영역(7b)은 상기 제 1 그루브들(2)과 중첩되며 상기 제 1 소자분리막(3)의 일부가 제거됨으로써 형성된다.
도 3a, 3b, 3c 및 3d를 참조하면, 상기 기판(1) 상에 제 1 식각 저지막(9), 제 2 식각 저지막(11), 제 2 마스크 막(13) 및 제 3 마스크 막(15)을 차례대로 적층한다. 상기 제 1 식각 저지막(9)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제 2 식각 저지막(11)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 2 마스크 막(13)은 예를 들면, 실리콘 질화막으로 형성될 수 있다. 상기 제 3 마스크 막(15)은 예를 들면 비정질카본막으로 형성될 수 있다. 상기 제 1 식각 저지막(9)은 상기 제 1 리세스된 영역(7b)을 채우도록 형성될 수 있다. 상기 제 1 식각 저지막(9)과 상기 제 2 식각 저지막(11)은, 상기 제 2 그루브들(7a)의 측벽을 콘포말하게 덮도록 형성될 수 있다.
도 4a, 4b, 4c 및 4d를 참조하면, 상기 제 3 마스크 막(15), 상기 제 2 마스크 막(13)을 차례대로 식각하여 제 1 홀들(17)을 형성한다. 이로써, 상기 제 3 마스크 막(15) 및 상기 제 2 마스크 막(13)은 각각 제 3 마스크 패턴(15) 및 제 2 마스크 패턴(13)으로 명명될 수 있다. 상기 제 1 홀들(17)은 평면적으로 상기 제 2 그루브들(7a)과 상기 활성 라인들(1a)과 동시에 중첩되는 위치들 중에 일부에 형성될 수 있다. 상기 제 1 방향(D1)을 따라 이웃하는 제 1 홀들(17) 사이에는 두개의 제 2 그루브들(7a)이 배치될 수 있다. 상기 제 2 방향(D2)을 따라 이웃하는 제 1 홀들(17) 사이에는 두개의 활성 라인들(1a)이 배치될 수 있다. 상기 제 1 홀들(17)을 식각할 때, 상기 제 2 식각 저지막(11)은 식각 저지막으로서 기능할 수 있다. 상기 제 1 홀들(17)에 의해 노출된 상기 제 2 식각 저지막(11)을 제거하여 상기 제 1 식각 저지막(9)을 노출시킨다.
도 5a, 5b, 5c 및 5d를 참조하면, 상기 제 3 마스크 패턴(15)을 제거한다. 상기 제 3 마스크 패턴(15)은 상기 제 2 식각 저지막(11)을 제거하는 과정 동안 제거될 수도 있다. 또는, 제거되지 않고 남은 상기 제 3 마스크 패턴(15)을 별도의 과정으로 제거할 수도 있다. 이때 상기 제 3 마스크 패턴(15)을 제거하는 과정은 애싱(ashing) 공정으로 진행될 수도 있다. 상기 제 1 홀들(17)을 통해 노출된 상기 제 1 식각 저지막(9)에 대하여 이방성 식각 공정을 진행한다. 이때 상기 제 2 마스크 패턴(13)이 식각 마스크 역할을 할 수도 있다. 또는 상기 제 3 마스크 패턴(15)이 소정 두께로 남아 상기 제 1 식각 저지막(9)에 대한 이방성 식각 공정에서 식각 마스크로 사용될 수도 있다. 이로써 상기 제 2 그루브들(7a)의 바닥의 상기 활성 라인들(1a)이 노출되는 동시에 상기 제 1 홀들(17)과 중첩되는 부분의 상기 활성 라인들(1a)과 상기 제 1 마스크 패턴(5)의 측벽을 덮는 식각 저지 스페이서(9a)가 형성된다. 이때 상기 제 1 마스크 패턴(5)의 상부면도 일부 노출될 수 있다. 상기 제 1 홀들(17)의 폭은 상기 제 2 그루브들(7a)의 폭보다 넓게 형성될 수 있다. 상기 이방성 식각 공정 전에 상기 제 3 마스크 패턴(15)이 남아있었을지라도, 상기 이방성 식각 공정 동안 상기 제 3 마스크 패턴(15)은 모두 식각되어 제거될 수 있다. 상기 식각 저지 스페이서(9a)가 형성된 후에, 상기 제 3 마스크 패턴(15)은 완전히 제거되고 상기 제 2 마스크 패턴(13)이 노출될 수 있다.
도 6a, 6b 및 6c를 참조하면, 상기 제 1 홀들(17)의 바닥에 노출된 상기 활성 라인들(1a)을 식각하여 상기 제 2 그루브들(7a)의 바닥면으로부터 제 1 깊이(D1)를 가지는 제 2 홀들(17a)과 제 1 방향(D1)으로 길쭉한 바(bar) 형태인 활성부들(1b)을 형성한다. 상기 제 2 홀들(17a)의 바닥면의 깊이는 상기 제 1 그루브들(2)의 바닥면의 깊이와 같을 수 있다. 상기 제 2 홀(17a)에 의해 상기 제 1 소자분리막(3)의 하부 측벽이 노출된다. 또한 상기 제 1 리세스된 영역(7b) 안의 상기 제 1 식각 저지막(9)의 측벽도 노출된다. 상기 제 2 방향(D2)에 평행한 상기 제 2 홀(17a)의 폭(W4)이 상기 제 2 방향(D2)에 평행한 상기 제 1 홀들(17)의 폭(W3) 보다 좁게 형성될 수 있다. 상기 식각 저지 스페이서(9a)에 의해 상기 제 1 방향(D1)에 평행한 상기 제 2 홀(17a)의 폭(W2)은 상기 제 2 그루브들(7a)의 폭(W1) 보다 좁게 형성된다.
도 7a, 7b, 7c 및 7d를 참조하면, 상기 기판(1) 상에 절연막을 적층한 후 리세스시키어 상기 제 2 홀(17a) 하부의 일부를 채우는 제 2 소자분리막(19)을 형성한다. 상기 제 2 소자분리막(19)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 2 소자분리막(19)의 상부면의 높이는 상기 제 1 리세스된 영역(7b)의 바닥면의 상기 제 1 소자분리막(3)의 상부면의 높이와 같을 수 있다. 상기 제 2 소자분리막(19)의 하부면의 높이는 상기 제 1 소자분리막(3)의 하부면의 높이와 같을 수 있다. 이로써 상기 제 1 소자분리막(3)과 상기 제 2 소자분리막(19)에 의해 상기 활성부들(1b)이 정의될 수 있다.
도 8a, 8b, 8c 및 8d를 참조하면, 상기 제 2 마스크 패턴(13), 상기 제 2 식각 저지막(11), 상기 제 1 식각 저지막(9) 및 상기 식각 저지 스페이서(9a)를 제거한다. 이로써, 상기 제 2 그루브들(7a)의 측벽과 바닥에서 상기 제 1 마스크 패턴(5), 상기 활성부들(1b), 상기 제 1 소자분리막(3) 및 상기 제 2 소자분리막(19)이 노출된다.
도 9a, 9b, 9c 및 9d를 참조하면, 상기 기판(1) 상에 게이트 절연막(20)을 콘포말하게 형성한다. 상기 게이트 절연막(20)은 상기 활성부들(1b)의 표면을 산화시키거나, 산화막을 증착시킴으로써 형성될 수 있다. 상기 제 2 그루브들(7a)을 채우도록 도전막을 형성하고 리세스시키어 상기 제 2 그루브들(7a) 안에 워드라인들(WL)을 형성한다. 상기 워드라인들(WL)은 불순물이 도핑된 폴리실리콘, 금속 실리사이드 및 금속 함유막 중에 적어도 하나의 막으로 형성될 수 있다. 상기 워드라인(WL)의 상부면은 상기 제 1 마스크 패턴(5)의 하부면 보다 낮게 형성될 수 있다.
도 10a, 10b 및 10c를 참조하면, 상기 워드라인들(WL) 상부에 제 1 캐핑막 패턴(23)을 형성한다. 상기 제 1 캐핑막 패턴(23)은 상기 제 2 그루브(7a)을 채울 수 있다. 상기 제 1 마스크 패턴(5)을 제거한다. 이온주입 공정을 진행하여 상기 활성부들(1b)에 제 1 불순물 주입 영역(22a)과 제 2 불순물 주입 영역(22b)을 각각 형성한다. 상기 기판(1) 상에 제 1 층간절연막(25)을 형성하고 패터닝하여 비트라인 노드홀(26)을 형성한다. 상기 비트라인 노드홀(26) 안에 비트라인 노드 콘택(DC)을 형성한다. 상기 비트라인 노드콘택(DC)은 상기 제 1 불순물 주입 영역(22a)과 접하도록 형성된다. 상기 제 1 층간절연막(25) 상에 상기 제 1 방향(D1)과 제 2 방향(D2)와 동시에 교차하는 제 3 방향(D3)으로 연장되는 복수개의 라인 형태의 비트라인들(BL)을 형성한다. 상기 비트라인들(BL)은 상기 비트라인 노드 콘택(DC)과 접하도록 형성된다. 상기 비트라인들(BL), 상기 비트라인 노드 콘택(DC) 및 상기 비트라인 노드홀(26)의 측벽을 덮는 절연스페이서(31)을 형성한다. 상기 제 1 층간절연막(25) 상에 제 2 층간절연막(33)을 형성한다.
계속해서, 상기 제 2 층간절연막(33)과 상기 제 1 층간절연막(25)을 관통하여 상기 제 2 불순물 주입 영역(22b)과 접하는 스토리지 노드 콘택(BC)을 형성한다. 상기 제 2 층간절연막(33) 상에 상기 스토리지 노드 콘택(BC)과 접하는 하부 전극 패드(BEP)과 이의 측벽을 덮는 제 3 층간절연막(35)을 형성한다. 상기 제 3 층간절연막(35) 상에 제 3 식각 저지막(37)을 형성한다. 상기 제 3 식각 저지막(37)을 관통하여 상기 하부 전극 패드(BEP)과 접하는 하부전극(BE)을 형성한다. 그리고 이를 콘포말하게 덮는 유전막(38)과 상부전극막(TE)을 형성한다. 상기 상부전극막(TE) 상에 플레이트 전극(41)을 형성한다.
도 10a, 10b 및 10c의 반도체 장치의 구조를 살펴보면 다음과 같다.
먼저 10a를 참조하면, 상기 제 1 소자분리막(3)과 상기 제 2 소자분리막(19)에 의해 상기 활성부들(1b)이 정의될 수 있다. 상기 활성부들(1b)은 제 1 방향(D1)으로 길쭉한 바(bar) 형태를 가질 수 있다. 워드라인들(WL)은 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되며 서로 이격된 복수개의 라인 형태를 가질 수 있다. 비트라인들(BL)은 상기 제 1 방향(D1) 및 상기 제 2 방향(D2) 모두와 교차하는 제 3 방향(D3)으로 연장되며 서로 이격된 복수개의 라인 형태를 가질 수 있다.
도 10b를 참조하면, 워드라인들(WL)은 상부폭(W5)과 하부폭(W6)을 가지며, 하부폭(W6)이 상부폭(W5)보다 좁다. 상기 워드라인(WL) 하부에 제 2 소자분리막(19)이 배치된다. 상기 제 1 방향(D1)에 평행한 상기 제 2 소자분리막(19)의 폭(W2)은 상기 워드라인(WL)의 하부폭(W6)보다는 넓고 상기 워드라인(WL)의 상부폭(W5) 보다는 좁을 수 있다.
도 10c를 참조하면, 워드라인들(WL)의 하부면은 요철 구조를 가질 수 있다. 상기 워드라인들(WL)은 돌출된 활성부들(1b)의 상부면과 측면을 감싸므로, 핀 전계 효과 트랜지스터처럼, 게이트 전극에 의한 채널의 제어특성을 개선할 수 있다. 이로써, DIBL(drain induced barrier leakage) 특성을 개선하고 숏채널효과를 억제할 수 있다.
이와 같이, 실시예 1에 따른 반도체 장치의 제조 방법에서, 제 1 마스크 패턴(5)을 이용하여 제 1 소자분리막들(3)과 활성 라인들(1a)을 식각하여 워드라인(WL)이 배치될 제 2 그루브(7a)를 형성한 후에, 상기 제 1 마스크 패턴(5)을 식각 마스크의 일부로 이용하여 상기 활성 라인들(1a)을 자기정렬 방식으로 제거하여 활성부들(1b)을 형성하므로, 마스크 오정렬을 방지할 수 있다.
또한, 마스크 오정렬이 발생하지 않으므로, 활성부들(1a)의 장축 길이가 일정하다. 이로써, 스토리지 노드 콘택(BC) 및/또는 비트라인 노드 콘택(DC)과 활성부(1b)의 상부면과 접하는 면적이 일정해질 수 있다. 이로써 셀 산포를 줄일 수 있다.
<실시예 2>
도 11a, 12a 및 13a는 본 발명의 실시예 2에 따라 반도체 장치들을 제조하는 과정을 나타내는 단면도들이다. 도 11b, 12b 및 13b는 본 발명의 실시예 2에 따라 반도체 장치들을 제조하는 과정을 나타내는 단면도들이다.
도 11a 및 11b를 참조하면, 제 1 홀(17)의 제 2 방향(D2)으로 평행한 폭(W7)을 도 6b에 개시된 폭(W3) 보다 좁게 형성한다. 좁은 폭(W7)의 상기 제 1 홀(17)을 가지는 제 2 마스크 패턴(13)을 식각 마스크로 이용하여 상기 제 1 홀(17) 바닥에 노출된 활성 라인(1a)을 식각하여 제 2 홀(17b)을 형성한다. 상기 제 2 홀(17b)의 깊이(D2)는 도 6a의 깊이(D1) 보다 얕게 형성될 수 있다. 상기 제 2 홀(17b)을 형성하는 과정은 이방성 식각 공정으로 진행될 수 있다.
도 12a 및 12b를 참조하면, 등방성 식각 공정을 진행하여 상기 제 2 홀(17b)의 측벽과 바닥에 노출된 상기 활성 라인(1a)을 일부 제거하여 제 3 홀(17c)을 형성한다. 상기 제 3 홀(17c)의 깊이는 도 6a의 깊이(D1)과 같을 수 있다. 상기 제 3 홀(17c)의 폭(W8)은 도 6a의 폭(W2) 보다 넓게 형성된다. 상기 등방성 식각 공정으로 상기 제 3 홀(17c)의 하부면은 둥글게 형성될 수 있다. 또한 식각 저지 스페이서(9a)의 하부면도 상기 제 3 홀(17c)에 의해 노출될 수 있다.
후속으로 실시예 1과 같은 방법을 진행하여 반도체 장치를 형성한다.
이와 같이 형성된 반도체 장치는 도 13a 및 13b와 같다.
도 13a 및 13b를 참조하면, 워드라인(WL)의 상부폭(W5)은 하부폭(W9) 보다 좁다. 상기 워드라인(WL) 하부에 배치되는 제 2 소자분리막(19)의 하부면은 둥글게 형성될 수 있다. 제 1 방향(D1)으로 평행한 상기 제 2 소자분리막(19)의 폭(W8)은 상기 워드라인(WL)의 하부폭(W9) 보다 클 수 있다.
그외의 형성 방법 및 구성은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 14 내지 16은 본 발명의 실시예 3에 따라 반도체 장치들을 제조하는 과정을 나타내는 단면도들이다.
도 14를 참조하면, 도 4b 상태에서, 제 1 홀(17)에 노출되는 상기 제 2 및 제 3 마스크 패턴들(13, 15)의 측벽들에 제 1 보조 스페이서(18a)를 형성하는 동시에 상기 제 1 홀(17)에 의해 노출되는 제 1 식각 저지막(9)의 측벽을 덮는 제 2 보조 스페이서(18b)를 형성한다.
도 15를 참조하면, 상기 제 3 마스크 패턴(15), 상기 제 2 보조 스페이서(18b), 및 상기 제 1 마스크 패턴(5)을 식각 마스크로 이용하여 상기 제 1 홀(17) 하부의 상기 제 1 식각 저지막(9)과 그 하부의 활성 라인(1a)을 식각하여 상기 제 1 홀(17)과 중첩되는 제 2 홀(17d)을 형성하는 동시에 활성부(1b)를 형성한다. 상기 제 2 보조스페이서(18b)에 의해 상기 제 2 홀(17d)의 폭(W10)은 도 6a에 개시된 폭(W2) 보다 좁게 형성될 수 있다. 상기 제 2 홀(17d)의 깊이는 도 6a에 개시된 깊이(D1)과 동일할 수 있다. 이때 B-B'단면은 도 6b와 동일할 수 있다.
후속으로 실시예 1과 동일한 공정을 진행하여 반도체 장치를 형성할 수 있다. 이와 같이 형성된 반도체 장치는 도 16과 같을 수 있다.
도 16을 참조하면, 상기 제 2 홀(17d)의 하부에는 제 2 소자분리막(19)으로 채워지며, 상기 제 2 홀(17d)의 상부에는 게이트 절연막(20)으로 채워질 수 있다. 상기 제 2 홀(17d)의 폭(W10)은 상기 워드라인(WL)의 폭(W5)보다 매우 좁아, 상기 제 2 홀(17d) 안에 상기 워드라인(WL)의 일부가 개재되기 어려울 수 있다.
그 외의 형성과정 및 구성은 실시예 1과 동일/유사할 수 있다.
<실시예 4>
도 17a는 본 발명의 실시예 4에 따른 반도체 장치의 제조 과정을 나타내는 평면도이다. 도 17b는 본 발명의 실시예 4에 따라 도 17a를 A-A' 선으로 자른 반도체 장치의 단면도이다.
도 17a 및 17b를 참조하면, 도 3a 및 3b 상태에서, 상기 제 3 마스크 막(15), 상기 제 2 마스크 막(13)을 차례대로 식각하여 도 4a의 제 1 홀들(17)과 중첩되는 개구부(17e)를 포함하는 제 3 마스크 패턴(15) 및 제 2 마스크 패턴(13)을 형성한다. 상기 제 3 마스크 패턴(15) 및 상기 제 2 마스크 패턴(13)은 평면적으로 계단 형태를 가지며 상기 활성 라인(1a)과 상기 제 1 마스크 패턴(5) 모두와 교차하도록 형성될 수 있다. 상기 개구부(17e)에 의해 상기 제 1 마스크 패턴(5)의 상부면이 보다 많이 노출될 수 있다. 그러나 상기 제 1 마스크 패턴(5)이 식각 마스크 역할을 하므로, 식각 저지 스페이서(9a)에 의해 노출되는 상기 활성 라인(1a)의 상부면의 면적은 실시예 1의 도 5a의 경우와 같다. 따라서 노출된 상기 활성 라인(1a)을 식각하여 형성된 제 2 홀(17a)과 활성부(1b)의 형태 및 면적은 실시예 1과 동일할 수 있다.
그외의 형성 과정 및 구성은 실시예 1과 동일/유사할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 18은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 18을 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 19는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 19를 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판을 패터닝하여 제 1 방향으로 연장되는 복수개의 라인 형태의 제 1 그루브들과 상기 제 1 그루브들의 측벽을 제공하며 상기 기판으로부터 돌출된 활성 라인들을 형성하는 단계;
    상기 제 1 그루브들을 채우는 제 1 소자분리막들을 형성하는 단계;
    상기 기판 상에 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 복수개의 라인 형태의 제 1 마스크 패턴들을 형성하는 단계;
    상기 제 1 마스크 패턴들을 식각 마스크로 이용하여 상기 제 1 소자분리막들과 상기 활성 라인들을 식각하여 복수개의 제 2 그루브들을 형성하는 단계;
    상기 제 2 그루브들 바닥에 노출되며 서로 이격된 활성 라인들의 일부를 제거하여 상기 제 1 소자 분리막의 측벽을 노출시키고 상기 제 1 방향으로 길쭉한 바(bar) 형태의 활성부들과 상기 활성부들 사이에 제 1 홀을 형성하는 단계;
    상기 제 1 홀의 적어도 일부를 채우는 제 2 소자분리막을 형성하는 단계; 및
    상기 제 2 그루브들 안에 각각 워드라인들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 그루브들의 바닥의 상기 제 1 소자분리막들의 일부를 리세스시키어 상기 활성 라인들의 측벽을 노출시키는 단계를 더 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 활성부들 및 상기 제 1 홀을 형성하는 단계는,
    상기 제 2 그루브들이 형성된 상기 기판의 전면 상에 식각 저지막을 콘포말하게 형성하는 단계;
    상기 식각 저지막 상에 상기 제 1 홀의 위치와 수직적으로 중첩되며 상기 식각 저지막을 노출시키는 제 2 홀을 가지는 제 2 마스크 패턴을 형성하는 단계;
    상기 제 2 홀에 노출된 상기 식각 저지막에 대하여 이방성 식각 공정을 진행하여 상기 제 1 마스크 패턴과 상기 활성 라인들의 측벽들을 덮는 식각 저지 스페이서를 형성하고 상기 제 2 그루브들 바닥의 상기 활성 라인의 일부를 노출시키는 단계; 및
    노출된 상기 활성 라인의 일부를 제거하여 상기 활성부들과 상기 제 1 홀을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 홀의 폭은 상기 활성 라인의 폭 보다 넓으며,
    노출된 상기 활성 라인의 일부를 제거하는 단계는 이방성 식각 공정을 진행하는 단계를 포함하는 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 제 2 홀의 폭은 상기 활성 라인의 폭 보다 좁으며,
    노출된 상기 활성 라인의 일부를 제거하는 단계는 등방성 식각 공정을 진행하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 활성부들 및 상기 제 1 홀을 형성하는 단계는,
    상기 제 2 그루브들이 형성된 상기 기판의 전면 상에 식각 저지막을 콘포말하게 형성하는 단계;
    상기 식각 저지막 상에 상기 제 1 홀의 위치와 수직적으로 중첩되며 상기 식각 저지막을 노출시키는 제 2 홀을 가지는 제 2 마스크 패턴을 형성하는 단계;
    상기 식각 저지막의 측벽을 덮는 보조 스페이서를 형성하는 단계;
    상기 보조 스페이서에 의해 노출되는 상기 제 2 그루브 바닥의 상기 식각 저지막을 제거하여 상기 활성 라인의 일부를 노출시키는 단계; 및
    노출된 상기 활성 라인의 일부를 제거하여 상기 활성부들과 상기 제 1 홀을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 활성부들 및 상기 제 1 홀을 형성하는 단계는,
    상기 제 2 그루브들이 형성된 상기 기판의 전면 상에 식각 저지막을 콘포말하게 형성하는 단계;
    상기 식각 저지막 상에 상기 제 1 홀의 위치와 수직적으로 중첩되며 상기 식각 저지막을 노출시키는 개구부를 가지는 제 2 마스크 패턴을 형성하는 단계;
    상기 개구부에 노출된 상기 식각 저지막에 대하여 이방성 식각 공정을 진행하여 상기 제 1 마스크 패턴과 상기 활성 라인들의 측벽들을 덮는 제 1 스페이서를 형성하고 상기 제 2 그루브들 바닥의 상기 활성 라인의 일부를 노출시키는 단계; 및
    노출된 상기 활성 라인의 일부를 제거하여 상기 활성부들과 상기 제 1 홀을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 2 마스크 패턴은 평면적으로 계단 형태를 가지며 상기 활성 라인과 상기 제 1 마스크 패턴 모두와 교차하도록 형성되는 반도체 장치의 제조 방법.
  9. 기판; 및
    상기 기판 내에 배치되며 제 1 방향으로 연장되는 워드라인을 포함하되,
    제 1 높이에서 상기 워드라인의 제 1 폭은 상기 제 1 높이와 다른 제 2 높이에서 상기 워드라인의 제 2 폭과 다른 반도체 장치.
  10. 제 9 항에 있어서,
    상기 워드라인은 하부면은 요철구조를 가지는 반도체 장치.

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