KR100596889B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 특히 리세스 게이트 영역의 식각 공정에서 채널 영역과 이에 인접한 소자 분리막을 부분적으로 노출시키는 아일랜드형 마스크를 사용하여 소자 분리막을 먼저 식각한 후 반도체 기판을 식각함으로써 리세스 게이트 영역에 실리콘 뿔이 형성되는 것을 방지하고 식각 공정의 마진을 높이는 반도체 소자의 제조 방법에 관한 것이다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 레이아웃을 도시한 평면도.
도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3은 종래 기술에 따른 반도체 소자의 제조 공정에서 오정렬이 발생한 경우를 도시한 단면도.
도 4는 본 발명에 따른 반도체 소자의 레이아웃을 도시한 평면도.
도 5a 내지 도 5f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 6은 본 발명에 따른 반도체 소자의 제조 공정에서 오정렬이 발생한 경우를 도시한 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 리세스 게이트 영역의 식각 공정에서 채널 영역과 이에 인접한 소자 분리막을 부분적으로 노출시키는 마스크를 사용하여 소자 분리막을 먼저 식각한 후 반도체 기판을 식각함으로써 리세스 게이트 영역에 실리콘 뿔이 형성되는 것을 방지하고 식각 공정의 마진을 높이는 반도체 소자의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판 상부에 소자 분리막(40), 활성 영역(10a) 및 활성 영역(10a)과 교차하는 워드라인인 게이트 구조물(120)이 형성되어 있다. 게이트 구조물(120) 사이의 간격은 F이며(F는 디자인 룰에 따른 최소 선폭), 리세스 게이트 영역(70)은 라인형으로서 게이트 구조물(120) 하부에 구비되며, 게이트 구조물(120)의 폭보다 좌우로 각각 D만큼 작다. 즉, 리세스 게이트 영역(70)의 오정렬 마진은 D이다.
도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서 도 2a(i) 내지 도 2f(i)는 도 1의 I-I'을 따른 단면을 도시한 것이며, 도 2a(ii) 내지 도 2f(ii)는 도 1의 II-II'을 따른 단면을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 적층한다. 다음에는, STI 공정을 수행하여 활성 영역(10a)을 정의하는 소자 분리막(40)을 형성한다.
도 2b를 참조하면, 소자 분리막(40)을 소정 두께 식각하여 그 높이를 낮춘 후 패드 질화막(30)을 제거한다. 다음에는, 전체 표면 상부에 폴리실리콘층(50)을 형성한다.
도 2c를 참조하면, 폴리실리콘층(50) 상부에 감광막(미도시)을 형성한 후 도 1의 리세스 게이트 영역(70)을 정의하는 노광 마스크를 이용한 노광 및 현상 공정 으로 리세스 게이트 영역(70)을 노출시키는 라인형의 감광막 패턴(미도시)을 형성한다. 다음에는, 상기 감광막 패턴을 식각 마스크로 노출된 폴리실리콘층(50) 및 패드 산화막(20)을 식각하여 리세스 게이트 예정 영역(60)을 정의하는 폴리실리콘층 패턴(50a) 및 패드 산화막 패턴(20a)을 형성한다. 그 다음에, 상기 감광막 패턴을 제거한다.
도 2d를 참조하면, 폴리실리콘층 패턴(50a)을 식각 마스크로 노출된 반도체 기판(10)을 식각하여 리세스 게이트 영역(70)을 형성한다. 여기서, 반도체 기판(10)과 폴리실리콘층 패턴(50a)이 함께 식각되도록 한다. 이 때 소자 분리막(40)과 인접한 반도체 기판(10)의 식각 속도가 소자 분리막(40)과 인접하지 않은 반도체 기판(10)보다 느리므로 리세스 게이트 영역(70) 내의 반도체 기판에는 실리콘 뿔(A)이 형성된다. 그 다음에, 패드 산화막(20)을 제거한다.
도 2e를 참조하면, 노출된 반도체 기판(10)의 표면에 게이트 산화막(80)을 형성한 후 전체 표면 상부에 리세스 게이트 영역(70)을 매립하는 하부 게이트 전극층(90)을 형성하고 하부 게이트 전극층(90) 상부에 상부 게이트 전극층(100) 및 하드 마스크층(110)을 순차적으로 적층한다.
도 2f를 참조하면, 하드 마스크층(110), 상부 게이트 전극층(100) 및 하부 게이트 전극층(90)을 패터닝하여 하부 게이트 전극층 패턴(90a), 상부 게이트 전극층 패턴(100a) 및 하드 마스크층 패턴(110a)의 적층 구조로 이루어진 게이트 구조물(120)을 형성한다.
도 3은 종래 기술에 따른 반도체 소자의 제조 공정에서 오정렬이 발생한 경 우를 도시한 단면도이다.
도 3을 참조하면, 감광막(미도시)을 식각 마스크로 리세스 게이트 예정 영역(60)의 폴리실리콘층(50) 및 패드 산화막(20)을 식각하는 경우(도 2c의 식각 공정) 정렬 오차가 최대 오정렬 마진보다 큰 M만큼 발생한 경우를 도시한 것이다. 리세스 게이트 영역 형성시 라인형의 마스크를 사용하므로 오정렬이 M만큼 발생하는 경우에는 소자 분리막(40)과 폴리실리콘층 패턴(50a) 사이로 반도체 기판(10)이 노출된다. 따라서 도 2d의 반도체 기판(10) 식각 공정에서 원하지 않는 부분의 반도체 기판(10)이 비정상적으로 식각된다. 소자의 크기가 작아짐에 따라 공정 마진은 점점 감소하는데, 정렬 오차가 조금만 커져도 도 3과 같이 원하지 않는 부분의 반도체 기판이 노출되어 비정상적인 식각이 발생한다는 문제점이 있다.
또한, 리세스 게이트 영역 내에 실리콘 뿔이 형성되어 셀 트랜지스터의 문턱 전압을 감소시키고 누설 전류를 증가시켜 소자의 리프레시 특성을 저하시키는 문제점이 있다.
상기 문제점을 해결하기 위하여, 리세스 게이트 영역의 식각 공정에서 채널 영역과 이에 인접한 소자 분리막을 부분적으로 노출시키는 마스크를 사용하여 소자 분리막을 먼저 식각한 후 반도체 기판을 식각함으로써 리세스 게이트 영역에 실리콘 뿔이 형성되는 것을 방지하고 식각 공정의 마진을 높이는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
(a) 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계와,
(b) STI 공정을 수행하여 활성 영역을 정의하는 소자 분리막을 형성하는 단계와,
(c) 상기 소자 분리막을 소정 두께 식각하는 단계와,
(d) 상기 패드 질화막을 제거하는 단계와,
(e) 전체 표면 상부에 폴리실리콘층을 형성하는 단계와,
(f) 아일랜드형 리세스 게이트 예정 영역의 상기 폴리실리콘층, 패드 산화막 및 소정 두께의 소자 분리막을 식각하여 상기 활성 영역의 측벽을 노출시키는 리세스를 형성하는 단계와,
(g) 상기 폴리실리콘층을 마스크로 상기 반도체 기판을 식각하되, 상기 폴리실리콘층과 상기 반도체 기판을 동시에 식각하는 단계와,
(h) 상기 패드 산화막을 적어도 소정 두께 식각하는 단계와,
(i) 게이트 산화막을 형성하는 단계와,
(j) 전체 표면 상부에 상기 리세스 게이트 예정 영역을 매립하는 하부 게이트 전극층을 형성하고 상기 하부 게이트 전극층 상부에 상부 게이트 전극층 및 하드 마스크층을 적층하는 단계 및 (k) 상기 하드 마스크층, 상부 게이트 전극층 및 하부 게이트 전극층을 패터닝하여 게이트 구조물을 형성하는 단계를 포함하되, 상기 아일랜드형 리세스 게이트 영역은 상기 게이트 길이 방향으로는 상기 게이트 전극의 선폭보다 작으며, 상기 활성 영역 단축 방향으로는 상기 활성 영역의 단축의 선폭보다 큰 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.
도 4를 참조하면, 반도체 기판 상부에 소자 분리막(240), 활성 영역(230) 및 활성 영역(230)과 교차하는 워드라인인 게이트 구조물(310)이 형성되어 있다. 게이트 구조물(310) 사이의 간격은 F(F는 디자인 룰에 따른 최소 선폭)이며, 리세스 게이트 영역(260)은 라인형이 아닌 직사각형의 아일랜드형(island type)으로서 게이트 구조물(310) 하부에 구비되며, 게이트 구조물(310)의 폭보다 좌우로 각각 D만큼 작고, 활성 영역(230)의 선폭보다 상하로 각각 E만큼 크다. 여기서, 0≤D≤(1/3)F, 0≤E≤(1/3)F인 것이 바람직하다.
도 5a 내지 도 5f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 5a(i) 내지 도 5f(i)는 도 4의 I-I'을 따른 단면을 도시한 것이며, 도 5a(ii) 내지 도 5f(ii)는 도 4의 II-II'을 따른 단면을 도시한 것이다.
도 5a를 참조하면, 반도체 기판(200) 상부에 패드 산화막(210) 및 패드 질화막(220)을 적층한다. 다음에는, 소자 분리막(240)을 형성하기 위한 STI 공정을 수행한다. 구체적으로는, 먼저 소자 분리 영역으로 예정된 부분의 패드 질화막(220), 패드 산화막(210) 및 소정 두께의 반도체 기판(200)을 식각하여 소자 분리 트렌치(미도시)를 형성한다. 다음에는 전체 표면 상부에 소자 분리 트렌치를 매립하는 소자 분리용 절연막(미도시)을 형성한 후 패드 질화막(220)이 노출될 때까지 상기 소 자 분리용 절연막을 연마하여 활성 영역(230)을 정의하는 소자 분리막(240)을 형성한다. 여기서, 소자 분리막(240)과 반도체 기판(200)의 계면에 열산화막(미도시)을 형성하거나, 소자 분리막(240)과 상기 열산화막의 계면에 라이너 질화막을 형성할 수도 있다.
도 5b를 참조하면, 소자 분리막(240)을 소정 두께 식각하여 그 높이를 낮춘 후 패드 질화막(220)을 제거한다. 다음에는, 전체 표면 상부에 폴리실리콘층(250)을 형성한다. 여기서, 패드 질화막(220)을 제거한 후에 패드 산화막(210)을 식각하여 제거하고 노출된 반도체 기판(200)의 표면에 버퍼 산화막(미도시)을 형성한 후 웰 및 채널 주입 공정을 수행하여 활성 영역에 불순물을 주입하는 공정을 수행할 수 있다. 또한, 패드 질화막(220)을 제거한 후에 웰 및 채널 주입 공정을 수행하여 활성 영역에 불순물을 주입한 후 패드 산화막(210)을 식각하여 제거하고 노출된 반도체 기판(200)의 표면에 버퍼 산화막을 형성할 수도 있다.
도 5c를 참조하면, 폴리실리콘층(250) 상부에 감광막(미도시)을 형성한 후 도 4의 리세스 게이트 영역(260)을 정의하는 노광 마스크를 이용한 노광 및 현상 공정으로 리세스 게이트 영역(260)을 노출시키는 감광막 패턴(미도시)을 형성한다. 즉, 게이트 길이 방향으로는 게이트 구조물(310)의 선폭보다 2D만큼 작으며, 게이트 길이 방향과 수직인 방향 즉, 활성 영역(230) 단축 방향으로는 활성 영역(230)의 단축의 선폭보다 2E만큼 큰 리세스 게이트 영역(260)을 노출시키는 감광막 패턴을 형성한다. 상기 감광막 패턴은 채널 영역의 폴리실리콘층(250)의 일부 및 채널 영역과 인접한 소자 분리막(240)을 노출시킨다.
다음에는, 상기 감광막 패턴을 식각 마스크로 노출된 폴리실리콘층(250), 폴리실리콘층(250) 하부의 패드 산화막(210) 및 소정 두께의 소자 분리막(240)을 식각하여 리세스 게이트 영역(260)을 정의하는 폴리실리콘층 패턴(250a) 및 패드 산화막 패턴(210a)을 형성한다. 소자 분리막(240)의 식각 공정에 의해 활성 영역(230)의 측벽을 노출시키는 리세스가 형성된다. 여기서, 식각되는 소자 분리막(240)의 두께는 하기의 도 5d에 도시된 반도체 기판(200)의 식각 공정에서 식각되는 반도체 기판(200)의 식각 깊이에 따라 적절히 조절하는 것이 바람직하다. 그 다음에, 상기 감광막 패턴을 제거한다.
도 5d를 참조하면, 폴리실리콘층 패턴(250a)을 식각 마스크로 도 5e의 식각 공정에 의해 노출된 반도체 기판(200)을 식각한다. 여기서, 식각되는 반도체 기판(200)의 두께는 도 5c에 도시된 소자 분리막(240)의 식각 공정에서 식각되는 소자 분리막(240)의 두께 이상인 것이 더욱 바람직하다. 또한, 반도체 기판(200)과 폴리실리콘층 패턴(250a)이 함께 식각되도록 한다. 여기서, 종래 기술에는 소자 분리막과 반도체 기판을 동시에 식각하므로 식각 속도가 느린 반도체 기판에 실리콘 뿔이 형성되었으나, 본 발명의 경우 소자 분리막(240)을 먼저 식각한 후 반도체 기판(200)을 식각하므로 실리콘 뿔이 형성되지 않는다. 그 다음에, 패드 산화막 패턴(210a)을 적어도 소정 두께 식각하여 제거한다. 여기서, 패드 산화막 패턴(210a)을 완전히 제거하거나 소정 두께만 제거할 수 있다.
도 5e를 참조하면, 노출된 반도체 기판(200)의 표면에 게이트 산화막(270)을 형성한다. 도 5d에 도시된 식각 공정에서 패드 산화막 패턴(210a)을 완전히 제거한 경우에는 게이트 산화막(270)은 활성 영역(230)의 상부면 및 측벽을 포함하는 반도체 기판(200)의 표면에 형성되며, 소정 두께만 제거된 경우에는 게이트 산화막(270)은 남아있는 패드 산화막(210)의 표면 및 활성 영역(230)의 측벽에 형성된다. 그 다음에, 전체 표면 상부에 리세스 게이트 예정 영역(260)을 매립하는 하부 게이트 전극층(280)을 형성하고 하부 게이트 전극층(280) 상부에 상부 게이트 전극층(290) 및 하드 마스크층(300)을 순차적으로 적층한다.
도 5f를 참조하면, 하드 마스크층(300), 상부 게이트 전극층(290) 및 하부 게이트 전극층(280)을 패터닝하여 하부 게이트 전극층 패턴(280a), 상부 게이트 전극층 패턴(290a) 및 하드 마스크층 패턴(300a)의 적층 구조로 이루어진 게이트 구조물(310)을 형성한다.
도 6은 본 발명에 따른 반도체 소자의 제조 공정에서 오정렬이 발생한 경우를 도시한 단면도이다.
도 6을 참조하면, 감광막(미도시)을 식각 마스크로 리세스 게이트 영역(260)의 폴리실리콘층(250), 패드 산화막(210) 및 소자 분리막(240)을 식각하는 경우(도 5c의 식각 공정) 정렬 오차가 최대 오정렬 마진보다 큰 M만큼 발생한 경우를 도시한 것이다. 본 발명에 따른 반도체 소자의 제조 방법은 종래 기술과 같이 리세스 게이트 영역 형성시 라인형의 마스크가 아닌 도 4의 리세스 게이트 영역(260)을 정의하는 아일랜드형의 마스크를 사용하므로 오정렬이 M만큼 발생하는 경우라도 리세스 게이트 영역이 아닌 부분의 반도체 기판이 노출되지 않아서 도 5d의 반도체 기판(200) 식각 공정에서 원하지 않는 부분의 반도체 기판(200)이 비정상적으로 식각 되지 않는다는 것을 알 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 리세스 게이트 영역의 식각 공정에서 채널 영역과 이에 인접한 소자 분리막을 부분적으로 노출시키는 마스크를 사용하여 소자 분리막을 먼저 식각한 후 반도체 기판을 식각함으로써 (i) 리세스 게이트 영역에 실리콘 뿔이 형성되는 것을 방지하여 셀 트랜지스터의 누설 전류를 감소시키고 따라서 소자의 리프레시 특성을 향상시키며, (ii) 리세스 게이트 마스크의 정렬 오차가 공정 마진보다 큰 경우라도 반도체 기판의 비정상적인 식각이 발생하는 것을 방지하는 효과가 있다.

Claims (11)

  1. (a) 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계;
    (b) STI 공정을 수행하여 활성 영역을 정의하는 소자 분리막을 형성하는 단계;
    (c) 상기 소자 분리막을 소정 두께 식각하는 단계;
    (d) 상기 패드 질화막을 제거하는 단계;
    (e) 전체 표면 상부에 폴리실리콘층을 형성하는 단계;
    (f) 아일랜드형 리세스 게이트 예정 영역의 상기 폴리실리콘층, 패드 산화막 및 소정 두께의 소자 분리막을 식각하여 상기 활성 영역의 측벽을 노출시키는 리세스를 형성하는 단계;
    (g) 상기 폴리실리콘층을 마스크로 상기 반도체 기판을 식각하되, 상기 폴리실리콘층과 상기 반도체 기판을 동시에 식각하는 단계;
    (h) 상기 패드 산화막을 적어도 소정 두께 식각하는 단계;
    (i) 게이트 산화막을 형성하는 단계;
    (j) 전체 표면 상부에 상기 리세스 게이트 예정 영역을 매립하는 하부 게이트 전극층을 형성하고 상기 하부 게이트 전극층 상부에 상부 게이트 전극층 및 하드 마스크층을 적층하는 단계; 및
    (k) 상기 하드 마스크층, 상부 게이트 전극층 및 하부 게이트 전극층을 패터닝하여 게이트 구조물을 형성하는 단계
    를 포함하되,
    상기 아일랜드형 리세스 게이트 영역은 상기 게이트 길이 방향으로는 상기 게이트 전극의 선폭보다 작으며, 상기 활성 영역 단축 방향으로는 상기 활성 영역의 단축의 선폭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 (b) 단계는
    소자 분리 예정 영역의 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    전체 표면 상부에 상기 트렌치를 매립하는 소자 분리용 절연막을 형성하는 단계; 및
    상기 패드 질화막이 노출될 때까지 상기 소자 분리용 절연막을 연마하여 상기 소자 분리막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 (f) 단계는
    (f-1) 상기 폴리실리콘층 상부에 감광막을 형성하는 단계;
    (f-2) 상기 감광막을 노광 및 현상하여 상기 게이트 길이 방향으로는 상기 게이트 전극의 선폭보다 작으며, 게이트 길이 방향과 수직한 방향인 상기 활성 영 역 단축 방향으로는 상기 활성 영역의 단축의 선폭보다 큰 상기 리세스 게이트 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    (f-3) 상기 감광막 패턴을 마스크로 상기 리세스 게이트 영역의 폴리실리콘층, 상기 폴리실리콘층 하부의 패드 산화막 및 소자 분리막을 식각하는 단계; 및
    (f-4) 상기 감광막 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 아일랜드형 리세스 게이트 영역의 상기 게이트 길이 방향의 선폭은 상기 게이트의 선폭보다 2D만큼 작으며, 상기 아일랜드형 리세스 게이트 영역의 활성 영역 단축 방향의 선폭은 상기 활성 영역의 단축보다 2E만큼 큰 것을 특징으로 하는 반도체 소자의 제조 방법(단, 0≤D≤(1/3)F, 0≤E≤(1/3)F).
  5. 제1항에 있어서,
    상기 소자 분리막과 반도체 기판의 계면에 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 소자 분리막과 열산화막의 계면에 라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 (d) 단계를 수행한 후에
    상기 패드 산화막을 식각하는 단계;
    상기 패드 산화막이 식각되어 노출된 반도체 기판의 표면에 버퍼 산화막을 형성하는 단계; 및
    웰 및 채널 주입 공정을 수행하여 상기 활성 영역에 불순물을 주입하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    웰 및 채널 주입 공정을 수행하여 상기 활성 영역에 불순물을 주입하는 단계;
    상기 패드 산화막을 식각하는 단계; 및
    상기 패드 산화막이 식각되어 노출된 반도체 기판의 표면에 버퍼 산화막을 형성하는 단계;
    포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 (f) 단계에서 식각되는 소자 분리막의 두께는 상기 (g) 단계에서 식각 되는 반도체 기판의 두께 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 (h) 단계는 상기 반도체 기판이 노출될 때까지 상기 패드 산화막을 식각하는 단계이며, 상기 (i) 단계는 상기 노출된 반도체 기판에 게이트 산화막을 형성하는 단계인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 (h) 단계는 상기 패드 산화막을 소정 두께 식각하는 단계이며, 상기 (i) 단계는 남아 있는 패드 산화막 상부에 게이트 산화막을 형성하는 단계인 것을 특징으로 하는 반도체 소자의 제조 방법.
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