KR20140028751A - 노드 배열을 포함하는 반도체 소자 제조 방법 - Google Patents

노드 배열을 포함하는 반도체 소자 제조 방법 Download PDF

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Abstract

반도체 기판의 식각 대상층 상에 메인 패턴부(main pattern portion)들 사이를 연결하는 연결바 패턴부(connecting bar pattern portion)들을 포함하는 웨이브 라인 패턴(wave line pattern)들이 나란히 배치된 레이아웃(layout)을 따르는 예비 마스크 패턴(mask pattern)을 형성하고, 측벽에 노드 분리 격벽(node separation wall)을 형성한 후, 메인 패턴부들을 제거하여 추가 스페이스부들(additional space portion)의 배열을 제공하고, 노드 분리 격벽을 배리어(barrier)로 이용하여 식각 대상층을 식각하는 노드(node)들의 배열을 포함하는 반도체 소자 제조 방법을 제시한다.

Description

노드 배열을 포함하는 반도체 소자 제조 방법{Method for manufacturing semiconductor device with node array}
본 출원은 반도체 기술에 관한 것으로, 보다 상세하게는 미세 크기의 전극 노드(node) 배열을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
메모리(memory) 소자와 같은 반도체 소자의 집적도가 증가되고 기술 단계(technology)가 점차 축소(shrink)됨에 따라, 20㎚ 이하 급 디램(DRAM) 반도체 소자의 개발이 시도되고 있다. 반도체 소자의 메모리 회로를 이루는 전극 노드(node)와 같은 구성 요소들의 크기가 축소되며, 이들 전극 노드들을 보다 제한된 면적에 보다 많이 밀집시키면서 개별 전극의 크기를 보다 크게 확보하고자 노력하고 있다.
디램 반도체의 단위 셀 메모리(cell memory)를 이루는 셀 커패시터 및 셀 트랜지스터를 포함하여 이루어질 수 있다. 반도체 소자의 크기가 점차 작아지며, 디램 메모리 셀(memory cell)에 대한 센싱 마진(sensing margin)이 감소하고 있어, 이를 보완하고자 셀 커패시터(cell capacitor)의 커패시턴스(capacitance)를 더 확보하는 방법을 개발하고자 노력하고 있다. 제한된 반도체 기판 면적 내에 보다 높은 커패시턴스를 확보하기 위해서, 커패시터의 스토리지 노드(storage node)의 높이를 증가시키려하고 있으나, 공정 한계에 의해 스토리지 노드의 높이를 증가시키는 데 제약들이 유발되고 있다.
커패시터의 높이가 높아지며, 커패시터를 형성하는 식각 과정에서의 공정 마진(etch margin)이 협소해지고, 커패시터의 스토리지 노드의 컨택 마진(contact margin) 또한 협소해질 수 있다. 스토리지 노드를 위한 몰드층(mold layer)을 관통하는 관통홀(through hole)이 오픈(open)되지 못하는 불량 또한 빈번해질 수 있다. 스토리지 노드의 높이가 높아지며, 몰드층을 제거하는 과정에서 스토리지 노드가 쓰러지거나 기울어지는 리닝(leaning) 현상도 빈번해질 수 있다. 이러한 공정 상의 제약에 의해 커패시터의 스토리지 높이를 증가시키기가 어려워지고 있다. 이에 따라, 스토리지 노드의 크기를 증가시켜 커패시턴스를 개선하고자 하는 시도들이 고려될 수 있다. 스토리지 노드들이 보다 밀집되어 배열되면서도 개별 스토리지 노드의 크기를 증가시킬 수 있는 패터닝(patterning) 기술의 개발이 요구되고 있다.
본 출원은 커패시터의 스토리지 노드(storage node)의 크기를 증가시켜 스토리지 노드의 표면적을 증가시킬 수 있어, 커패시터의 커패시턴스(capacitance)를 보다 크게 확보할 수 있는 반도체 소자 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 반도체 기판 상에 식각 대상층을 형성하는 단계; 상기 식각 대상층 상에 메인 패턴부(main pattern portion)들 사이를 연결하는 연결바 패턴부(connecting bar pattern portion)들을 포함하는 웨이브 라인 패턴(wave line pattern)들이 나란히 배치된 레이아웃(layout)을 따르는 예비 마스크 패턴(mask pattern)을 형성하는 단계; 상기 예비 마스크 패턴의 측벽에 부착되어 상기 연결바 패턴부 양측에 각각 위치하는 메인 스페이스부(main space portion)들의 배열을 제공하는 노드 분리 격벽(node separation wall)을 형성하는 단계; 상기 메인 패턴부들을 제거하여 상기 노드 분리 격벽에 의해 상기 메인 스페이스부들과 격리되는 추가 스페이스부들(additional space portion)의 배열을 제공하는 단계; 상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 식각 대상층을 관통하는 관통홀들을 배열을 형성하는 식각 단계; 및 상기 관통홀들 각각에 위치하는 노드(node)들의 배열을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판 상에 식각 대상층을 형성하는 단계; 상기 식각 대상층 상에 메인 패턴부(main pattern portion)들 사이를 연결하는 연결바 패턴부(connecting bar pattern portion)들을 포함하는 웨이브 라인 패턴(wave line pattern)들이 나란히 배치된 레이아웃(layout)을 따르는 예비 마스크 패턴(mask pattern)을 형성하는 단계; 상기 예비 마스크 패턴의 측벽에 부착되어 상기 연결바 패턴부 양측에 각각 위치하는 메인 스페이스부(main space portion)들의 배열을 제공하는 노드 분리 격벽(node separation wall)을 형성하는 단계; 상기 메인 패턴부들을 제거하여 상기 노드 분리 격벽에 의해 상기 메인 스페이스부들과 격리되는 추가 스페이스부들(additional space portion)의 배열을 제공하는 단계; 상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 식각 대상층을 관통하는 관통홀들을 배열을 형성하는 식각 단계; 상기 관통홀의 프로파일(profile)을 따르는 커패시터의 스토리지 노드(storage node of capacitor)들 배열을 형성하는 단계; 상기 식각 대상층을 선택적으로 제거하는 단계; 및 상기 스토리지 노드를 덮는 유전층 및 플레이트 노드(plate node)를 형성하여 커패시터들을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
상기 연결바 패턴부는 상기 메인 패턴부의 선폭 보다 좁은 선폭을 가질 수 있다.
상기 웨이브 라인 패턴(wave line pattern)은 상기 메인 패턴부와 이웃하는 다른 웨이브 라인 패턴의 메인 패턴부 사이에 상기 메인 스페이스부의 선폭 보다 좁은 선폭으로 바 스페이스부(bar space portion)가 제공되도록 상기 다른 웨이브 라인 패턴에 이격되어 배치될 수 있다.
상기 노드 분리 격벽(node separation wall)은 상기 바 스페이스부를 채워 이웃하는 두 상기 메인 스페이스부들을 상호 격리할 수 있다.
상기 노드 분리 격벽(node separation wall)은 상기 바 스페이스부를 채우도록 상기 바 스페이스부의 선폭 크기의 1/2배 보다 넓은 선폭을 가지게 형성될 수 있다.
상기 메인 패턴부는 사각형, 마름모, 원형, 타원형, 장방형 또는 십자형 도형을 포함하도록 설계될 수 있다.
상기 메인 패턴부들을 제거하는 단계는 상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 예비 마스크 패턴을 식각하는 단계를 포함하고, 상기 연결바 패턴부는 상기 노드 분리 격벽에 샌드위치(sandwitch)되어 이웃하는 두 개의 상기 추가 스페이스부들을 상호 격리하도록 잔류할 수 있다.
상기 예비 마스크 패턴을 형성하는 단계 이전에 상기 예비 마스크 패턴과 상기 식각 대상층 사이에 상기 노드 분리 격벽과 식각 선택비를 가지는 메인 마스크(main mask)층을 형성하는 단계; 및 상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 메인 마스크층을 식각하여 상기 노드 분리 격벽의 레이아웃을 따르는 메인 마스크를 형성하는 단계를 더 포함하고, 상기 식각 단계는 상기 메인 마스크를 배리어로 이용하여 수행될 수 있다.
상기 메인 마스크는 실리콘 질화물층을 포함하여 형성되고, 상기 노드 분리 격벽은 극저온 산화물(ULTO)층을 포함하여 형성되고, 상기 에비 마스크 패턴은 스핀온카본(SOC)층을 포함하여 형성될 수 있다.
상기 관통홀은 상기 연결바 패턴부에 의해 영향을 받아 마름모 또는 타원 형상을 가지게 형성될 수 있다.
상기 노드(node)는 상기 관통홀의 프로파일(profile)을 따르는 실린더(cylinder) 형상 또는 필라(pilla) 형상으로 형성될 수 있다.
상기 예비 마스크 패턴(mask pattern)을 형성하는 단계는 상기 식각 대상층 상에 예비 마스크층을 형성하는 단계; 상기 연결바 패턴부의 선폭이 상기 메인 패턴부의 선폭 보다 좁게 상기 웨이브 라인 패턴을 설계(design)하는 단계; 상기 웨이브 라인 패턴의 상기 메인 패턴부와 이웃하는 다른 웨이브 라인 패턴의 메인 패턴부 사이의 이격 부분이 상기 메인 스페이스부의 선폭 보다 좁은 선폭으로 바 스페이스부(bar space portion)를 제공되도록 상기 웨이브 라인 패턴들을 반복 배치한 레이아웃을 얻는 단계; 및 상기 웨이브 라인 패턴들의 레이아웃을 리소그래피(lithography) 과정으로 상기 예비 마스크층에 패턴 전사하는 단계를 포함할 수 있다.
상기 예비 마스크 패턴을 형성하는 단계 이전에 상기 예비 마스크 패턴과 상기 식각 대상층 사이에 상기 노드 분리 격벽과 식각 선택비를 가지는 메인 마스크(main mask)층을 형성하는 단계; 및 상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 메인 마스크층을 식각하여 상기 노드 분리 격벽의 레이아웃을 따르는 메인 마스크를 형성하는 단계를 더 포함하고, 상기 식각 단계는 상기 메인 마스크를 배리어로 이용하여 수행될 수 있다.
상기 예비 마스크 패턴을 형성하는 단계 이전에 상기 식각 대상층과 상기 예비 마스크 패턴 사이에 상기 스토리지 노드를 잡아 고정할 부유 고정층을 형성하는 단계를 더 포함할 수 있다.
상기 식각 대상층을 선택적으로 제거하는 단계는 상기 부유 고정층의 일부를 선택적으로 제거하여 하부의 상기 식각 대상층의 일부를 노출하는 윈도(window)를 형성하는 단계; 및 상기 윈도를 통해 상기 식각 대상층을 선택적으로 제거하는 단계를 포함할 수 있다.
상기 윈도(window)를 형성하는 단계는 상기 스토리지 노드들을 덮어 보호하는 식각 마스크층을 형성하는 단계; 상기 식각 마스크층 상에 상기 윈도에 중첩되는 부분을 열어주는 부유 고정층 마스크를 형성하는 단계; 및 상기 부유 고정층 마스크를 배리어로 이용하여 상기 식각 마스크층 부분 및 하부의 상기 부유 고정층 부분을 선택적으로 식각 제거하는 단계를 포함할 수 있다.
상기 스토리지 노드들을 형성하는 단계는 상기 관통홀의 프로파일(profile)을 따르는 스토리지 노드층을 증착하는 단계; 상기 관통홀 내의 상기 스토리지 노드층 부분을 덮어 보호하고 상기 식각 대상층 상을 덮는 상기 스토리지 노드층 부분을 노출하는 보호층을 형성하는 단계; 및 상기 스토리지 노드층의 상기 보호층에 노출된 부분을 제거하는 단계를 포함할 수 있다.
본 출원의 실시예에 따르면 커패시터의 스토리지 노드(storage node)가 차지하는 면적의 크기를 증가시킬 수 있다. 셀 커패시터의 스토리지 노드(storage node)의 높이가 제한되어도, 단위 면적 당 스토리지 노드가 차지하는 면적을 증가시킬 수 있어, 커패시턴스(capacitance)를 보다 크게 확보할 수 있는 커패시터 제조 방법을 제시할 수 있다. 커패시턴스의 확보에 의해 커패시터의 스토리지 노드의 높이를 상대적으로 낮출 수 있어, 스토리지 노드를 패터닝할 때의 공정 마진을 보다 크게 확보할 수 있고, 스토리지 노드가 쓰러지거나 기울러지는 리닝 현상 또는 콘택 오픈 불량(contact open failure)과 같은 공정 불량을 유효하게 억제할 수 있다.
도 1 및 도 21은 본 출원의 실시예에 따른 반도체 소자 제조 방법을 보여주는 도면들이다.
본 출원은 웨이브 라인(wave line) 패턴들이 상호 이격된 배열의 예비 마스크 레이아웃(mask layout)을 이용하는 패턴 형성 과정을 수행하여 예비 마스크(mask) 패턴을 형성하고, 예비 마스크 패턴의 측벽에 스페이서(spacer) 형태로 노드 분리 격벽(node separating wall)을 형성한 후, 노드 분리 격벽를 이용하는 식각 과정으로 노드(node)들의 배열을 제공하는 메인 마스크(maim mask)를 형성하는 반도체 소자 제조 방법을 제시한다. 웨이브 라인 패턴들은 선폭(CD: Critical Dimension)이 상대적으로 큰 부분인 메인 패턴(main pattern)들 사이에 이들을 연결하는 상대적으로 좁은 선폭의 연결바(connecting bar) 패턴들이 배치되어, 라인 패턴의 측벽이 웨이브(wave)를 가지는 형상으로 형성된 라인 형상의 패턴을 의미하며, 그 평면적 형상은 아령 형태 또는 도그본(dog bone) 형태들이 반복된 라인(line) 패턴 형태일 수 있다.
노드 분리 격벽 또는 메인 마스크에 의해 제공되는 노드의 평면 형상은, 연결바가 메인 패턴의 상하에 위치하여 메인 패턴의 이미지(image)가 패턴 전사될 때 영향을 주어 좌우 보다는 상하로 늘려진 형상, 예컨대 오벌(oval) 또는 마름모 형상을 가질 수 있다. 노드가 마름모 형상을 가지게 유도될 수 있어, 노드와 이웃하는 노드가 보다 더 가까이 배치되어 노드들의 배열 밀집도가 증가될 수 있고, 개별 노드가 차지하는 면적 및 크기의 증가가 유도될 수 있다. 디램 메모리 소자의 커패시터의 스토리지 노드를 형성할 경우, 스토리지 노드의 크기가 증가될 수 있어 스토리지 노드의 표면적 증가 및 커패시턴스의 증가를 유도할 수 있다. 상전이 소자(PCRAM)나 저항 메모리 소자(ReRAM)과 같이 저항 변화를 이용한 비휘발성 메모리 소자의 경우, 저항 소자의 전극을 보다 밀집되게 배열시키는 데 적용될 수 있다.
설명의 기재에서 "제1" 또는 "제2" 등의 기재는 부재의 구별을 위한 것으로 순서나 부재를 특별히 한정하기 위해 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "하"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 본 출원의 실시예를 디램 소자의 셀 커패시터의 스토리지 노드들의 배열을 형성하는 과정을 예시하여 설명하지만, 노드들의 배열을 적용하는 반도체 소자에서 본 출원의 공정 과정이 적용될 수 있다.
도 1은 반도체 소자의 커패시터의 스토리지 노드(storage node: 11, 13)의 배열 레이아웃(layout 10)을 보여준다. 커패시터의 스토리지 노드(11, 13)들은 제한된 반도체 기판의 표면적 내에 밀집된 배열을 이루게 레이아웃 설계된다. 제1스토리지 노드(11)들이 일정 방향으로 제1열을 이루게 배치되고, 제2스토리지 노드(13)들이 제1스토리지 노드(11)에 대해 사선 방향에 위치하게 배치되어 제1열 옆에 제2열을 이루게 배치될 수 있다. 이러한 제1스토리지 노드(11)의 제1열과 제2스토리지 노드(13)의 제2열이 반복 배치되어 스토리지 노드(11, 13)의 배열 레이아웃(10)이 설계될 수 있다.
도 2는 스토리지 노드 형성을 위한 예비 마스크의 설계 레이아웃(20)을 보여준다. 스토리지 노드의 배열 레이아웃(도 1의 10)에서 어느 하나의 스토리지 노드의 열, 예컨대, 제1스토리지 노드(11)의 제1열의 형상을 제공하도록 예비 마스크의 설계 레이아웃(20)을 설계한다. 예비 마스크의 설계 레이아웃(20)은 웨이브 라인(wave line) 패턴(23, 25)들이 상호 이격되어 배열된 레이아웃으로 설계될 수 있다.
제1스토리지 노드(11)에 해당되는 위치에 제1스토리지 노드(11)을 형상을 제공하기 위한 메인 패턴부(main pattern portion: 23)들을 배치하고, 메인 패턴부(23)들 사이를 이어주는 라인(line)형상의 연결바 패턴부(connecting bar pattern portion: 25)를 배치한다. 메인 패턴부(23)는 제1스토리지 노드(11)의 형상을 제공하는 주된 패턴이므로, 연결바 패턴부(25)에 비해 넓은 선폭(CD: Critical Dimension)을 가지는 패턴으로 설계되고, 연결바 패턴부(25)는 상대적으로 좁은 선폭을 가지는 라인으로 설계될 수 있다. 메인 패턴부(23) 및 연결바 패턴부(25)가 라인의 연장 방향으로 반복 배치되게 설계되므로, 전체적인 형상은 넓은 선폭 부분과 좁은 선폭 부분이 반복된 형상으로 웨이브(wave) 라인 형상의 웨이브 라인 패턴(23, 25)이 설계될 수 있다.
웨이브 라인 패턴(23, 25)의 라인 연장 방향에 수직한 방향, 예컨대 측 방향으로 반복 배치되게 설계될 수 있다. 웨이브 라인 패턴(23, 25)의 설계 레이아웃(20)은 리소그래피 과정(lithography process)에서 노광 광원에 이미지(image)를 제공하는 포토 마스크(photo mask)을 제작하는 데 사용될 수 있으며, 웨이브 라인 패턴(23, 25)은 이미지를 제공하기 위해 하부층(21) 상에 형성되는 이미지 피처(image featrue)로 실제 구현될 수 있다. 포토 마스크가 투명한 기판 상에 크롬(Cr)층과 같은 차광층을 포함하여 구성될 때, 이미지 피처는 크롬층의 패턴으로 이루어질 수 있고, 하부층(21)은 크롬층 패턴에 의해 노출되는 투명한 기판 부분으로 이루어질 수 있다. EUV 마스크의 경우, 이미지 피처는 EUV 흡수층 패턴으로 이루어지고 하부층(21)은 반사 거울층 부분으로 이루어질 수 있다.
웨이브 라인 패턴(23, 25)들 사이 부분은 제2스토리지 노드(도 1의 13)의 제2배열을 형상을 제공하게 설계된다. 웨이브 라인 패턴(23, 25)들의 연결바 패턴부(25)들 사이의 메인 스페이스부(main spacing portion: 27)는 제2스토리지 노드(13)의 형상을 제공하는 공간으로 설계되고, 메인 패턴부(23)들 사이의 바 스페이스부(bar spacing portion: 22)는 상하 방향으로 반복 배치된 메인 스페이스부(27)들 사이를 연결하는 바 형태 또는 라인 형태의 스페이스 부분으로 설계될 수 있다.
제1스토리지 노드(11)와 제2스토리지 노드(13)가 실질적으로 동일한 형상으로 구현되는 것이 유효할 것이므로, 메인 스페이스부(27)는 메인 패턴부(23)와 대등하거나 실질적으로 동일한 형상 레이아웃으로 설계되고, 바 스페이스부(22)는 연결바 패턴부(25)와 대등하거나 실질적으로 동일한 형상 레이아웃으로 설계될 수 있다. 웨이브 라인 패턴(23, 25)의 레이아웃을 따라 반도체 기판 상에 실제 형성될 예비 마스크 패턴의 측벽에 노드 분리 격벽이 스페이서(spacer) 형태로 부착될 것이므로, 노드 분리 격벽의 선폭을 고려하여 바 스페이스부(22)의 수평 방향의 선폭이 연결바 패턴부(25)의 선폭보다 더 크게 설계될 수도 있다. 이 경우 메인 스페이스부(27)의 수평 방향의 선폭 또한 메인 패턴부(23)의 선폭보다 다소 더 크게 설계될 수 있다. 예컨대, 노드 분리 격벽의 선폭의 2배 정도로 바 스페이스부(22)의 선폭이 설정될 수 있고, 연결바 패턴부(25)는 제2스페이스부(22)의 선폭의 1/2배 또는 그 이하로 설정될 수도 있다.
예비 마스크의 설계 레이아웃(20)은 웨이브 라인 패턴(23, 25)을 설계하고 라인 연장 방향에 대해 수직한 방향인 수평 방향으로 웨이브 라인 패턴(23, 25)을 일정 간격 이격시켜 반복 배치함으로써 구현될 수 있다. 이때, 웨이브 라인 패턴(23, 25)은 메인 패턴부(23)와 연결바 패턴부(25)의 선폭이 상호 다르므로, 마치 아령 형상 또는 도그본 형상이 반복된 라인 패턴으로 설정될 수 있다. 이후에, 예비 마스크의 설계 레이아웃(20)을 따르는 이미지 피처를 제공하는 포토 마스크를 제작하고, 포토 마스크를 이용하는 리소그래피 공정으로 예비 마스크를 반도체 기판 상에 형성하는 과정을 수행한다. 메인 패턴부(23)는 도 2에 제시된 바와 같이 십자 형상(cross type)으로 설계될 수 있으며, 메인 패턴부(23)에 의해 반도체 기판 상에 형성될 패턴 형상이 오벌(oval) 형상 또는 마름모 형상 또는 이들 형상에 유사한 환형체(annuli) 형상을 가지게 유도하는 데 유효하다. 그럼에도 불구하고, 메인 패턴부(23)의 형상은 도 3에 제시된 바와 같이 정사각형 또는 라인 연장 방향으로 긴 장방형과 같은 사각 형상(24)으로 설계되거나, 또는 도 4에 제시된 바와 같이 원형(26) 또는 라인 연장 방향으로 긴 타원형으로 설계되거나 또는 도 5에 제시된 바와 같은 마름모(28) 형상으로 설계될 수도 있다.
도 6은 스토리지 노드를 위한 층스택(layered stack)을 형성하는 과정을 보여준다. 도 6은 도 2의 A-A', B-B' 및 C-C' 절단선에 해당되는 단면 형상들을 개략적으로 도시하고 있다. 실리콘(Si) 기판과 같은 반도체 기판(100) 상에 식각 대상층으로 커패시터의 스토리지 노드를 위한 형틀(template) 또는 몰드(mold)를 위한 몰드층(230)을 형성한다. 몰드층(230)은 식각 대상층(etch target layer)으로 형성될 수 있다. 반도체 기판(100)에는 디램(DRAM) 소자와 같은 메모리(memory) 소자의 경우에, 커패시터와 함께 메모리 셀(memory cell)을 구성하는 셀 트랜지스터(cell transistor) 트랜지스터 구조(도시되지 않음)가 형성될 수 있다. 트랜지스터 구조를 덮는 절연층(110)이 반도체 기판(100) 상에 형성되고, 절연층(110)을 관통하여 셀 트랜지스터에 전기적으로 연결되는 연결 콘택(contact: 120)이 형성될 수 있다. 연결 콘택(120)은 도전성 폴리 실리콘층과 같은 도전층을 포함하여 형성될 수 있다. 연결 콘택(120)은 스토리지 노드와 반도체 기판(100)을 전기적 또는 신호적으로 접속하도록 형성될 수 있다.
절연층(110) 상에 연결 콘택(120)을 덮는 몰드층(230: 231, 235)를 형성할 수 있다. 몰드층(230)과 절연층(110)의 계면에 스토리지 노드에 형상을 부여하는 관통홀(through hole)을 형성하는 식각 과정 및 스토리지 노드 형성 후 몰드층(230)을 제거하는 습식 식각을 이용한 제거 과정, 예컨대, 딥 아웃(dip out) 과정에서 식각 종료점 또는 절연층(110)을 보호하는 보호층으로 이용될 식각 정지층(etch stop layer: 210)을 형성할 수 있다. 식각 정지층(210)은 관통홀을 형성하는 식각 과정에서 식각 종료점을 제공하도록, 몰드층(230)을 이루는 실리콘 산화물(SiO2)층과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물(Si3N4)을 포함하여 200Å 내지 1000Å 두께로 형성될 수 있다.
식각 정지층(210) 상에 스토리지 노드에 형상을 부여하기 위한 몰드층(230)을 희생층으로 형성한다. 몰드층(230)은 포스포로스실리케이트글라스(PSG: Phosphorous Silicate Glass)층을 포함하는 제1몰드층(231) 및 플라즈마 개선 테스라에틸올쏘실리케이트(PE-TEOS: Plasma Enhanced TetraEthylOrthoSilicate)층을 포함하는 제2몰드층(235)의 이중층을 포함하여 형성할 수 있다. 제1 및 제2몰드층(231, 235)은 실리콘 산화물층을 기본으로 하지만, 관통홀을 형성하는 식각 과정에서 서로 다른 식각율을 나타낼 수 있는 절연 물질의 층들로 형성될 수 있다. PSG층은 PE-TEOS층에 비해 식각율이 상대적으로 높게 나타날 수 있어, 관통홀의 바닥 부분의 선폭을 확보하는 데 유리할 수 있다. 몰드층(230)은 복합층으로 형성할 수 있지만, 단일층으로도 형성할 수 있다. 몰드층(230)의 전체 두께는 커패시턴스를 고려하여 스토리지 노드의 높이에 의존하는 두께로 설정될 수 있으며, 대략 10000Å 내지 14000Å 정도 두께로 형성될 수 있다.
몰드층(230) 상에 스토리지 노드의 높은 높이 및 높은 종횡비에 의해 스토리지 노드가 공정 중에 쓰러지거나 기울어지는 불량, 예컨대, 리닝(leaning) 현상을 억제하기 위해, 스토리지 노드를 잡아 고정하는 NFC와 같은 부유 고정층(250)을 형성할 수 있다. 부유 고정층(250)은 몰드층(230)을 이루는 절연 물질과 식각 선택비를 가지는 절연층, 예컨대, 실리콘 질화물층을 포함하여 형성할 수 있다. 부유 고정층(250)은 실리콘 질화물(Si3N4)을 포함하여 200Å 내지 1000Å 두께로 형성될 수 있다.
부유 고정층(250) 상에 몰드층(230)을 관통할 관통홀을 형성하는 식각 과정 및 후속 딥 아웃 과정 등에서 부유 고정층(250)이 손상되거나 또는 스토리지 노드의 상단 단부가 손상되는 것을 억제하기 위한 버퍼층(buffer layer: 260)을 형성한다. 버퍼층(260)은 부유 고정층(250)을 보호하는 보호층으로 PE-TEOS층과 같은 실리콘 산화물층을 포함하여 형성될 수 있다.
버퍼층(260) 상에 관통홀을 식각하는 과정에서 실질적으로 식각 마스크(etch mask)로 이용될 메인 마스크층(main mask layer: 310)를 형성한다. 메인 마스크층(310)은 하드 마스크(hard mask)로 형성될 수 있으며, 예컨대, 몰드층(231, 235)와 식각 선택비를 가질 수 있는 실리콘 질화물층을 포함하여 형성할 수 있다. 실리콘 질화물층은 수백 Å 내지 수천 Å 두께 두께로 형성될 수 있다.
메인 마스크층(310) 상에 노드 분리 격벽(node separating wall) 형성을 위한 예비 마스크층(320)을 형성한다. 예비 마스크층(320)은 메인 마스크층(310)과 식각 선택비를 가질 수 있는 희생층으로 형성될 수 있다. 예컨대, 스핀 온 카본층(SOC: Spin On Carbon layer)를 코팅(coating)하여 형성할 수 있다. SOC층은 수백 Å 내지 수천 Å 두께로 형성될 수 있다. SOC층 상에 후속 포토레지스트 패턴과 카본층 간의 분리를 도모하고, 리소그래피 노광 과정에서의 난반사를 방지하기 위한 반사방지층으로서 보호층을 더 형성할 수 있다. SOC층 상에 실리콘산질화물층(SiON)과 같은 보호층을 더 형성할 수 있다.
도 7은 예비 마스크층(320)을 식각하기 위한 레지스트 패턴(400)을 형성하는 과정을 보여준다. 예비 마스크층(320) 상에 도 2의 예비 마스크의 설계 레이아웃(20)을 패턴 전사한 레지스트 패턴(400)을 형성한다. 예컨대, 예비 마스크층(320) 상에 포토 레지스트(photo resist)층을 형성하고, 포토 레지스트층에 리소그래피 과정의 노광 및 현상을 수행하여 레지스트 패턴(400)을 형성한다. 레지스트 패턴(400)은 도 2의 예비 마스크의 설계 레이아웃(20)을 따르는 형상으로 노광 패터닝될 수 있다. 도 2의 예비 마스크의 설계 레이아웃(20)을 이용하여 포토 마스크를 제작하고, 포토 마스크를 이용한 노광 과정을 포토 레지스트층에 수행하여 설계 레이아웃(20)의 패턴 이미지를 포토 레지스트층에 패턴 전사한다.
패턴 전사에 의해서 레지스트 패턴(400)은, 설계 레이아웃(20)의 메인 패턴부(23)의 형상을 따라 예비 마스크층(320)을 덮는 마스킹부(masking portion)로 패터닝된 레지스트 패턴 메인 패턴부(423), 설계 레이아웃(20)의 메인 스페이스부(27)의 형상을 따르는 레지스트 패턴 메인 스페이스부(427), 설계 레이아웃(20)의 연결바 패턴부(25)의 형상을 따르는 레지스트 패턴 연결바 패턴부(425) 및 설계 레이아웃(20)의 바 스페이스부(423)의 형상을 따르는 레지스트 패턴 바 스페이스부(422)를 제공하는 패턴으로 패터닝될 수 있다.
도 8 및 도 9는 각각 예비 마스크 패턴(321)을 형성하는 과정을 보여주는 단면도 및 평면도이다. 레지스트 패턴(400)에 의해 노출된 예비 마스크층(320) 부분을 선택적으로 식각 제거하여 예비 마스크 패턴(321)을 형성한다. 예비 마스크 패턴(321)은 레지스트 패턴(400)의 형상을 따라 형성되며, 레지스트 패턴 메인 패턴부(423)의 형상을 따르는 예비 마스크 패턴 메인 패턴부(323), 레지스트 패턴 메인 스페이스부(427)의 형상을 따르는 예비 마스크 패턴 메인 스페이스부(327), 레지스트 패턴 연결바 패턴부(425)의 형상을 따르는 예비 마스크 패턴 연결바 패턴부(325) 및 레지스트 패턴 바 스페이스부(422)의 형상을 따르는 예비 마스크 패턴 바 스페이스부(322)를 제공하도록 도 9에 제시된 평면 형상과 같은 패턴 형상으로 패터닝될 수 있다.
도 2의 예비 마스크의 설계 레이아웃(20)이 예비 마스크 패턴(321)으로 패턴 전사되는 노광 및 식각 과정에서, 패턴의 가장자리(edge) 부분은 광근접 효과(OPE) 및 식각 과정에 의해 트리밍(trimming)될 수 있어, 예비 마스크 패턴 메인 패턴부(323) 또는 메인 스페이스부(327)는 마름모 형태로 패터닝될 수 있다. 예비 마스크의 설계 레이아웃(20)의 메인 패턴부(도 2의 23)는 십자 형상으로 설계될 수 있지만, 노광 및 식각 과정에서 패턴 가장자리 부분이 트리밍되어, 예비 마스크 패턴 메인 패턴부(323) 또는 메인 스페이스부(327)는 마름모 형상을 가지게 유도될 수 있다.
예비 마스크의 설계 레이아웃(20)의 연결바 패턴부(도 2의 25)가 메인 패턴부(도 2의 23)의 상하측에 연장되게 설계되고 있으므로, 연결바 패턴부(25)가 메인 패턴부(23)의 노광 이미지(image)에 영향을 미치고 또한, 식각 과정에서 영향을 미쳐 예비 마스크 패턴 메인 패턴부(323) 또는 메인 스페이스부(327)는 좌우 폭 보다 상하 폭이 상대적으로 더 큰 상하로 늘어진 마름모 형상으로 패터닝될 수 있다. 트리밍되는 정도가 더 심화될 경우 마름모 형상이 오벌(oval)한 형상으로 유도될 수도 있다. 도 3 내지 도 5에 제시된 바와 같이 메인 패턴부(23)의 변형된 형상들(24, 26, 28)은 다소 간의 차이가 있으나 마름모 형상 또는 오벌 형상으로 예비 마스크 패턴 메인 패턴부(323)를 제공할 수 있다.
도 10은 노드 분리 격벽층(500)을 형성하는 과정을 보여준다. 예비 마스크 패턴(321)을 덮는 노드 분리 격벽층(500)을 형성한다. 노드 분리 격벽층(500)은 예비 마스크 패턴(321) 및 하부의 메인 마스크층(310)과 식각 선택비를 가질 수 있는 물질, 예컨대, 실리콘 산화물과 같은 절연 물질을 포함하여 형성할 수 있다. 노드 분리 격벽층(500)은 극저온산화물(ULTO: Ultra-Low Temperature Oxide)을 포함하여 형성될 수 있다. 예비 마스크 패턴(321)의 연결바 패턴부(325)는 대략 수십Å 내지 수백Å의 매우 좁은 선폭을 가지게 설계되며, 바 스페이스부(322) 또한 수십Å 내지 수백Å의 매우 좁은 선폭을 가지게 설계된다. 극저온산화물층은 예비 마스크 패턴(321)의 바 스페이스부(322)와 같은 좁은 선폭의 갭(gap) 부분을 유효하게 채울 수 있는 채움 특성을 나타낼 수 있어, 노드 분리 격벽층(500)을 형성하는 데 유효하게 이용될 수 있다.
도 11 및 도 12는 각각 노드 분리 격벽(510)을 패터닝하는 과정을 보여주는 단면도 및 평면도이다. 노드 분리 격벽층(500)을 에치백(etch back) 또는 이방성 식각하여, 예비 마스크 패턴(321)의 측벽에 스페이서(spacer) 형태로 노드 분리 격벽(510)을 패터닝한다. 에치백 또는 이방성 식각에 의해서 노드 분리 격벽층(500)의 예비 마스크 패턴(321)의 상측 표면을 덮는 부분 및 메인 마스크층(310)을 덮는 부분이 제거되어, 예비 마스크 패턴(321)의 상측 표면 및 메인 마스크층(310)의 상측 표면을 노출하는 노드 분리 격벽(510)이 패터닝된다. 예비 마스크 패턴(321)의 바 스페이스부(322)를 채우는 노드 분리 격벽(510)의 제1부분(522)은, 바 스페이스부(322)에 의해 연결되어 있던 두 메인 스페이스부(327)들을 분리하게 잔존한다. 또한, 예비 마스크 패턴(321)의 연결바 패턴부(325)의 양 측벽에 위치하는 노드 분리 격벽(510)의 제2부분(525)는 후속 과정에서 연결바 패턴부(325)가 잔존할 수 있는 기하학적 구조, 예컨대 연결바 패턴부(325)가 제2부분(525)들에 의해 샌드위치(sandwitch)된 구조를 제공한다.
도 13 및 도 14는 각각 예비 마스크 패턴(321)을 제거하는 과정을 보여주는 단면도 및 평면도이다. 노드 분리 격벽(510)을 식각 마스크로 이용하여 예비 마스크 패턴(321)을 선택적으로 제거한다. 예비 마스크 패턴(321)이 스핀온카본층과 같은 카본층으로 이루어진 겨우, 산소 플라즈마(O2 plasma)를 이용한 식각 과정으로 예비 마스크 패턴(321)을 제거하는 과정을 수행할 수 있다. 이때, 노드 분리 격벽(510)의 제2부분(525)들 사이에 샌드위치되어 있는 연결바 패턴부(325)는, 제2부분(525)들 사이에 잔류될 수 있다. 연결바 패턴부(325)가 매우 좁은 수십Å 내지 수백Å 선폭을 가지게 설계되어 있으므로, 양 측벽의 제2부분(525)들에 의해 제공되는 모세관 구조에 의해 모세관 현상이 유발되어, 연결바 패턴부(325)가 식각제(etchant)에 의해 제거되지 못하고 잔류할 수 있다.
잔류된 연결바 패턴부(325)와 노드 분리 격벽의 제2부분(525)들은, 예비 마스크 패턴(321)의 메인 패턴부(323)들의 제거에 의해서 열리는 공간인 추가 스페이스부(324)들을 분리하는 역할을 한다. 잔류하는 연결바 패턴부(325)들과 함께 노드 분리 격벽(510)은 추가 스페이스부(324) 및 메인 스페이스부(327)들 각각이 독립된 홀(hole) 형상을 제공하게 유도한다. 추가 스페이스부(324) 및 메인 스페이스부(327)들 각각이 제공하는 홀들은 실질적으로 노드 분리 격벽(510)에 의해 노드 분리되고 있으므로, 반도체 기판 상에 제한된 면적 내에 홀들의 유효하게 밀집되게 배치될 수 있고 이에 따라 홀의 면적은 유효하게 증가될 수 있다.
도 15는 노드 분리 격벽(510)을 이용하여 메인 마스크 패턴(311)을 패터닝하는 과정을 보여준다. 노드 분리 격벽(510)에 의해 노출된 메인 마스크층(도 13의 310) 부분을 선택적으로 제거하는 식각 과정을 수행하여, 노드 분리 격벽(510)의 형상을 따르는 메인 마스크 패턴(311)을 패터닝한다. 노드 분리 격벽(510)은 잔류된 연결바 패턴부(325)와 함께 배리어(barrier)로 메인 마스크 패턴(311)의 식각 과정에 이용된다.
도 16 및 도 17은 몰드층(230)을 관통하는 관통홀(233)들을 형성하는 과정을 보여주는 단면도 및 평면도이다. 메인 마스크 패턴(311)을 배리어로 이용하여 하부의 버퍼층(260)의 노출된 부분을 식각 제거하고, 이어 노출되는 부유 고정층(250) 부분을 식각 제거한다. 메인 마스크 패턴(311)을 배리어로 이용하여 노출되는 몰드층(230) 부분을 선택적으로 식각 제거하여 몰드층(230)을 관통하는 관통홀(233)을 형성한다. 이때, 관통홀(233)을 형성하는 식각 과정은 식각 정지층(210)을 식각 종료점으로 이용하여 수행될 수 있다. 관통홀(233)에 의해 노출된 식각 정지층(210) 부분을 선택적으로 제거하여, 하부의 연결 콘택(120)을 바닥 부분에 열도록 연결 콘택(120)에 정렬된 관통홀(233)들을 형성한다.
도 18은 스토리지 노드층(600)을 형성하는 과정을 보여준다. 메인 마스크 패턴(도 16의 311)을 선택적으로 제거하고, 관통홀(233)의 프로파일(profile)을 따르는 도전층, 예컨대, 티타늄 질화물(TiN)과 같은 금속층을 증착하여 실린더(cylinder) 형상을 가지는 스토리지 노드층(600)을 형성한다. 스토리지 노드층(600)은 커패시터의 스토리지 노드의 표면적을 확대시키기 위해서 실린더 형상을 가지게 형성할 수 있으나, 경우에 따라 콘택홀(233)을 채우는 필라(pilla) 형상을 가지게 형성될 수도 있다. 또한, 커패시터의 스토리지 노드가 PCRAM이나 ReRAM의 저항 소자의 하부 노드를 형성할 경우, 필라 형상의 노드를 제공하도록 스토리지 노드층(600)이 증착될 수도 있다.
도 19는 관통홀(233) 내부의 스토리지 노드층(600) 부분을 보호하는 보호층(610)을 형성하는 과정을 보여준다. 스토리지 노드층(600)을 노드 분리하는 후속 과정에서, 관통홀(233) 내측에 위치하는 스토리지 노드층(600) 부분을 보호하기 위해서, 관통홀(233) 내의 스토리지 노드층(600) 부분이 이루는 오목한 홈 형상을 채우는 보호층(610)을 형성한다. 스토리지 노드층(600)을 덮는 희생층으로 스핀온카본(SOC)층을 코팅(coating)하여, SOC층이 관통홀(233) 내부의 스토리지 노드층(600) 부분을 덮고, 버퍼층(260) 또는 부유 고정층(250) 상측으로 연장된 스토리지 노드층(600)의 다른 부분을 노출하도록 한다. SOC층 코팅 후 버퍼층(260)을 덮는 스토리지 노드층(600) 부분이 노출되도록 에치백 과정을 추가로 수행할 수 있다.
도 20 및 도 21은 각각 스토리지 노드(601)들로 노드 분리하는 과정을 보여주는 단면도 및 평면도이다. 보호층(도 19의 610)에 의해 노출된 스토리지 노드층(도 19의 600)의 노출 부분을 선택적으로 식각 제거하여 노드 분리한다. 이러한 노드 분리는 에치백 과정이나 CMP(Chemical Mechanical Polishing)과 같은 평탄화 과정으로 수행될 수 있다. 노드 분리 과정에서 관통홀(233) 내측에 위치하는 스토리지 노드층(600) 부분을 보호하고 있던 보호층(610)을 제거한다.
도 22는 부유 고정층(250)을 패터닝하기 위한 식각 마스크를 제공하는 층(700)을 형성하는 과정을 보여준다. 부유 고정층(250)에 하부의 몰드층(230)을 노출하는 윈도(window)를 형성하기 위해서, 부유 고정층(250)의 일부를 노출하는 부유 고정층 식각 마스크가 요구될 수 있다. 이러한 식각 마스크를 형성하기 위한 식각 마스크층(700)을 스토리지 노드(601)을 덮도록 형성한다. 식각 마스크층(700)은 몰드층(230)을 딥 아웃(dip out)으로 제거할 때 제거되도록 몰드층(230)을 이루는 절연 물질, 예컨대, 실리콘 산화물층을 포함하여 형성될 수 있다.
도 23 및 도 24는 각각 식각 마스크층(700) 상에 부유 고정층 마스크(710)을 형성하는 과정을 보여주는 단면도 및 평면도이다. 식각 마스크층(700) 상에 부유 고정층(250)에 형성될 윈도가 위치할 부분에 제1윈도(711)를 열어주는 부유 고정층 마스크(710)을 형성한다. 부유 고정층 마스크(710)는 포토레지스트층을 도포하고, 노광 및 현상하는 리소그래피 과정으로 형성된 포토레지스트 패턴을 포함하여 형성될 수 있다. 제1윈도(711)는 부유 고정층(250)의 일부를 열어줄 위치에 위치하게 설계될 수 있다.
제1윈도(711)에 열린 식각 마스크층(700) 부분을 선택적으로 제거하는 식각 과정을 수행한다. 식각이 진행되며 노출된 버퍼층(260) 부분 또한 식각 제거하여 하부의 부유 고정층(250)의 일부를 노출한다. 이후에, 식각 마스크층(700)을 배리어로 이용하여 제1윈도(711)에 중첩되어 식각의 진행에 따라 노출된 부유 고정층(250) 부분을 선택적으로 식각 제거한다. 이에 따라, 도 25에 제시된 바와 같이 하부의 몰드층(230) 부분을 노출하는 제2윈도(251)가 유도된다.
도 25 및 도 26은 각각 몰드층(도 23의 230)을 딥 아웃으로 제거하는 과정을 보여주는 단면도 및 평면도이다. 부유 고정층(250)의 제2윈도(251)를 통해 몰드층(230)을 선택적으로 제거하는 딥 아웃 과정을 습식 식각으로 수행한다. 이때, 잔류하는 식각 마스크층(도 24의 700) 또한 몰드층(230) 제거시 함께 제거되어, 부유 고정층(250)에 의해 고정되고 있는 스토리지 노드(601)의 외측 측벽 표면이 노출될 수 있다. 하부의 절연층(110)은 식각 정지층(210))에 의해 제2딥 아웃에 사용되는 습식 식각액으로부터 보호될 수 있어, 침식 등의 불량이 유발되는 것이 유효하게 억제될 수 있다.
도 27은 스토리지 노드(601)의 노출된 표면을 덮는 커패시터의 유전층(620) 및 플레이트 노드(plate node: 630)을 형성하는 과정을 보여준다. 커패시터 유전층(620)은 고유전율 상수(k)를 가지는 고유전 물질층, 예컨대, 지르코늄 산화물(ZrO2)층을 포함하여 형성될 수 있고, 또한, 알루미늄 산화물(Al2O3) 또는 탄탈륨 산화물(Ta2O5) 등을 포함하거나 이들의 복합층을 포함하여 형성될 수 있다. 커패시터 유전층(620) 상에 커패시터의 플레이트 노드(630)을 형성하여 셀 커패시터들을 구성한다. 플레이트 노드(630)는 TiN층을 포함하여 형성될 수 있고, 또한, TaN, ZrN, WN, Ru, RuO2, Ir, IrO2, Pt, Ru 및 RuO2의 이중층 Ir 및 IrO2의 이중층, SrRuO3층과 같은 금속층 또는 금속 질화물층, 금속 산화물층 또는 이들의 복합층을 포함하여 형성될 수 있다.
스토리지 노드(601)와 같은 노드 배열이 노드 분리 격벽(도 10의 510)에 자기 정렬되게 패터닝될 수 있다. 노드 분리 격벽(510)에 의해 실질적으로 스토리지 노드(601)가 이웃하는 다른 스토리지 노드(601)와 실질적으로 분리되므로, 스토리지 노드(601)와 스토리지 노드(601) 사이의 이격 간격은 보다 짧은 거리로 유도될 수 있다. 따라서, 반도체 기판(100)의 제한된 면적 상에 배열되는 스토리지 노드(601)들 개개가 차지하는 면적은 보다 넓게 확보될 수 있다. 이에 따라, 스토리지 노드(601)의 바닥 면적 대비 높이의 종횡비를 상대적으로 낮출 수 있어 리닝 현상을 유효하게 억제할 수 있다. 또한, 스토리지 노드(601)의 바닥 면적의 증가에 따른 커패시턴스의 추가적인 확보를 유도할 수 있다. 스토리지 노드(601)와 하부의 연결 콘택(120)의 접촉 면적의 증가시켜 저항 개선에 의한 반도체 소자의 특성 향상을 유도할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
23, 25: 웨이브 라인 패턴, 510: 노드 분리 격벽,
601: 스토리지 노드.

Claims (20)

  1. 반도체 기판 상에 식각 대상층을 형성하는 단계;
    상기 식각 대상층 상에 메인 패턴부(main pattern portion)들 사이를 연결하는 연결바 패턴부(connecting bar pattern portion)들을 포함하는 웨이브 라인 패턴(wave line pattern)들이 나란히 배치된 레이아웃(layout)을 따르는 예비 마스크 패턴(mask pattern)을 형성하는 단계;
    상기 예비 마스크 패턴의 측벽에 부착되어 상기 연결바 패턴부 양측에 각각 위치하는 메인 스페이스부(main space portion)들의 배열을 제공하는 노드 분리 격벽(node separation wall)을 형성하는 단계;
    상기 메인 패턴부들을 제거하여 상기 노드 분리 격벽에 의해 상기 메인 스페이스부들과 격리되는 추가 스페이스부들(additional space portion)의 배열을 제공하는 단계;
    상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 식각 대상층을 관통하는 관통홀들의 배열을 형성하는 식각 단계; 및
    상기 관통홀들 각각에 위치하는 노드(node)들의 배열을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 연결바 패턴부는
    상기 메인 패턴부의 선폭 보다 좁은 선폭을 가지는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 웨이브 라인 패턴(wave line pattern)은
    상기 메인 패턴부와 이웃하는 다른 웨이브 라인 패턴의 메인 패턴부 사이에 상기 메인 스페이스부의 선폭 보다 좁은 선폭으로 바 스페이스부(bar space portion)가 제공되도록 상기 다른 웨이브 라인 패턴에 이격되어 배치되는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 노드 분리 격벽(node separation wall)은
    상기 바 스페이스부를 채워 이웃하는 두 상기 메인 스페이스부들을 상호 격리하는 반도체 소자 제조 방법.
  5. 제3항에 있어서,
    상기 노드 분리 격벽(node separation wall)은
    상기 바 스페이스부를 채우도록 상기 바 스페이스부의 선폭 크기의 1/2배 보다 넓은 선폭을 가지게 형성되는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 메인 패턴부는
    사각형, 마름모, 원형, 타원형, 장방형 또는 십자형 도형을 포함하도록 설계되는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 메인 패턴부들을 제거하는 단계는
    상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 예비 마스크 패턴을 식각하는 단계를 포함하고,
    상기 연결바 패턴부는 상기 노드 분리 격벽에 샌드위치(sandwitch)되어 이웃하는 두 개의 상기 추가 스페이스부들을 상호 격리하도록 잔류하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 예비 마스크 패턴을 형성하는 단계 이전에
    상기 예비 마스크 패턴과 상기 식각 대상층 사이에 상기 노드 분리 격벽과 식각 선택비를 가지는 메인 마스크(main mask)층을 형성하는 단계; 및
    상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 메인 마스크층을 식각하여 상기 노드 분리 격벽의 레이아웃을 따르는 메인 마스크를 형성하는 단계를 더 포함하고,
    상기 식각 단계는 상기 메인 마스크를 배리어로 이용하여 수행되는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 메인 마스크는
    실리콘 질화물층을 포함하여 형성되고,
    상기 노드 분리 격벽은 극저온 산화물(ULTO)층을 포함하여 형성되고,
    상기 예비 마스크 패턴은 스핀온카본(SOC)층을 포함하여 형성되는 반도체 소자 제조 방법.
  10. 제1항에 있어서,
    상기 관통홀은
    상기 연결바 패턴부에 의해 영향을 받아 마름모 또는 타원 형상을 가지게 형성되는 반도체 소자 제조 방법.
  11. 제1항에 있어서,
    상기 노드(node)는
    상기 관통홀의 프로파일(profile)을 따르는 실린더(cylinder) 형상 또는 필라(pilla) 형상으로 형성되는 반도체 소자 제조 방법.
  12. 반도체 기판 상에 식각 대상층을 형성하는 단계;
    상기 식각 대상층 상에 메인 패턴부(main pattern portion)들 사이를 연결하는 연결바 패턴부(connecting bar pattern portion)들을 포함하는 웨이브 라인 패턴(wave line pattern)들이 나란히 배치된 레이아웃(layout)을 따르는 예비 마스크 패턴(mask pattern)을 형성하는 단계;
    상기 예비 마스크 패턴의 측벽에 부착되어 상기 연결바 패턴부 양측에 각각 위치하는 메인 스페이스부(main space portion)들의 배열을 제공하는 노드 분리 격벽(node separation wall)을 형성하는 단계;
    상기 메인 패턴부들을 제거하여 상기 노드 분리 격벽에 의해 상기 메인 스페이스부들과 격리되는 추가 스페이스부들(additional space portion)의 배열을 제공하는 단계;
    상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 식각 대상층을 관통하는 관통홀들을 배열을 형성하는 식각 단계;
    상기 관통홀의 프로파일(profile)을 따르는 커패시터의 스토리지 노드(storage node of capacitor)들의 배열을 형성하는 단계;
    상기 식각 대상층을 선택적으로 제거하는 단계; 및
    상기 스토리지 노드를 덮는 유전층 및 플레이트 노드(plate node)를 형성하여 커패시터들을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  13. 제12항에 있어서,
    상기 예비 마스크 패턴(mask pattern)을 형성하는 단계는
    상기 식각 대상층 상에 예비 마스크층을 형성하는 단계;
    상기 연결바 패턴부의 선폭이 상기 메인 패턴부의 선폭 보다 좁게 상기 웨이브 라인 패턴을 설계(design)하는 단계;
    상기 웨이브 라인 패턴의 상기 메인 패턴부와 이웃하는 다른 웨이브 라인 패턴의 메인 패턴부 사이의 이격 부분이 상기 메인 스페이스부의 선폭 보다 좁은 선폭으로 바 스페이스부(bar space portion)를 제공되도록 상기 웨이브 라인 패턴들을 반복 배치한 레이아웃을 얻는 단계; 및
    상기 웨이브 라인 패턴들의 레이아웃을 리소그래피(lithography) 과정으로 상기 예비 마스크층에 패턴 전사하는 단계를 포함하는 반도체 소자 제조 방법.
  14. 제13항에 있어서,
    상기 노드 분리 격벽(node separation wall)은
    상기 바 스페이스부를 채워 이웃하는 두 상기 메인 스페이스부들을 상호 격리하는 반도체 소자 제조 방법.
  15. 제12항에 있어서,
    상기 메인 패턴부들을 제거하는 단계는
    상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 예비 마스크 패턴을 식각하는 단계를 포함하고,
    상기 연결바 패턴부는 상기 노드 분리 격벽에 샌드위치(sandwitch)되어 이웃하는 두 개의 상기 추가 스페이스부들을 상호 격리하도록 잔류하는 반도체 소자 제조 방법.
  16. 제12항에 있어서,
    상기 예비 마스크 패턴을 형성하는 단계 이전에
    상기 예비 마스크 패턴과 상기 식각 대상층 사이에 상기 노드 분리 격벽과 식각 선택비를 가지는 메인 마스크(main mask)층을 형성하는 단계; 및
    상기 노드 분리 격벽을 배리어(barrier)로 이용하여 상기 메인 마스크층을 식각하여 상기 노드 분리 격벽의 레이아웃을 따르는 메인 마스크를 형성하는 단계를 더 포함하고,
    상기 식각 단계는 상기 메인 마스크를 배리어로 이용하여 수행되는 반도체 소자 제조 방법.
  17. 제12항에 있어서,
    상기 예비 마스크 패턴을 형성하는 단계 이전에
    상기 식각 대상층과 상기 예비 마스크 패턴 사이에 상기 스토리지 노드를 잡아 고정할 부유 고정층을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  18. 제17항에 있어서,
    상기 식각 대상층을 선택적으로 제거하는 단계는
    상기 부유 고정층의 일부를 선택적으로 제거하여 하부의 상기 식각 대상층의 일부를 노출하는 윈도(window)를 형성하는 단계; 및
    상기 윈도를 통해 상기 식각 대상층을 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  19. 제17항에 있어서,
    상기 윈도(window)를 형성하는 단계는
    상기 스토리지 노드들을 덮어 보호하는 식각 마스크층을 형성하는 단계;
    상기 식각 마스크층 상에 상기 윈도에 중첩되는 부분을 열어주는 부유 고정층 마스크를 형성하는 단계; 및
    상기 부유 고정층 마스크를 배리어로 이용하여 상기 식각 마스크층 부분 및 하부의 상기 부유 고정층 부분을 선택적으로 식각 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  20. 제12항에 있어서,
    상기 스토리지 노드들을 형성하는 단계는
    상기 관통홀의 프로파일(profile)을 따르는 스토리지 노드층을 증착하는 단계;
    상기 관통홀 내의 상기 스토리지 노드층 부분을 덮어 보호하고 상기 식각 대상층을 덮는 상기 스토리지 노드층 부분을 노출하는 보호층을 형성하는 단계; 및
    상기 스토리지 노드층의 상기 보호층에 노출된 부분을 제거하는 단계를 포함하는 반도체 소자 제조 방법.

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