KR102618460B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

패키지 기판, 상기 패키지 기판 상에 실장되는 제 1 인터포저 기판, 및 상기 제 1 인터포저 기판 상에 배치되는 제 1 반도체 칩을 포함하는 반도체 패캐지를 제공하되, 상기 제 1 인터포저 기판은 제 1 베이스층, 상기 제 1 베이스층 상에 배치되는 제 2 베이스층, 상기 제 1 베이스층과 상기 제 2 베이스층 내에 제공되는 회로 패턴들, 및 상기 제 1 베이스층 내에 내장되어, 상기 회로 패턴들 중 적어도 하나와 연결되는 집적 소자를 포함하고, 상기 제 1 베이스층의 상면과 상기 제 2 베이스층의 하면은 서로 접할 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 상세하게는 인터포저 기판을 포함하는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다. 복수의 반도체 패키지를 하나의 최종 패키지로 형성하는 경우, 반도체 패키지들 사이에 이들의 전기적 연결을 위한 인터포저가 제공될 수 있다. 인터포저는 반도체 패키지들 간의 연결을 용이하게 하고, 반도체 패키지들의 배선 자유도를 향상시킬 수 있다.
본 발명이 해결하고자 하는 과제는 대면적으로 제공되는 인터포저 기판 및 이를 포함하는 반도체 패키지와 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 소자들의 집적성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 전기적 특성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 실장되는 제 1 인터포저 기판, 및 상기 제 1 인터포저 기판 상에 배치되는 제 1 반도체 칩을 포함할 수 있다. 상기 제 1 인터포저 기판은 제 1 베이스층, 상기 제 1 베이스층 상에 배치되는 제 2 베이스층, 상기 제 1 베이스층과 상기 제 2 베이스층 내에 제공되는 회로 패턴들, 및 상기 제 1 베이스층 내에 내장되어, 상기 회로 패턴들 중 적어도 하나와 연결되는 집적 소자를 포함할 수 있다. 상기 제 1 베이스층의 상면과 상기 제 2 베이스층의 하면은 서로 접할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고, 배선 패턴을 포함하는 제 1 실리콘 인터포저, 상기 제 1 실리콘 인터포저 상에 배치되고, 관통 전극을 포함하는 제 2 실리콘 인터포저, 및 상기 제 2 실리콘 인터포저 상에 실장되는 적어도 하나의 반도체 칩을 포함할 수 있다. 상기 제 1 실리콘 인터포저 및 상기 제 2 실리콘 인터포저는 상기 배선 패턴 및 상기 관통 전극이 연결되도록 접할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 베이스층 내에 제공되는 배선 패턴을 갖는 제 1 서브 인터포저 기판을 제공하는 것, 제 2 베이스층에 관통 전극을 형성하여 제 2 서브 인터포저 기판을 형성하는 것, 상기 제 1 베이스층과 상기 제 2 베이스층이 접하도록 상기 제 1 서브 인터포저 기판 상에 상기 제 2 서브 인터포저 기판을 배치하는 것, 상기 제 2 서브 인터포저 기판 상에 반도체 칩을 실장하는 것, 및 상기 제 1 서브 인터포저 기판을 패키지 기판 상에 실장하는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 실장되는 제 1 인터포저 기판, 상기 제 1 인터포저 기판은 서로 접하는 제 1 서브 인터포저 기판 및 제 2 서브 인터포저 기판을 포함하고, 및 상기 제 1 인터포저 기판 상에 실장되는 반도체 칩을 포함할 수 있다. 상기 제 1 서브 인터포저 기판은 그의 내부에 배선 패턴을 포함할 수 있다. 상기 제 2 서브 인터포저 기판은 그를 수직으로 관통하고, 상기 배선 패턴과 접하는 관통 전극을 포함할 수 있다. 상기 제 1 서브 인터포저 기판과 상기 제 2 서브 인터포저 기판의 경계 상에서, 상기 배선 패턴 및 상기 관통 전극은 동일한 물질로 이루어진 일체를 구성할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 배선 및 관통 전극들의 폭을 얇게 형성할 수 있으며, 이에 따라 반도체 패키지가 소형화될 수 있다. 더하여, 얇은 두께의 제 1 서브 인터포저 기판 및 제 2 서브 인터포저 기판을 접합하여 두꺼운 하나의 제 1 인터포저 기판을 형성할 수 있으며, 이에 따라, 제 1 인터포저 기판의 구조적 내구성이 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제 1 인터포저 기판의 내부에 집적 소자가 제공될 수 있으며, 고성능화된 제 1 인터포저 기판이 제공될 수 있다. 또한, 패키지 기판 또는 제 1 인터포저 기판 상에 소자를 실장하기 위한 별도의 공간이 필요하지 않기 때문에, 반도체 패키지의 소형화에 유리할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 반도체 패키지 내에 많은 배선이 제공되어도, 상기 배선들을 재배선하기 재배선이 용이할 수 있으며, 반도체 패키지의 성능이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2a 및 도 2b는 본 발명의 제 1 인터포저 기판을 설명하기 위한 확대도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명의 제 1 인터포저 기판을 설명하기 위한 확대도이다.
도 5은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 본 발명의 제 1 인터포저 기판을 설명하기 위한 확대도이다.
도 7 내지 도 16은 본 발명의 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 17 및 도 18은 본 발명의 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다. 도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2a 및 도 2b는 본 발명의 제 1 인터포저 기판을 설명하기 위한 확대도들로, 도 1의 A 영역에 해당한다. 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 4는 본 발명의 제 1 인터포저 기판을 설명하기 위한 확대도로, 도 3의 B 영역에 해당한다.
도 1을 참조하여, 반도체 패키지(10)는 패키지 기판(100), 패키지 기판(100) 상에 실장되는 제 1 인터포저 기판(200), 제 1 인터포저 기판(200) 상의 제 2 인터포저 기판들(300), 및 제 2 인터포저 기판들(300) 상에 실장되는 적어도 하나의 반도체 칩(400/500)을 포함할 수 있다.
패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다. 또는, 패키지 기판(100)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 패키지 기판(100)은 그의 상면(100a) 상에 배치되는 기판 패드들(미도시)을 가질 수 있다.
외부 단자들(105)은 패키지 기판(100)의 아래에 배치될 수 있다. 상세하게는, 외부 단자들(105)은 패키지 기판(100)의 하면(100b) 상에 배치되는 단자 패드들(미도시) 상에 배치될 수 있다. 외부 단자들(105)은 솔더 볼들 또는 솔더 범프를 포함할 수 있고, 외부 단자들(105)의 종류에 따라 반도체 패키지(10)는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
패키지 기판(100) 상에 제 1 인터포저 기판(200)이 제공될 수 있다. 제 1 인터포저 기판(200)은 패키지 기판(100)의 상면(100a) 상에 실장될 수 있다. 예를 들어, 제 1 인터포저 기판(200)은 제 1 연결 단자들(205)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 이하, 제 1 인터포저 기판(200)의 구성에 대하여 상세히 설명한다.
도 1 및 도 2a를 참조하여, 제 1 인터포저 기판(200)은 상호 적층되는 제 1 서브 인터포저 기판(210)과 제 2 서브 인터포저 기판(220), 제 1 서브 인터포저 기판(210)과 제 2 서브 인터포저 기판(220) 내에서 전기적 회로를 구성하는 회로 패턴들, 및 집적 소자(230)를 포함할 수 있다. 회로 패턴들은 제 1 서브 인터포저 기판(210)에 제공되는 제 1 배선 패턴(218), 및 제 2 서브 인터포저 기판(220)에 제공되는 제 2 배선 패턴(224)을 포함할 수 있다. 집적 소자(230)는 제 1 서브 인터포저 기판(210)에 제공될 수 있다.
패키지 기판(100) 상에 제 1 서브 인터포저 기판(210)이 제공될 수 있다. 제 1 서브 인터포저 기판(210)은 제 1 베이스층(212), 제 1 배선 패턴(218) 및 집적 소자(230)를 포함할 수 있다.
제 1 베이스층(212)은 실리콘(Si)을 포함할 수 있다. 제 1 베이스층(212)이 열전도율이 높은 실리콘(Si)을 포함함에 따라, 후술되는 상기 적어도 하나의 반도체 칩(400/500)으로부터 발생되는 열이 제 1 인터포저 기판(200)을 통해 방출되기 용이할 수 있다. 더하여, 제 1 베이스층(212)이 경도가 높은 실리콘(Si)을 포함함에 따라, 제 1 인터포저 기판(200)은 제조 공정 시 인가되는 열 또는 반도체 패키지(10)의 구동 시 발생하는 열에 의한 휘어짐(warpage)이 적을 수 있다.
제 1 배선 패턴(218)은 제 1 베이스층(212) 내에 제공될 수 있다. 제 1 배선 패턴(218)은 후술되는 상기 적어도 하나의 반도체 칩(400/500)의 재배선을 위한 패턴일 수 있다. 예를 들어, 제 1 배선 패턴(218)의 일부는 패키지 기판(100)의 상면(100a)과 평행한 방향으로 연장되는 회로 배선(214), 및 제 1 베이스층(212)을 수직으로 관통하는 제 1 관통 전극들(216)을 포함할 수 있다. 제 1 배선 패턴(218)의 다른 일부는 제 1 베이스층(212)의 하면(212a) 상으로 노출되는 제 1 패드들(214a), 및 제 1 베이스층(212)의 상면(212b) 상으로 노출되는 제 2 패드들(214b)을 구성할 수 있다. 제 1 패드들(214a) 및 제 2 패드들(214b)은 회로 배선(214) 및 제 1 관통 전극들(216)에 의해 전기적으로 연결되며, 회로 배선(214) 및 제 1 관통 전극들(216)과 함께 재배선 회로를 구성할 수 있다. 이때, 제 1 관통 전극들(216)의 폭(W1)은 제 1 베이스층(212)의 두께(T1)의 1/10보다 클 수 있다. 즉, 제 1 관통 전극들(216)의 종횡비(aspect ratio)는 0.1 이상일 수 있다. 제 1 배선 패턴(218)은 금속과 같은 도전 물질을 포함할 수 있다.
제 1 베이스층(212)의 하면(212a) 상에 제 1 연결 단자들(205)이 제공될 수 있다. 제 1 연결 단자들(205)은 패키지 기판(100)의 기판 패드들(미도시)과 제 1 서브 인터포저 기판(210)의 제 1 패드들(214a) 사이에 제공될 수 있다. 제 1 연결 단자들(205)은 제 1 서브 인터포저 기판(210)을 패키지 기판(100)에 전기적으로 연결시킬 수 있다. 제 1 연결 단자들(205)은 솔더 볼 또는 솔더 범프 등을 포함할 수 있다.
집적 소자(230)는 제 1 베이스층(212) 내에 제공될 수 있다. 집적 소자(230)는 수동 소자를 포함할 수 있다. 예를 들어, 집적 소자(230)는 커패시터(CA)를 포함할 수 있다. 커패시터(CA)는 제 1 도전층(232), 절연층(236) 및 제 2 도전층(234)을 포함할 수 있다. 제 1 도전층(232) 및 제 2 도전층(234)은 상호 이격될 수 있으며, 절연층(236)은 제 1 도전층(232)과 제 2 도전층(234) 사이에 제공될 수 있다. 제 1 도전층(232), 절연층(236) 및 제 2 도전층(234)은 패키지 기판(100)의 상면(100a)에 수직한 방향으로 적층될 수 있다. 커패시터(CA)는 제 1 서브 인터포저 기판(210)의 제 1 배선 패턴(218)과 전기적으로 연결될 수 있다. 예를 들어, 제 1 도전층(232) 및 제 2 도전층(234) 중 적어도 하나는 패키지 기판(100)의 상면(100a)에 수평한 방향으로 연장되는 제 1 배선 패턴(218)의 일부일 수 있다. 즉, 집적 소자(230)는 제 1 배선 패턴(218)의 도전 물질 사이에 제공되는 절연층(236)을 포함하는 커패시터일 수 있다. 또는, 도시하지는 않았으나, 집적 소자(230)는 인덕터 또는 저항체를 포함할 수 있다.
이와는 다르게, 집적 소자(230)는 능동 소자를 포함할 수 있다. 예를 들어, 도 2b에 도시된 바와 같이, 집적 소자(230)는 트랜지스터(TR)일 수 있다. 제 1 베이스층(212)은 실리콘(Si)으로 형성될 수 있으며, 이에 따라 제 1 베이스층(212)에 실리콘 기반의 트랜지스터(TR)가 제공될 수 있다. 이때, 트랜지스터(TR)는 제 1 베이스층(212)에 매립될 수 있다. 예를 들어, 트랜지스터(TR)의 각 구성 요소(일 예로, 소스/드레인(S/D) 및 게이트(GT))는 제 1 베이스층(212)에 매립될 수 있으며, 트랜지스터(TR)는 제 1 베이스층(212)의 상면(212b) 상으로 돌출되지 않을 수 있다. 트랜지스터(TR)의 소스/드레인(S/D) 및 게이트(GT)는 제 1 서브 인터포저 기판(210)의 제 1 배선 패턴(218)에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 제 1 서브 인터포저 기판(210)은 그의 내부에 집적 소자(230)가 제공될 수 있다. 이에 따라, 고성능화된 제 1 인터포저 기판(200)이 제공될 수 있다. 또한, 패키지 기판(100) 또는 제 1 인터포저 기판(200) 상에 소자(일 예로, 상기한 집적 소자(230))를 실장하기 위한 별도의 영역이 필요하지 않기 때문에, 반도체 패키지(10)의 소형화에 유리할 수 있다.
도 1 및 도 2a를 계속 참조하여, 제 1 서브 인터포저 기판(210) 상에 제 2 서브 인터포저 기판(220)이 제공될 수 있다. 제 2 서브 인터포저 기판(220)은 제 2 베이스층(222) 및 제 2 배선 패턴(224)을 포함할 수 있다.
제 2 베이스층(222)은 제 1 베이스층(212) 상에 배치될 수 있다. 제 2 베이스층(222)의 하면(222a)은 제 1 베이스층(212)의 상면(212b)과 접할 수 있다. 제 2 베이스층(222)은 제 1 베이스층(212)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 베이스층(222)은 실리콘(Si)을 포함할 수 있다. 그러나, 제 2 베이스층(222)은 제 1 베이스층(212)과 별개의 구성요소로 제공될 수 있으며, 제 1 베이스층(212)과 제 2 베이스층(222) 사이의 경계면은 시각적으로 나타날 수 있다. 제 2 베이스층(222)이 열전도율이 높은 실리콘(Si)을 포함함에 따라, 후술되는 상기 적어도 하나의 반도체 칩(400/500)으로부터 발생되는 열이 제 1 인터포저 기판(200)을 통해 방출되기 용이할 수 있다. 더하여, 제 2 베이스층(222)이 경도가 높은 실리콘(Si)을 포함함에 따라, 제 1 인터포저 기판(200)은 제조 공정 시 인가되는 열 또는 반도체 패키지의 구동 시 발생하는 열에 의한 휘어짐(warpage)이 적을 수 있다.
제 2 배선 패턴(224)은 제 2 베이스층(222) 내에 제공될 수 있다. 제 2 배선 패턴(224)은 상기 적어도 하나의 반도체 칩(400/500)을 제 1 서브 인터포저 기판(210)의 제 1 배선 패턴(218)에 전기적으로 연결하기 위한 패턴일 수 있다. 예를 들어, 제 2 배선 패턴(224)은 제 2 베이스층(222)을 수직으로 관통하는 제 2 관통 전극들(224, 제 2 배선 패턴(224)과 동일한 구성 요로서, 이하 동일한 참조 번호를 사용하도록 한다.)을 포함할 수 있다. 제 2 관통 전극들(224)은 제 2 베이스층(222)의 상면(222b) 및 하면(222a)으로 노출될 수 있다. 제 1 서브 인터포저 기판(210)과 제 2 서브 인터포저 기판(220)의 경계 상에서, 제 2 관통 전극들(224)의 하면은 제 1 서브 인터포저 기판(210)의 제 1 배선 패턴(218)의 제 2 패드들(214b)과 접할 수 있다. 이때, 제 2 관통 전극들(224)과 제 2 패드들(214b)은 연속적인 구성을 가질 수 있고, 제 2 관통 전극들(224)과 제 2 패드들(214b) 사이의 경계면(IF1)은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 2 관통 전극들(224)과 제 2 패드들(214b)은 동일한 물질로 구성되어, 제 2 관통 전극들(224)과 제 2 패드들(214b) 사이에 계면(IF1)이 없을 수 있다. 즉, 제 2 관통 전극들(224) 및 제 1 배선 패턴(218)의 일부는 하나의 구성 요소로 제공될 수 있다. 제 2 관통 전극들(224)의 폭(W2)은 제 2 베이스층(222)의 두께(T2)의 1/10보다 클 수 있다. 즉, 제 2 관통 전극들(224)의 종횡비(aspect ratio)는 0.1 이상일 수 있다. 제 2 배선 패턴(224)은 금속과 같은 도전 물질을 포함할 수 있다.
상기와 같이 제 1 인터포저 기판(200)이 제공될 수 있다.
일반적으로, 관통 전극은 인터포저 기판의 베이스층을 관통하는 관통 홀 내에 도전 물질을 채워 형성될 수 있다. 이때, 상기 관통 홀의 종횡비가 0.1보다 작을 경우, 상기 도전 물질의 젖음성 등으로 인해 상기 도전 물질을 상기 관통 홀 내에 채우기 어려울 수 있다. 이에 대해서는, 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다.
고집적화로 인해 반도체 칩이 작아짐에 따라, 원하는 수의 배선의 형성이 어려울 수 있으며, 인터포저 기판의 회로 패턴들이 증가할수록 인터포저 기판의 면적은 증가할 수 있다. 인터포저 기판의 면적을 감소시키기 위하여 회로 패턴의 배선의 폭 및 관통 전극의 폭을 감소시키는 경우, 인터포저 기판의 두께가 얇아질 수 있다. 얇은 두께의 인터포저 기판은 반도체 패키지의 제조 시 핸들링이 어려울 수 있으며, 크렉이 발생하거나 파손될 수 있다. 인터포저 기판이 두꺼워질 경우, 필연적으로 관통 전극의 폭이 증가할 수 있으며, 이에 따라 인터포저 기판에 요구되는 면적이 증가할 수 있다.
본 발명의 실시예들에 따르면, 얇은 두께의 제 1 서브 인터포저 기판(210) 및 제 2 서브 인터포저 기판(220) 각각에 별도로 배선(214) 및 관통 전극들(216, 224)을 형성할 수 있다. 이에 따라, 배선(214) 및 관통 전극들(216, 224)의 폭을 얇게 형성할 수 있으며, 이에 따라 반도체 패키지(10)가 소형화될 수 있다. 더하여, 얇은 두께의 제 1 서브 인터포저 기판(210) 및 제 2 서브 인터포저 기판(220)을 접합하여 두꺼운 하나의 제 1 인터포저 기판(200)을 형성할 수 있으며, 이에 따라, 제 1 인터포저 기판(200)의 구조적 내구성이 향상될 수 있다.
도 1 및 도 2a를 계속 참조하여, 제 1 인터포저 기판(200) 상에 제 2 인터포저 기판들(300)이 배치될 수 있다. 제 2 인터포저 기판들(300)은 제 1 인터포저 기판(200)의 제 2 서브 인터포저 기판(220) 상에 실장될 수 있다. 예를 들어, 제 2 인터포저 기판들(300) 각각은 그의 하면 상에 제공되는 제 2 연결 단자들(305)에 의해 제 2 서브 인터포저 기판(220)에 실장될 수 있다.
제 2 인터포저 기판들(300) 각각은 제 3 베이스층(302), 및 제 3 베이스층(302) 내에 제공되는 제 3 배선 패턴(304)을 가질 수 있다. 이하, 하나의 제 2 인터포저 기판(300)의 구성을 예시로 설명한다.
제 3 베이스층(302)은 제 1 인터포저 기판(200) 상에 배치될 수 있다. 제 2 인터포저 기판들(300) 각각은 실리콘 기판 또는 절연 기판일 수 있다. 예를 들어, 제 3 베이스층(302)은 실리콘(Si)을 포함하거나, 또는 사파이어(sapphire)나 폴리머와 같은 절연 물질을 포함할 수 있다.
제 3 배선 패턴(304)은 제 3 베이스층(302) 내에 제공될 수 있다. 제 3 배선 패턴(304)은 후술되는 상기 적어도 하나의 반도체 칩(400/500)의 재배선을 위한 패턴일 수 있다. 예를 들어, 제 3 배선 패턴(304)의 일부는 패키지 기판(100)의 상면(100a)과 평행한 방향으로 연장되는 회로 배선, 및 제 3 베이스층(302)을 수직으로 관통하는 관통 전극들을 포함할 수 있다. 제 3 배선 패턴(304)의 상기 관통 전극들의 종횡비(aspect ratio)는 0.1 이상일 수 있다. 제 3 배선 패턴(304)은 금속과 같은 도전 물질을 포함할 수 있다. 제 3 배선 패턴(304)의 상기 회로 배선 및 상기 관통 전극들에 의해 전기적으로 연결되는 재배선 회로를 구성할 수 있다.
제 2 인터포저 기판(300)이 복수로 제공되는 경우, 적어도 하나의 반도체 칩(400/500)을 효율적으로 재배선할 수 있다. 예를 들어, 상기 반도체 칩(400/500)이 복수로 제공되는 경우, 제 2 인터포저 기판들(300)은 상기 반도체 칩들(400/500) 각각을 재배선할 수 있으며, 제 2 인터포저 기판들(300)은 다시 제 1 인터포저 기판(200)에 의해 재배선될 수 있다. 이에 따라, 반도체 패키지(10) 내에 많은 전기적 연결이 제공되어도(일 예로, 많은 수의 칩이 실장되어도), 상기 배선들을 재배선하기 용이할 수 있다.
도시된 바와는 다르게, 제 2 인터포저 기판(300)은 하나로 제공될 수 있다. 이하, 제 2 인터포저 기판(300)이 복수로 제공되는 것을 기준으로 계속 설명하도록 한다.
다른 실시예들에 따르면, 제 2 인터포저 기판들(300)은 제 1 인터포저 기판(200)과 접하도록 제공될 수 있다. 예를 들어, 도 3 및 도 4에 도시된 바와 같이, 제 2 인터포저 기판들(300) 각각의 하면(302a)은 제 1 인터포저 기판(200)의 제 2 서브 인터포저 기판(220)의 상면(222b, 제 2 베이스층(222)의 상면(222b)과 동일한 구성요로서, 이하 동일한 참조 번호를 사용하도록 한다.)과 접할 수 있다. 이때, 제 3 베이스층(302)은 제 2 베이스층(222)과 별개의 구성요소로 제공될 수 있으며, 제 3 베이스층(302)과 제 2 베이스층(222) 사이의 경계면은 시각적으로 나타날 수 있다. 제 3 배선 패턴(304)은 제 3 베이스층(302)의 하면(302a) 상에서 제 2 서브 인터포저 기판(220)의 제 2 관통 전극들(224)과 접할 수 있다. 이때, 제 3 배선 패턴(304)과 제 2 관통 전극들(224)은 연속적인 구성을 가질 수 있고, 제 3 배선 패턴(304)과 제 2 관통 전극들(224) 사이의 경계면(IF2)은 시각적으로 보이지 않을 수 있다. 즉, 제 3 배선 패턴(304)의 일부와 제 2 관통 전극(224)은 하나의 구성 요소로 제공될 수 있다.
도 1 및 도 2a를 계속 참조하여, 제 2 인터포저 기판들(300) 상에 적어도 하나의 반도체 칩(400/500)이 배치될 수 있다. 예를 들어, 제 2 인터포저 기판들(300) 상에 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)이 실장될 수 있다. 이때, 제 1 반도체 칩(400) 및 제 2 반도체 칩(500) 각각은 필요에 따라 복수로 제공될 수 있다. 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)은 각각 그의 하면에 제공되는 제 1 칩 단자들(405) 및 제 2 칩 단자들(505)을 통해 제 2 인터포저 기판들(300)에 전기적으로 연결될 수 있다. 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)은 제 2 인터포저 기판들(300) 및 제 1 인터포저 기판(200)에 의해 재배선될 수 있다. 제 1 및 제 2 반도체 칩들(400, 500) 각각은 복수의 제 2 인터포저 기판들(300)에 의해 작은 영역에서 내에서 우선 재배선된 후, 제 1 인터포저 기판(200)에 의해 다시 재배선될 수 있다. 이에 따라, 반도체 패키지(10)는 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)이 많은 전기적 연결을 위한 단자들 또는 패드들을 갖고 있더라도, 제 1 및 제 2 반도체 칩들(400, 500)의 재배선이 용이할 수 있으며, 반도체 패키지(10)의 성능이 향상될 수 있다.
제 2 인터포저 기판(300)이 복수로 제공되는 경우, 제 1 반도체 칩(400)은 어느 하나의 제 2 인터포저 기판(300) 상이 실장되거나, 복수의 제 2 인터포저 기판들(300)에 중복되도록 실장될 수 있다. 즉, 평면적 관점에서, 제 1 반도체 칩(400)은 어느 하나의 제 2 인터포저 기판(300) 상에 그의 전체가 오버랩되도록 제공되거나, 복수의 제 2 인터포저 기판들(300)과 모두 중첩되도록 제공될 수 있다. 이때, 제 2 반도체 칩(500)은 제 1 반도체 칩(400)이 실장된 것과는 다른 제 2 인터포저 기판들(300) 상에 실장되거나, 제 1 반도체 칩(400)과 함께 하나의 제 2 인터포저 기판(300) 상에 실장될 수 있다. 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)이 하나의 제 2 인터포저 기판(300) 상에 실장되는 경우, 제 1 반도체 칩(400)과 제 2 반도체 칩(500)은 제 2 인터포저 기판(300)을 통해 전기적으로 연결될 수 있다. 이때, 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)의 전기적 연결은 제 2 인터포저 기판(300) 만을 통할 수 있으며, 그 전기적 경로(path)가 짧을 수 있다. 이에 따라 반도체 패키지(10)의 성능이 향상될 수 있으며, 고속 동작에 유리할 수 있다.
제 1 반도체 칩(400) 및 제 2 반도체 칩(500)은 서로 다른 반도체 칩을 포함할 수 있다. 제 1 반도체 칩(400)은 ASIC(application specific integrated circuit) 칩을 포함할 수 있다. 제 1 반도체 칩(400)은 예를 들어, 어플리케이션 프로세서(application processor)와 같은 비메모리 칩으로 기능할 수 있다. 또는, 제 1 반도체 칩(400)은 예를 들어, 로직 칩 또는 메모리 칩일 수 있다. 제 2 반도체 칩(500)은 예를 들어, 메모리 칩일 수 있다. 예를 들어, 메모리 칩은 DRAM, NAND flash, NOR flash, PRAM, ReRAM 또는 MRAM일 수 있다. 또한, 제 2 반도체 칩(500)은 복수의 칩들이 적층되도록 구성된 HBM(High Bandwidth Memory)을 포함할 수 있다.
이상에서 반도체 패키지(10)가 서로 다른 종류의 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)을 갖는 것을 개시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 패키지(10)는 제 2 인터포저 기판(300) 상에 실장되는 한 종류의 반도체 칩만을 포함하거나, 셋 이상의 종류의 반도체 칩들을 포함할 수 있다.
제 1 반도체 칩(400) 및 제 2 반도체 칩(500) 상에 방열체(600, heat radiator)가 제공될 수 있다. 예를 들어, 방열체(600)는 제 1 반도체 칩(400)의 상면 및 제 2 반도체 칩(500)의 상면과 접하도록 배치될 수 있다. 방열체(600)는 접착 필름(미도시)을 이용하여 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)에 부착될 수 있다. 일 예로, 접착 필름(미도시)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material, TIM)를 포함할 수 있다. 방열체(600)는 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)으로부터 발생되는 열을 외부로 방열할 수 있다. 방열체(600)는 히트 싱크(heat sink)를 포함할 수 있다.
도 5은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 6은 본 발명의 제 1 인터포저 기판을 설명하기 위한 확대도로, 도 5의 C 영역에 해당한다. 이하의 실시예들에서, 도 1 내지 도 4의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 4의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 5 및 도 6a를 참조하여, 반도체 패키지(20)는 패키지 기판(100), 패키지 기판(100) 상에 실장되는 제 1 인터포저 기판(200), 및 제 1 인터포저 기판(200) 상에 실장되는 적어도 하나의 반도체 칩(400/500)을 포함할 수 있다.
제 1 인터포저 기판(200) 상에 적어도 하나의 반도체 칩(400/500)이 배치될 수 있다. 예를 들어, 제 1 인터포저 기판(200) 상에 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)이 실장될 수 있다. 이때, 제 1 반도체 칩(400) 및 제 2 반도체 칩(500) 각각은 필요에 따라 복수로 제공될 수 있다. 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)은 각각 그의 하면에 제공되는 제 1 칩 단자들(405) 및 제 2 칩 단자들(505)을 통해 제 1 인터포저 기판(200)에 전기적으로 연결될 수 있다. 예를 들어, 제 1 칩 단자들(405) 및 제 2 칩 단자들(505)은 제 1 인터포저 기판(200)의 제 2 서브 인터포저 기판(220)의 제 2 관통 전극들(224)에 접속될 수 있다. 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)은 제 1 인터포저 기판(200)에 의해 재배선될 수 있다.
도 7 내지 도 16은 본 발명의 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 도 7 및 도 8은 제 1 구조체를 형성하기 위한 방법을 설명하는 도면들이다. 도 9 내지 도 14는 제 1 인터포저 기판을 형성하기 위한 방법을 설명하는 도면들이다.
도 7을 참조하여, 캐리어 기판(700)이 제공될 수 있다. 캐리어 기판(700)은 절연 기판을 포함할 수 있다. 또는, 캐리어 기판(700)은 유연 기판을 포함할 수 있다. 다른 실시예들에서, 캐리어 기판(700)은 방열체(600, 도 1 참조)일 수 있다.
캐리어 기판(700) 상에 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)이 제공될 수 있다. 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)은 접착제에 의해 캐리어 기판(700) 상에 접착될 수 있다. 이때, 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)은 그들의 활성면이 캐리어 기판(700)과 대향하는 방향을 향할 수 있다. 예를 들어, 제 1 반도체 칩(400) 및 제 2 반도체 칩(500) 각각의 비활성면들이 캐리어 기판(700)에 접착되고, 제 1 칩 단자들(405) 및 제 2 칩 단자들(505)은 캐리어 기판(700)의 상방으로 노출될 수 있다.
도 8을 참조하여, 제 1 반도체 칩(400) 및 제 2 반도체 칩(500) 상에 제 2 인터포저 기판들(300)이 제공될 수 있다. 제 2 인터포저 기판들(300)이 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)에 실장되어 제 1 구조체(ST1)가 형성될 수 있다. 제 2 인터포저 기판들(300)은 제 1 및 제 2 반도체 칩들(400, 500)의 제 1 칩 단자들(405) 및 제 2 칩 단자들(505)에 전기적으로 연결될 수 있다. 이때, 제 2 인터포저 기판들(300)의 제 2 연결 단자들(305)은 캐리어 기판(700)과 반대 방향을 향할 수 있다.
다른 실시예들에 따르면, 제 2 인터포저 기판들(300)을 제 1 및 제 2 반도체 칩들(400, 500)에 실장하는 공정은 수행되지 않을 수 있다. 이 경우, 제 1 구조체(ST1)는 제 2 인터포저 기판들(300)을 포함하지 않을 수 있으며, 도 5 및 6을 참조하여 설명한 반도체 패키지(20)가 제조될 수 있다.
이하, 제 2 인터포저 기판들(300)을 갖는 제 1 구조체(ST1)를 기준으로 계속 설명한다.
도 9를 참조하여, 제 1 서브 인터포저 기판(210) 상에 제 2 서브 인터포저 기판(220)을 접착될 수 있다. 제 1 서브 인터포저 기판(210) 및 제 2 서브 인터포저 기판(220)은 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨의 기판일 수 있다. 제 1 서브 인터포저 기판(210)은 제 1 베이스층(212), 제 1 배선 패턴(218) 및 집적 소자(230)를 포함할 수 있다. 제 2 서브 인터포저 기판(220)은 제 2 베이스층(222) 및 제 2 배선 패턴(224)을 포함할 수 있다. 도 9에서 쏘잉 라인(SL)은 후술되는 공정에서 제 1 서브 인터포저 기판(210) 및 제 2 서브 인터포저 기판(220)에 쏘잉(sawing) 공정이 수행되는 부분을 나타낸다. 이하, 도 10 내지 도 14를 참조하여 제 1 서브 인터포저 기판(210)과 제 2 서브 인터포저 기판(220)의 접착 방법을 상세히 설명한다. 도 10 내지 도 14는 제 1 서브 인터포저 기판(210)과 제 2 서브 인터포저 기판(220)의 접착 방법을 설명하기 위한 도면들로, 제 1 서브 인터포저 기판(210)과 제 2 서브 인터포저 기판(220)의 일부를 확대 도시한 단면들에 해당한다.
도 10을 참조하여, 제 2 베이스층(222)이 제공될 수 있다. 제 2 베이스층(222)은 실리콘(Si)을 포함할 수 있다.
제 2 베이스층(222)에 관통 홀들(TH)이 형성될 수 있다. 관통 홀들(TH)은, 예를 들어, 레이저 드릴링(laser drilling) 공정 또는 DRIP(deep reactive ion etching) 공정 등을 이용하여 형성될 수 있다. 관통 홀들(TH)은 제 2 베이스층(222)의 상면(222b)으로부터 하면(222a)을 향하여 연장될 수 있다. 즉, 관통 홀들(TH)은 제 2 베이스층(222)을 수직으로 관통할 수 있다. 관통 홀들(TH)의 폭(W3)은 제 2 베이스층(222)의 두께(T2)의 1/10보다 클 수 있다. 즉, 관통 홀들(TH)의 종횡비(aspect ratio)는 0.1 이상일 수 있다. 관통 홀들(TH)은 후술되는 공정에서 제 2 베이스층(222)에 제 2 관통 전극(224, 도 11 참조)이 형성되는 영역을 정의할 수 있다.
도 11을 참조하여, 관통 홀들(TH) 내에 제 2 관통 전극(224)이 형성될 수 있다. 예를 들어, 관통 홀들(TH) 내에 도전 물질이 채워질 수 있다. 상기 도전 물질은 시드층을 이용한 전해도금법(electro plating)을 이용하여 관통 홀들(TH) 내에 매립될 수 있다. 또는, 상기 도전 물질은 스퍼터링(sputtering), 증발, 제트 증기 증착, 스핀-코팅, 스크린 또는 형판(stencil) 인쇄, 침적(immersion) 또는 픽-앤-플레이스/리플로우(pick-and-place/reflow) 공정과 같은 블랭킷(blanket) 증착 기술을 이용하여 증착될 수 있다. 이 경우, 일부 공정들은 후공정으로 연마(grinding) 또는 에칭(etching) 공정과 같은 평면화 공정이 이어질 수 있다. 관통 홀들(TH)을 채우는 도전 물질은 제 2 서브 인터포저 기판(220)의 제 2 관통 전극(224)을 형성할 수 있다.
상기 도전 물질을 관통 홀들(TH) 내에 매립 시키는 공정에서, 관통 홀들(TH)의 폭이 제 2 베이스층(222)의 두께의 1/10보다 작을 경우, 상기 도전 물질이 관통 홀들(TH) 내부를 전부 채우지 못할 수 있다. 도 12는 관통 홀들(TH)의 종횡비(aspect ratio)는 0.1 미만인 경우를 도시한 도면으로, 도 12에 도시된 바와 같이, 도전 물질이 관통 홀들(TH) 내부를 다 채우지 못할 수 있다. 상세하게는, 도전 물질은 관통 홀들(TH)의 상부 개구 또는 하부 개구를 통해 관통 홀들(TH) 내로 유입될 수 있다. 이때, 상기 도전 물질의 젖음성 등으로 인해, 관통 홀들(TH)의 폭(W4)에 따른 상기 도전 물질이 유입되는 깊이가 정해질 수 있다. 관통 홀들(TH)의 깊이(즉, 제 2 베이스층(222)의 두께(T3))가 이보다 클 경우, 제 2 관통 전극(224) 내에 기공(AG)이 생길 수 있으며, 제 2 관통 전극들(224)에 전기적 단락이 발생될 수 있다.
본 발명에 따르면, 얇은 두께의 서브 인터포저 기판들(210, 220) 각각에 관통 전극들(216, 224)과 같은 회로 패턴들을 별도로 형성하며, 이에 따라 관통 전극들(216, 224)의 폭이 작아질 수 있다. 즉, 반도체 패키지(10)의 고집적화에 유리할 수 있다.
다른 실시예들에 따르면, 제 2 관통 전극들(224)은 다양한 방법으로 형성될 수 있다. 예를 들어, 제 2 베이스층(222)에 제 2 베이스층(222)의 상면(222b)으로부터 내부를 향하는 홀이 형성될 수 있다. 상기 홀은 제 2 베이스층(222)의 상면(222b)으로부터 연장되되, 제 2 베이스층(222)의 하면(222a)에 다다르지 않을 수 있다. 상기 홀에 도전 물질을 매립하여 제 2 관통 전극(224)이 형성될 수 있다. 이후, 제 2 관통 전극(224)이 노출될 때까지 제 2 베이스층(222)의 하면(222a) 상에 연마 공정이 수행될 수 있다. 이 경우, 도 12를 참조하여 설명한 바와 마찬가지로, 상기 홀의 종횡비가 0.1보다 작을 경우, 도전 물질이 상기 홀 내에 매립하는 것이 용이하지 않을 수 있다.
도 13을 참조하여, 제 1 서브 인터포저 기판(210)이 제공될 수 있다. 제 1 베이스층(212)에 제 1 배선 패턴(218) 및 집적 소자(230)를 형성하여 제 1 서브 인터포저 기판(210)이 형성될 수 있다. 제 1 배선 패턴(218)은 회로 배선(214) 및 제 1 관통 전극(216)을 포함할 수 있다. 상기 회로 배선(214)은 제 1 베이스층(212)을 구성하는 실리콘층 상에 도전 물질을 도포한 후, 상기 도전 물질을 패터닝하여 형성될 수 있다. 이후, 상기 실리콘층 상에 실리콘(Si)을 추가로 증착하여 제 1 베이스층(212)이 형성될 수 있다. 또는, 상기 회로 배선(214)은 제 1 베이스층(212)의 표면 상에 도전 물질을 도포한 후, 상기 도전 물질을 패터닝하여 형성될 수 있다. 제 1 베이스층(212)의 표면에 형성되는 제 1 배선 패턴(218)의 일부는 제 1 베이스층(212)의 하면(212a) 상으로 노출되는 제 1 패드들(214a, 도 2a 참조), 및 제 1 베이스층(212)의 상면(212b) 상으로 노출되는 제 2 패드들(215b, 도 2b 참조)을 구성할 수 있다. 상기 제 1 관통 전극들(216)은 상기 제 2 관통 전극들(224)의 형성 방법과 동일한 방법으로 형성될 수 있다. 집적 소자(230)는 제 1 배선 패턴(218)과 함께 형성되거나, 제 1 베이스층(212)의 표면에 별도로 형성될 수 있다.
제 1 서브 인터포저 기판(210) 상에 제 2 서브 인터포저 기판(220)이 배치될 수 있다. 이때, 집적 소자(230)가 형성되는 제 1 서브 인터포저 기판(210)의 상면(212b)은 제 2 서브 인터포저 기판(220)의 하면(222a)을 향할 수 있다.
도 14를 참조하여, 제 2 서브 인터포저 기판(220)이 제 1 서브 인터포저 기판(210)에 접촉될 수 있다. 예를 들어, 제 1 서브 인터포저 기판(210)의 제 2 패드들(214b)과 제 2 서브 인터포저 기판(220)의 제 2 관통 전극들(224)이 접할 수 있다. 제 1 베이스층(212)은 제 2 베이스층(222)과 접할 수 있다.
제 1 서브 인터포저 기판(210)의 제 2 패드들(214b)은 제 2 서브 인터포저 기판(220)의 제 2 관통 전극들(224)과 접합될 수 있다. 예를 들어, 제 2 패드들(214b)은 제 2 관통 전극들(224)과 결합하여 일체를 형성할 수 있다. 제 2 패드들(214b)과 제 2 관통 전극들(224)의 결합은 자연적으로 진행될 수 있다. 상세하게는, 제 2 패드들(214b)과 제 2 관통 전극들(224)은 동일한 물질(일 예로, 구리(Cu))로 구성될 수 있으며, 서로 접촉된 제 2 패드들(214b)과 제 2 관통 전극들(224)의 계면(IF1)에서 표면 활성화(surface activation)에 의한 구리(Cu)-구리(Cu) 금속간 하이브리드 본딩(hybrid bonding) 프로세스(일 예로, 구리(Cu)-구리(Cu) 하이브리드 본딩)에 의해, 제 2 패드들(214b)과 제 2 관통 전극들(224)이 결합될 수 있다. 이때, 제 2 패드들(214b)과 제 2 관통 전극들(224)의 용이한 접합을 위하여, 제 2 패드들(214b)과 제 2 관통 전극들(224)의 접합 공정 전에, 제 2 패드들(214b)의 표면과 제 2 관통 전극들(224)의 표면에 표면 활성화(surface activation) 공정이 수행될 수 있다. 상기 표면 활성화 공정은 플라즈마 공정을 포함할 수 있다. 더하여, 제 2 패드들(214b)과 제 2 관통 전극들(224)의 용이한 접합을 위하여, 제 2 패드들(214b)과 제 2 관통 전극들(224)에 압력 및 열이 가해질 수 있다. 가해진 압력은 예를 들어, 약 30MPa 미만의 압력을 포함할 수 있고, 가해진 열은 약 100℃ 내지 500℃의 온도에서의 어닐링(annealing) 프로세스를 포함할 수 있다. 대안적으로, 다른 양의 압력 및 열이 하이브리드 본딩 프로세스를 위해 이용될 수 있다. 제 2 패드들(214b)과 제 2 관통 전극들(224)이 결합되어, 제 2 패드들(214b)과 제 2 관통 전극들(224) 사이의 경계면(IF1)이 사라질 수 있다. 또는, 제 2 패드들(214b)과 제 2 관통 전극들(224) 사이의 경계면(IF1)은 시각적으로 나타날 수 있다.
제 1 서브 인터포저 기판(210) 및 제 2 서브 인터포저 기판(220)은 결합력이 강한 금속간 접합을 통하여 접합될 수 있으며, 이에 따라 후공정에서 형성되는 제 1 인터포저 기판(200)은 구조적 안정성이 향상될 수 있다. 또한, 제 1 서브 인터포저 기판(210)과 제 2 서브 인터포저 기판(220) 사이에 별도의 연결 단자(일 예로, 솔더 볼이나 솔더 범프 등)가 필요하지 않고, 직접 접합될 수 있다. 이에 따라, 소형화되고 구조적 안정성이 향상된 제 1 인터포저 기판(200)이 형성될 수 있다.
도 15를 참조하여, 제 2 서브 인터포저 기판(220) 상에 제 1 구조체들(ST1)이 실장될 수 있다. 제 1 구조체들(ST1)은 플립 칩(flip chip) 방식으로 실장될 수 있다. 예를 들어, 제 2 인터포저 기판들(300)의 제 2 연결 단자들(305)을 이용하여 제 1 구조체들(ST1)이 제 2 서브 인터포저 기판(220) 상에 실장될 수 있다.
다른 실시예들에 따르면, 제 1 구조체들(ST1)은 플립 칩 방식이 아닌 다른 방식으로 실장될 수 있다. 예를 들어, 제 2 인터포저 기판들(300)의 하면이 제 2 서브 인터포저 기판(220)의 상면과 접하도록, 제 1 구조체들(ST1)이 제 2 서브 인터포저 기판(220) 상에 배치될 수 있다. 이때, 제 2 서브 인터포저 기판(220)의 제 2 관통 전극(224)과 제 2 인터포저 기판들(300)의 제 3 배선 패턴(304)의 일부는 서로 접할 수 있다. 제 3 배선 패턴(304)은 제 2 관통 전극들(224)과 결합하여 일체를 형성할 수 있다. 상세하게는, 제 3 배선 패턴(304)의 일부와 제 2 관통 전극들(224)은 동일한 물질(일 예로, 구리(Cu))로 구성될 수 있으며, 서로 접촉된 제 3 배선 패턴(304)과 제 2 관통 전극들(224)의 계면에서 표면 활성화(surface activation)에 의한 구리(Cu)-구리(Cu) 하이브리드 본딩에 의해, 제 3 배선 패턴(304)과 제 2 관통 전극들(224)이 결합될 수 있다. 이 경우, 도 3 및 도 4를 참조하여 설명한 반도체 패키지가 제조될 수 있다.
이하, 도 15를 기준으로 계속 설명한다.
이후, 캐리어 기판(700)이 제거될 수 있다. 다른 실시예들에서, 캐리어 기판(700)이 방열체를 포함하는 경우, 캐리어 기판(700)은 제거되지 않을 수 있다.
도 16을 참조하여, 제 1 서브 인터포저 기판(210) 및 제 2 서브 인터포저 기판(220)이 절단되어 제 1 구조체들(ST1)이 개별적으로 분리될 수 있다. 예를 들어, 제 1 서브 인터포저 기판(210) 및 제 2 서브 인터포저 기판(220)은 도 15의 쏘잉 라인(SL)을 따라 싱귤레이션(singulation) 공정이 수행될 수 있다. 즉, 제 1 서브 인터포저 기판(210) 및 제 2 서브 인터포저 기판(220)이 쏘잉(sawing)되어, 복수의 제 1 인터포저 기판들(200)이 서로 분리될 수 있다. 이때, 제 1 인터포저 기판들(200) 각각 상에는 제 1 구조체들(ST1)이 실장되어 있을 수 있으며, 이들은 복수의 제 2 구조체들(ST2)을 구성할 수 있다.
도 1을 다시 참조하여, 패키지 기판(100) 상에 제 2 구조체들(ST2)이 실장될 수 있다. 제 2 구조체들(ST2)은 플립 칩(flip chip) 방식으로 실장될 수 있다. 예를 들어, 제 1 인터포저 기판(200)의 하면 상에 제 1 연결 단자들(205)을 형성한 후, 상기 제 1 연결 단자들(205)을 이용하여 제 2 구조체(ST2)가 패키지 기판(100) 상에 실장될 수 있다.
이후, 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)의 상면 상에 방열체(600, heat radiator)가 접착될 수 있다. 방열체(600)는 접착 필름(미도시)을 이용하여 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)에 부착될 수 있다. 일 예로, 상기 접착 필름(미도시)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material, TIM)를 포함할 수 있다.
상기와 같은 방법을 통해 반도체 패키지(10)가 제조될 수 있다.
도 17 및 도 18은 본 발명의 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 이하의 실시예들에서, 도 9 내지 도 16의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다.
도 17을 참조하여, 도 9의 결과물 상에, 쏘잉(sawing) 공정이 수행될 수 있다. 예를 들어, 쏘잉 라인(SL)을 따라 제 1 서브 인터포저 기판(210) 및 제 2 서브 인터포저 기판(220)이 쏘잉(sawing)되어, 복수의 제 1 인터포저 기판들(200)이 서로 분리될 수 있다.
도 18을 참조하여, 제 1 인터포저 기판(200) 상에 제 1 구조체(ST1)가 실장되어, 제 2 구조체들(ST2)이 형성될 수 있다. 제 1 구조체들(ST1)은 플립 칩(flip chip) 방식으로 실장될 수 있다. 예를 들어, 제 2 인터포저 기판(300)의 제 2 연결 단자들(305)을 이용하여 제 1 구조체들(ST1)이 제 1 인터포저 기판(200) 상에 실장될 수 있다.
이후, 캐리어 기판(700)이 제거될 수 있다. 다른 실시예들에서, 캐리어 기판(700)이 방열체를 포함하는 경우, 캐리어 기판(700)은 제거되지 않을 수 있다.
도 1을 다시 참조하여, 패키지 기판(100) 상에 제 2 구조체(ST2)가 실장될 수 있다. 제 2 구조체들(ST2)은 플립 칩(flip chip) 방식으로 실장될 수 있다.
이후, 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)의 상면 상에 방열체(600, heat radiator)가 접착될 수 있다. 방열체(600)는 접착 필름(미도시)을 이용하여 제 1 반도체 칩(400) 및 제 2 반도체 칩(500)에 부착될 수 있다.
상기와 같은 방법을 통해 반도체 패키지(10)가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20: 반도체 패키지
100: 패키지 기판 200: 제 1 인터포저 기판
210: 제 1 서브 인터포저 기판
220: 제 2 서브 인터포저 기판
230: 집적 소자 300: 제 2 인터포저 기판
400, 500: 반도체 칩 600: 발열체

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 실장되는 제 1 인터포저 기판; 및
    상기 제 1 인터포저 기판 상에 배치되는 제 1 반도체 칩을 포함하되,
    상기 제 1 인터포저 기판은:
    제 1 베이스층;
    상기 제 1 베이스층 상에 배치되는 제 2 베이스층;
    상기 제 1 베이스층과 상기 제 2 베이스층 내에 제공되는 회로 패턴들; 및
    상기 제 1 베이스층 내에 내장되어, 상기 회로 패턴들 중 적어도 하나와 연결되는 집적 소자;
    를 포함하고,
    상기 제 1 베이스층의 상면과 상기 제 2 베이스층의 하면은 서로 접하고,
    상기 회로 패턴들은:
    상기 제 1 베이스층 내에 제공되는 제 1 배선 패턴; 및
    상기 제 2 베이스층을 수직으로 관통하도록 상기 제 2 베이스층 내에 제공되는 관통 전극을 포함하되,
    상기 제 1 베이스층과 상기 제 2 베이스층의 경계 상에서, 상기 제 1 배선 패턴과 상기 관통 전극은 서로 연결되고,
    상기 관통 전극의 종횡비(aspect ratio)는 0.1 이상 2.0 이하인 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 관통 전극은 상기 제 2 베이스층의 상면 및 상기 하면으로 노출되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 배선 패턴과 상기 관통 전극은 상기 제 1 베이스층과 상기 제 2 베이스층의 계면 상에서 서로 접하여 동일한 물질로 이루어진 일체(single body)를 구성하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 집적 소자는 상기 제 1 베이스층 내에 서로 수직적으로 이격되어 배치되는 제 1 도전층 및 제 2 도전층, 및 상기 제 1 도전층과 상기 제 2 도전층 사이에 제공되는 절연층을 포함하되,
    상기 제 1 도전층 및 상기 제 2 도전층은 상기 제 1 배선 패턴의 일부인 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 인터포저 기판 상에 배치되는 적어도 하나의 제 2 인터포저 기판을 더 포함하되,
    상기 제 1 반도체 칩은 상기 적어도 하나의 제 2 인터포저 기판 상에 실장되는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 제 2 인터포저 기판은 상기 적어도 하나의 제 2 인터포저 기판과 상기 제 1 인터포저 기판의 상기 제 2 베이스층 사이에 제공되는 제 1 연결 단자들을 통해 상기 제 1 인터포저 기판의 상기 관통 전극에 실장되는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 적어도 하나의 제 2 인터포저 기판은 복수로 제공되되,
    상기 제 1 반도체 칩은 그의 일부가 상기 제 2 인터포저 기판들과 평면적으로 중첩되도록 배치되어, 상기 제 2 인터포저 기판들 각각과 전기적으로 연결되는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 상면 상에 배치되는 히트 싱크(heat sink)를 더 포함하는 반도체 패키지.
  9. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 배선 패턴을 포함하는 제 1 실리콘 인터포저;
    상기 제 1 실리콘 인터포저 상에 배치되고, 관통 전극을 포함하는 제 2 실리콘 인터포저; 및
    상기 제 2 실리콘 인터포저 상에 실장되는 적어도 하나의 반도체 칩을 포함하되,
    상기 제 1 실리콘 인터포저 및 상기 제 2 실리콘 인터포저는 상기 배선 패턴 및 상기 관통 전극이 직접 연결되도록 서로 접하고,
    상기 관통 전극의 종횡비(aspect ratio)는 0.1 이상 2.0 이하이고,
    상기 관통 전극의 폭은 상기 제 1 실리콘 인터포저의 두께의 1/10보다 큰 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 1 실리콘 인터포저의 상면과 상기 제 2 실리콘 인터포저의 하면은 서로 직접 접하여, 공면(coplanar)을 이루는 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 제 1 실리콘 인터포저의 상기 배선 패턴과 상기 제 2 실리콘 인터포저의 상기 관통 전극은 상기 제 1 실리콘 인터포저와 상기 제 2 실리콘 인터포저의 계면 상에서 서로 접하여 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.
  12. 제 9 항에 있어서,
    상기 제 1 실리콘 인터포저는 그의 내부에 제공되는 집적 소자를 더 포함하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 집적 소자는 상기 제 1 실리콘 인터포저 내부에서 서로 수직적으로 이격되어 배치되는 제 1 도전층 및 제 2 도전층을 포함하되,
    상기 제 1 도전층 및 상기 제 2 도전층은 상기 제 1 실리콘 인터포저의 상기 배선 패턴의 일부인 반도체 패키지.
  14. 제 1 베이스층 내에 제공되는 배선 패턴을 갖는 제 1 서브 인터포저 기판을 제공하는 것;
    제 2 베이스층에 관통 전극을 형성하여 제 2 서브 인터포저 기판을 형성하는 것;
    상기 제 1 베이스층과 상기 제 2 베이스층이 접하도록 상기 제 1 서브 인터포저 기판 상에 상기 제 2 서브 인터포저 기판을 배치하는 것;
    상기 제 2 서브 인터포저 기판 상에 반도체 칩을 실장하는 것; 및
    상기 제 1 서브 인터포저 기판을 패키지 기판 상에 실장하는 것을 포함하되,
    상기 제 2 서브 인터포저 기판을 형성하는 것은:
    상기 제 2 베이스층에 상기 제 2 베이스층을 관통하는 관통 홀을 형성하는 것; 및
    상기 관통 홀 내에 도전물질을 채워 관통 전극을 형성하는 것을 포함하고,
    상기 관통 홀의 종횡비(aspect ratio)는 0.1 이상 2.0 이하이고,
    상기 관통 홀의 폭은 상기 제 2 베이스층의 두께의 1/10보다 큰 반도체 패키지의 제조 방법.
  15. 제 14 항에 있어서,
    상기 반도체 칩을 실장하기 전에, 서로 접하는 상기 제 1 서브 인터포저 기판 및 상기 제 2 서브 인터포저 기판 상에 쏘잉(sawing) 공정을 수행하여 제 1 인터포저 기판을 형성하는 것을 더 포함하되,
    상기 반도체 칩은 상기 제 1 인터포저 기판의 상기 제 2 서브 인터포저 기판 상에 실장되는 반도체 패키지의 제조 방법.
  16. 제 14 항에 있어서,
    상기 반도체 칩을 실장한 후에, 서로 접하는 상기 제 1 서브 인터포저 기판 및 상기 제 2 서브 인터포저 기판 상에 싱귤레이션(singulation) 공정을 수행하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  17. 제 14 항에 있어서,
    상기 제 1 서브 인터포저 기판 상에 상기 제 2 서브 인터포저 기판을 배치한 후,
    상기 제 1 서브 인터포저 기판의 상기 배선 패턴과 상기 제 2 서브 인터포저 기판의 상기 관통 전극은 상기 제 1 서브 인터포저 기판과 상기 제 2 서브 인터포저 기판의 계면 상에서 서로 접하도록 서로 결합하여 일체로 형성되는 반도체 패키지의 제조 방법.
  18. 제 14 항에 있어서,
    상기 제 1 서브 인터포저 기판 상에 상기 제 2 서브 인터포저 기판을 배치하기 전에,
    상기 제 1 서브 인터포저 기판 내에 매립되는 집적 소자를 형성하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  19. 제 14 항에 있어서,
    상기 반도체 칩을 실장하기 전에, 상기 반도체 칩의 활성면 상에 제 2 인터포저 기판을 실장하는 것을 더 포함하되,
    상기 반도체 칩은 상기 제 2 인터포저 기판을 통해 상기 제 2 서브 인터포저 기판에 실장되는 반도체 패키지의 제조 방법.
  20. 제 14 항에 있어서,
    상기 제 2 서브 인터포저 기판을 형성하는 것은:
    상기 제 2 베이스층에 상기 제 2 베이스층을 관통하는 관통 홀을 형성하는 것; 및
    상기 관통 홀 내에 도전물질을 채워 관통 전극을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
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