KR20210147453A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20210147453A
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semiconductor chip
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interposer substrate
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이주형
안석근
김선철
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삼성전자주식회사
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Abstract

제 1 기판, 상기 제 1 기판은 상기 제 1 기판의 상부면으로부터 상기 제 1 기판의 내부를 향하도록 형성된 제 1 리세스 영역을 포함하고, 상기 제 1 기판의 상기 제 1 리세스 영역 내에 제공되어 상기 제 1 기판에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 적층되는 인터포저 기판, 상기 인터포저 기판은 상기 인터포저 기판의 하부면으로부터 상기 인터포저 기판의 내부를 향하도록 형성되는 제 2 리세스 영역을 포함하고, 상기 인터포저 기판의 상기 제 2 리세스 영역 내에 제공되고, 상기 제 1 반도체 칩의 상부면과 접하는 접착층, 상기 제 1 리세스 영역과 이격되어 상기 제 1 기판과 상기 인터포저 기판을 연결하는 연결 단자들, 및 상기 제 1 기판과 상기 인터포저 기판 사이를 채우는 몰딩막을 포함하는 반도체 패키지가 제공될 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다. 복수의 반도체 패키지를 하나의 최종 패키지로 형성하는 경우, 반도체 패키지들 사이에 이들의 전기적 연결을 위한 인터포저가 제공될 수 있다. 인터포저는 반도체 패키지들 간의 연결을 용이하게 하고, 반도체 패키지들의 배선 자유도를 향상시킬 수 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 열 방출 효율이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 구조적 안정성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판, 상기 제 1 기판은 상기 제 1 기판의 상부면으로부터 상기 제 1 기판의 내부를 향하도록 형성된 제 1 리세스 영역을 포함하고, 상기 제 1 기판의 상기 제 1 리세스 영역 내에 제공되어 상기 제 1 기판에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 적층되는 인터포저 기판, 상기 인터포저 기판은 상기 인터포저 기판의 하부면으로부터 상기 인터포저 기판의 내부를 향하도록 형성되는 제 2 리세스 영역을 포함하고, 상기 인터포저 기판의 상기 제 2 리세스 영역 내에 제공되고, 상기 제 1 반도체 칩의 상부면과 접하는 접착층, 상기 제 1 리세스 영역과 이격되어 상기 제 1 기판과 상기 인터포저 기판을 연결하는 연결 단자들, 및 상기 제 1 기판과 상기 인터포저 기판 사이를 채우는 몰딩막을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판, 상기 제 1 기판 상에 실장되는 제 1 반도체 칩, 상기 제 1 기판 상에서 상기 제 1 반도체 칩을 둘러싸고, 상기 제 1 반도체 칩의 상부면을 노출하는 몰딩막, 상기 제 1 반도체 칩 상에 적층되는 인터포저 기판, 및 상기 제 1 반도체 칩과 상기 인터포저 기판 사이에 개재되는 접착층을 포함할 수 있다. 상기 제 1 기판은 상기 제 1 반도체 칩의 일측에 배치되고, 상기 인터포저 기판을 향하여 연장되는 돌출부를 포함할 수 있다. 상기 인터포저 기판은 상기 돌출부와 상기 인터포저 기판 사이에 제공되는 연결 단자들을 통해 상기 제 1 기판에 연결될 수 있다. 상기 접착층은 상기 인터포저 기판에 매립될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 인터포저 기판의 제 1 리세스 영역 내에 접착층을 채우는 것, 제 1 반도체 칩을 상기 인터포저 기판에 접착시켜 상부 구조체를 형성하는 것, 상기 제 1 반도체 칩의 비활성면은 상기 접착층에 부착되고, 및 상기 제 1 기판 상에 상기 상부 구조체를 실장하는 것을 포함할 수 있다. 상기 상부 구조체의 실장 공정 시, 상기 제 1 반도체 칩은 상기 제 1 기판의 제 2 리세스 영역 내로 삽입될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제 2 기판 패드들과 제 3 기판 패드들 사이의 거리가 작을 수 있으며, 연결 단자들이 제 2 기판 패드들과 제 3 기판 패드들을 안정적으로 연결할 수 있다. 이에 따라, 전기적 특성이 향상되고, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
또한, 접착층을 이용하여 인터포저 기판과 제 1 반도체 칩을 접착할 수 있다. 이에 따라, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다. 접착층이 인터포저 기판 내부로 매립됨에 따라, 소형화된 반도체 패키지가 제공될 수 있다.
더하여, 접착층 내부에 열전도율이 높은 열전도 부재들을 포함할 수 있으며, 접착층의 열전도율이 향상될 수 있다. 이에 따라, 제 1 반도체 칩에서 발생하는 열이 인터포저 기판을 통하여 외부로 효율적으로 방출될 수 있으며, 열적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 3 기판 패드들과 제 2 기판 패드들의 간격이 작을 수 있으며, 제 3 기판 패드들과 제 2 기판 패드들은 하나의 연결 단자에 의해 연결될 수 있다. 이에 따라, 제 3 기판 패드들과 제 2 기판 패드들의 정렬 및 연결이 용이할 수 있으며, 제 3 기판 패드들과 제 2 기판 패드들의 연결 불량이 발생하지 않을 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 제 1 리세스 영역을 설명하기 위한 평면도이다.
도 3은 도 1의 제 2 리세스 영역을 설명하기 위한 평면도이다.
도 4는 본 발명의 실시예들에 다른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예들에 다른 반도체 패키지를 설명하기 위한 단면도이다.
도 6 내지 도 8은 도 5의 패키지 기판을 설명하기 위한 평면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 19 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1의 제 1 리세스 영역을 설명하기 위한 평면도로, 제 1 패키지 기판과 제 1 반도체 칩을 상방에서 바라본 도면이다. 도 3은 도 1의 제 2 리세스 영역을 설명하기 위한 평면도로, 인터포저 기판과 제 1 반도체 칩을 하방에서 바라본 도면이다. 도 4는 본 발명의 실시예들에 다른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하여, 반도체 패키지는 패키지 온 패키지(package on package: POP) 구조를 가질 수 있다. 일 예로, 반도체 패키지는 하부 패키지(LP), 및 하부 패키지(LP) 상에 실장되는 상부 패키지(UP)를 포함할 수 있다.
하부 패키지(LP)는 제 1 패키지 기판(100), 제 1 패키지 기판(100) 상에 실장된 제 1 반도체 칩(200), 제 1 반도체 칩(200) 상에 배치되는 인터포저 기판(300), 및 제 1 패키지 기판(100) 상의 제 1 몰딩막(500)를 포함할 수 있다.
제 1 패키지 기판(100)이 제공될 수 있다. 제 1 패키지 기판(100)은 인쇄회로기판(print circuit board: PCB)를 포함할 수 있다.
제 1 패키지 기판(100)은 그의 상부에 형성된 제 1 리세스 영역(RS1)을 포함할 수 있다. 제 1 리세스 영역(RS1)은 후술되는 제 1 반도체 칩(200)이 실장되도록 제 1 패키지 기판(100)의 상부면(100a)이 함몰된 영역일 수 있다. 제 1 리세스 영역(RS1)은 제 1 패키지 기판(100)의 상부면(100a)으로부터 제 1 패키지 기판(100)의 내부를 향할 수 있다. 이때, 제 1 패키지 기판(100)의 상부면(100a)으로부터 제 1 리세스 영역(RS1)의 바닥면까지의 깊이는 5um 내지 60um일 수 있다. 바람직하게는, 제 1 패키지 기판(100)의 상부면(100a)으로부터 제 1 리세스 영역(RS1)의 바닥면까지의 깊이는 10um 내지 30um일 수 있다. 다른 관점에서, 제 1 패키지 기판(100)의 주변부는 제 1 리세스 영역(RS1)의 바닥면으로부터 상방으로 돌출될 수 있다. 제 1 리세스 영역(RS1)의 바닥면으로부터 제 1 패키지 기판(100)의 하부면(100b)까지의 두께는 50um 내지 100um일 수 있다. 제 1 리세스 영역(RS1)은 평면적 관점에서 제 1 패키지 기판(100)의 중심부 상에 제공될 수 있다. 도 2에 도시된 바와 같이, 제 1 리세스 영역(RS1)의 평면 형상을 사각형 또는 다각형 형태를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제 1 리세스 영역(RS1)의 평면 형상은 후술되는 제 1 반도체 칩(200)의 평면 형상에 대응될 수 있다.
제 1 패키지 기판(100)은 그의 상부에 배치되는 제 1 기판 패드들(110) 및 제 2 기판 패드들(120)을 가질 수 있다. 제 1 기판 패드들(110)은 제 1 리세스 영역(RS1)의 바닥면에 배치될 수 있다. 제 2 기판 패드들(120)은 제 1 패키지 기판(100)의 상부면(100a)에 배치될 수 있다. 이에 따라, 제 2 기판 패드들(120)은 제 1 패키지 기판(100)의 하부면(100b)으로부터 제 1 기판 패드들(110)보다 높은 레벨에 위치할 수 있다. 제 2 기판 패드들(120)은 제 1 리세스 영역(RS1)으로부터 이격되어 배치될 수 있다.
외부 단자들(150)은 제 1 패키지 기판(100)의 아래에 배치될 수 있다. 상세하게는, 외부 단자들(150)은 제 1 패키지 기판(100)의 하부면(100b) 상에 배치되는 단자 패드들(130) 상에 배치될 수 있다. 외부 단자들(150)은 솔더 볼들 또는 솔더 범프를 포함할 수 있고, 외부 단자들(150)의 종류에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태를 포함할 수 있다.
제 1 패키지 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 평면적 관점에서 제 1 패키지 기판(100)의 중심부 상에 제공될 수 있다. 제 1 반도체 칩(200)은 제 1 리세스 영역(RS1)과 오버랩(overlap)될 수 있다. 제 1 반도체 칩(200)은 제 1 패키지 기판(100) 상에서 제 1 리세스 영역(RS1)에 위치할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 반도체 칩(200)은 평면적 관점에서 제 1 리세스 영역(RS1)의 내측에 위치할 수 있다. 이때, 제 1 반도체 칩(200)의 측면으로부터 제 1 리세스 영역(RS1)의 내측면까지의 거리는 30um 내지 600um일 수 있다. 도 2에 도시된 바와 같이, 제 1 반도체 칩(200)의 평면 형상은 사각형 또는 다각형 형태일 수 있다. 제 1 반도체 칩(200)의 평면 형상은 제 1 리세스 영역(RS1)의 평면 형상에 대응될 수 있다. 이때, 제 1 리세스 영역(RS1)의 평면 형상은 제 1 반도체 칩(200)의 평면 형상보다 클 수 있다.
제 1 반도체 칩(200)은 제 1 패키지 기판(100) 상에 실장될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식으로 제 1 패키지 기판(100)의 제 1 기판 패드들(110)에 접속될 수 있다. 즉, 제 1 반도체 칩(200)은 솔더 볼들이나 솔더 범프와 같은 제 1 칩 단자들(210)에 의해 제 1 패키지 기판(100)과 전기적으로 연결될 수 있다. 제 1 칩 단자들(210)은 제 1 반도체 칩(200)의 하부면 상에 제공되는 칩 패드들(202) 상에 제공될 수 있다. 이하에서, 전기적으로 연결된다는 것은 직접 또는 간접적으로 연결되는 것을 포함할 수 있다. 칩 패드들(202)이 제공되는 제 1 반도체 칩(200)의 하부면은 반도체 칩 내의 집적 소자가 형성되는 활성면(active surface)일 수 있고, 제 1 반도체 칩(200)의 상부면은 비활성면(inactive surface)일 수 있다. 제 1 반도체 칩(200)은 로직 칩(logic chip) 또는 메모리 칩(memory chip)일 수 있다. 예를 들어, 메모리 칩은 DRAM, NAND flash, NOR flash, PRAM, ReRAM 또는 MRAM일 수 있다. 또는, 제 1 반도체 칩(200)은 어플리케이션 프로세서(application processor)와 같은 비메모리 칩으로 기능할 수 있다. 제 1 반도체 칩(200)은 제 1 패키지 기판(100)을 통해 외부 단자들(150)과 전기적으로 연결될 수 있다.
다른 실시예들에 따르면, 도 4에 도시된 바와 같이, 제 1 반도체 칩(200)과 제 1 패키지 기판(100) 사이의 공간은 언더필(under fill, 220)에 의해 채워질 수 있다. 언더필(220)은 제 1 반도체 칩(200)과 제 1 패키지 기판(100) 사이에서 제 1 칩 단자들(210)을 둘러쌀 수 있다. 언더필(220)은 제 1 반도체 칩(200)의 측면 상으로 돌출될 수 있다. 이때, 언더필(220)은 제 1 리세스 영역(RS1)의 내측면과 이격될 수 있다. 즉, 언더필(220)의 폭은 제 1 반도체 칩(200)의 폭보다 크고, 제 1 리세스 영역(RS1)의 폭보다 작을 수 있다.
도 1을 다시 참조하여, 제 1 패키지 기판(100) 상에 인터포저(interposer) 기판(300)이 배치될 수 있다. 인터포저 기판(300)은 절연 기판을 포함할 수 있다. 예를 들어, 인터포저 기판(300)은 인쇄회로기판(prit circuit board: PCB)를 포함할 수 있다. 인터포저 기판(300)은 제 1 패키지 기판(100)과 동일한 물질로 구성될 수 있다. 이와는 다르게, 인터포저 기판(300)은 실리콘(Si)을 포함할 수 있다. 인터포저 기판(300)은 제 1 반도체 칩(200) 상에 배치될 수 있다. 인터포저 기판(300)의 폭은 제 1 반도체 칩(200)의 폭보다 클 수 있다. 이 경우, 인터포저 기판(300)은 제 1 반도체 칩(200)의 일측 상으로 돌출될 수 있다. 인터포저 기판(300)은 인터포저 기판(300)의 하부면 상에 배치되는 제 3 기판 패드들(310) 및 인터포저 기판(300)의 상부면 상에 배치되는 제 4 기판 패드들(320)을 가질 수 있다. 제 3 기판 패드들(310)은 인터포저 기판(300)의 외각부 상에 배치될 수 있다.
인터포저 기판(300)은 제 1 패키지 기판(100) 상에 실장될 수 있다. 인터포저 기판(300)과 제 1 패키지 기판(100)은 연결 단자들(330)에 의해 전기적으로 연결될 수 있다. 예를 들어, 인터포저 기판(300)은 플립 칩(flip chip) 방식으로 제 1 패키지 기판(100) 상에 실장될 수 있다. 즉, 연결 단자들(330)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다. 연결 단자들(330)은 인터포저 기판(300)의 하부면의 제 3 기판 패드들(310)과 제 1 패키지 기판(100)의 제 2 기판 패드들(120)을 연결할 수 있다. 이때, 제 1 패키지 기판(100)의 상부면(100a)과 인터포저 기판(300)의 하부면 사이의 거리는 60um 내지 200um일 수 있다.
본 발명의 실시예들에 따르면, 연결 단자들(330)이 접속되는 패키지 기판(100)의 제 2 기판 패드들(120)은 제 1 반도체 칩(200)의 칩 단자들(210)이 접속되는 패키지 기판(100)의 제 1 기판 패드들(110)보다 높은 레벨에 위치할 수 있다. 제 2 기판 패드들(120)과 인터포저 기판(300)의 하부면 사이의 거리는 제 1 기판 패드들(110)과 인터포저 기판(300)의 하부면 사이의 거리보다 작을 수 있다. 즉, 제 2 기판 패드들(120)과 제 3 기판 패드들(310) 사이의 거리가 작을 수 있으며, 연결 단자들(330)이 제 2 기판 패드들(120)과 제 3 기판 패드들(310)을 안정적으로 연결할 수 있다. 이에 따라, 전기적 특성이 향상되고, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
인터포저 기판(300)은 제 1 패키지 기판(100)과 인터포저 기판(300) 사이에서 제 1 반도체 칩(200)의 상부면에 접착될 수 있다. 인터포저 기판(300)은 인터포저 기판(300)과 제 1 반도체 칩(200) 사이에 개재되는 접착층(400)을 이용하여 제 1 반도체 칩(200)의 상부면에 접착될 수 있다. 구체적으로는, 접착층(400)은 인터포저 기판(300)은 그의 하부에 형성된 제 2 리세스 영역(RS2) 내에 제공될 수 있다.
제 2 리세스 영역(RS2)은 접착층(400)이 배치되도록 인터포저 기판(300)의 하부면이 함몰된 영역일 수 있다. 제 2 리세스 영역(RS2)은 인터포저 기판(300)의 하부면으로부터 인터포저 기판(300)의 내부를 향할 수 있다. 이때, 인터포저 기판(300)의 하부면으로부터 제 2 리세스 영역(RS2)의 바닥면까지의 깊이는 10um 내지 50um일 수 있다. 바람직하게는, 인터포저 기판(300)의 하부면으로부터 제 2 리세스 영역(RS2)의 바닥면까지의 깊이는 5um 내지 30um일 수 있다. 제 1 반도체 칩(200)은 제 2 리세스 영역(RS2)과 오버랩(overlap)될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제 1 반도체 칩(200)은 평면적 관점에서 제 2 리세스 영역(RS2)의 내측에 위치할 수 있다. 제 2 리세스 영역(RS2)의 내측면은 제 1 반도체 칩(200)의 측면과 동일한 평면 상에 위치하거나, 또는 제 1 반도체 칩(200)의 측면으로부터 이격되어 배치될 수 있다. 제 2 리세스 영역(RS2)의 평면 형상을 사각형 또는 다각형 형태를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제 2 리세스 영역(RS2)의 평면 형상은 제 1 반도체 칩(200)의 평면 형상에 대응될 수 있다. 이때, 제 2 리세스 영역(RS2)의 평면 형상은 제 1 반도체 칩(200)의 평면 형상과 동일하거나 또는 클 수 있다.
접착층(400)은 제 2 리세스 영역(RS2) 내부를 채울 수 있다. 접착층(400)은 제 2 리세스 영역(RS2)의 내측면들과 바막면, 그리고 제 1 반도체 칩(200)의 상부면과 접할 수 있다. 도 1 및 도 3에 도시된 바와 같이, 제 2 리세스 영역(RS2)의 평면 형상이 제 1 반도체 칩(200)의 평면 형상보다 크게 제공될 경우, 접착층(400)의 하부면의 중심부 일부는 제 1 반도체 칩(200)에 의해 덮이고, 접착층(400)의 하부면의 외각부 일부는 노출될 수 있다. 다른 관점에서, 접착층(400)은 제 1 반도체 칩(200)의 측면으로부터 돌출될 수 있다. 이때, 접착층(400)의 하부면은 인터포저 기판(300)의 하부면과 동일한 레벨에 제공될 수 있다. 이에 따라, 제 1 반도체 칩(200)의 상부면은 인터포저 기판(300)의 하부면과 동일한 레벨에 위치할 수 있다. 이와는 다르게, 접착층(400)의 하부면은 인터포저 기판(300)의 하부면보다 높은 레벨에 위치할 수 있다. 이에 따라, 제 1 반도체 칩(200)의 상부면은 인터포저 기판(300)의 하부면보다 높은 레벨에 위치할 수 있으며, 제 1 반도체 칩(200)의 상부 일부가 제 2 리세스 영역(RS2)에 삽입될 수 있다.
본 발명의 실시예들에 따르면, 접착층(400)을 이용하여 인터포저 기판(300)과 제 1 반도체 칩(200)을 접착할 수 있다. 이에 따라, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다. 더하여, 접착층(400)이 인터포저 기판(300) 내부로 매립됨에 따라, 제 1 반도체 칩(200)과 인터포저 기판(300) 사이의 간격이 적거나 없을 수 있으며, 더하여 제 1 패키지 기판(100)과 인터포저 기판(300) 사이의 간격이 작을 수 있다. 이에 따라, 소형화된 반도체 패키지가 제공될 수 있다.
접착층(400)은 제 2 리세스 영역(RS2)을 채우는 접착 부재(410) 및 접착 부재(410) 내에 분산되어 있는 열전도 부재들(420)을 포함할 수 있다.
접착 부재(410)는 필름 형태를 가질 수 있다. 접착 부재(410)는 비전도성 물질을 포함할 수 있다. 접착 부재(410)는 접착성 폴리머를 포함할 수 있다. 예를 들어, 접착 부재(410)는 아크릴계 폴리머, 에폭시계 폴리머 또는 우레탄계 폴리머를 포함할 수 있다. 접착 부재(410)는 이에 한정되지 않으며, 본 기술 분야에서 알려진 임의의 접착성 폴리머를 포함할 수 있다.
열전도 부재들(420)은 비드(bead), 와이어(wire) 또는 로드(rod)와 같은 형태를 가질 수 있다. 열전도 부재들(420)의 장축의 길이는 제 2 리세스 영역(RS2)의 바닥면과 제 1 반도체 칩(200)의 상부면 사이의 간격보다 작을 수 있다. 열전도 부재들(420)은 접착 부재(410) 내에 분산되어 있을 수 있다. 열전도 부재들(420)은 접착 부재(410)의 체적에 대하여 1% 내지 50%의 부피율(volume fraction)로 제공될 수 있다. 열전도 부재들(420)은 접착 부재(410)의 열전도율을 향상시킬 수 있다. 이에 따라, 접착층(400)의 열전도율이 향상될 수 있다. 열전도 부재들(420)은 절연성 물질을 포함할 수 있다. 열전도 부재들(420)은 열전도율이 높을 물질을 포함할 수 있다. 예를 들어, 열전도 부재들(420)은 비정질 실리콘 산화물(amorphous-SiO2), 결정질 실리콘 산화물(crystalline-SiO2), 알루미늄 산화물(Al2O3), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 실리콘 탄화물(SiC), 알루미늄 진화물(AlN), 베릴륨 산화물(BeO), 질화 붕소(BN) 또는 다이아몬드 중 적어도 하나를 포함할 수 있다. 이외에도, 열전도 부재들(420)은 금속 또는 열전도율이 높은 다른 절연성 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 접착층(400) 내부에 열전도율이 높은 열전도 부재들(420)을 포함할 수 있으며, 접착층(400)의 열전도율이 향상될 수 있다. 이에 따라, 제 1 반도체 칩(200)에서 발생하는 열이 인터포저 기판(300)을 통하여 외부로 효율적으로 방출될 수 있으며, 열적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
제 1 패키지 기판(100) 상에 제 1 몰딩막(500)이 제공될 수 있다. 제 1 몰딩막(500)은 제 1 패키지 기판(100)과 인터포저 기판(300) 사이의 공간을 채울 수 있다. 제 1 몰딩막(500)은 제 1 패키지 기판(100)의 상부면(100a) 상에서 연결 단자들(330)을 둘러쌀 수 있다. 제 1 몰딩막(500)은 제 1 리세스 영역(RS1)의 내부 및 제 1 리세스 영역(RS1)의 상방에서 제 1 반도체 칩(200)을 둘러쌀 수 있다. 도 1 및 도 3에 도시된 바와 같이, 제 2 리세스 영역(RS2)의 평면 형상이 제 1 반도체 칩(200)의 평면 형상보다 크게 제공될 경우, 제 1 몰딩막(500)은 노출되는 접착층(400)의 하부면과 접할 수 있다. 더하여, 제 1 몰딩막(500)은 제 1 리세스 영역(RS1)의 바닥면과 제 1 반도체 칩(200) 사이의 공간을 채울 수 있다. 제 1 리세스 영역(RS1)의 바닥면과 제 1 반도체 칩(200) 사이에서 제 1 몰딩막(500)은 제 1 칩 단자들(210)을 둘러쌀 수 있다. 도 4에서와 같이 제 1 반도체 칩(200)과 제 1 패키지 기판(100) 사이의 공간에 언더필(under fill, 220)이 제공되는 경우, 제 1 리세스 영역(RS1) 사이에서 제 1 몰딩막(500)은 언더필(220)을 둘러쌀 수 있다.
하부 패키지(LP) 상에 상부 패키지(UP)가 제공될 수 있다. 상부 패키지(UP)는 제 2 패키지 기판(610), 제 2 반도체 칩(620) 및 제 2 몰딩막(630)을 포함할 수 있다.
제 2 패키지 기판(610)은 인터포저 기판(300) 상에 배치될 수 있다. 이때, 제 2 패키지 기판(610)은 인터포저 기판(300)으로부터 수직으로 이격될 수 있다. 제 2 패키지 기판(610)은 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 또는, 제 2 패키지 기판(610)은 절연막과 배선층이 교차로 적층된 구조일 수 있다.
제 2 패키지 기판(610)은 인터포저 기판(300) 상에 실장될 수 있다. 예를 들어, 제 2 패키지 기판(610)의 아래에 기판 단자들(615)이 배치될 수 있다. 기판 단자들(615)은 인터포저 기판(300)의 제 4 기판 패드들(320)에 접속될 수 있다. 기판 단자들(615)은 솔더 볼들 또는 솔더 범프들을 포함할 수 있다.
제 2 패키지 기판(610) 상에 적어도 하나의 제 2 반도체 칩(620)이 배치될 수 있다. 제 2 반도체 칩들(620)은 평면적인 관점에서 서로 이격되어 배치될 수 있다. 제 2 반도체 칩들(620)은 제 2 패키지 기판(610)의 상부면 상에 실장될 수 있다. 예를 들어, 제 2 반도체 칩들(620)은 플립 칩 본딩(flip chip bonding) 방식으로 제 2 패키지 기판(610)의 기판 패드들 상에 실장될 수 있다. 즉, 제 2 반도체 칩들(620)은 솔더 볼들이나 솔더 범프와 같은 제 2 칩 단자들(622)에 의해 제 2 패키지 기판(610)과 전기적으로 연결될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 제 2 반도체 칩(620)은 본딩 와이어 등과 같은 다양한 실장 수단에 의해 제 2 패키지 기판(610) 상에 실장될 수 있다. 제 2 반도체 칩들(620)은 예를 들어, 로직 칩(logic chip) 또는 메모리 칩(memory chip)일 수 있다. 제 2 반도체 칩들(620)은 제 2 패키지 기판(610) 및 인터포저 기판(300)을 통해 제 1 패키지 기판(100)의 외부 단자들(150)과 전기적으로 연결될 수 있다. 도 1에서는 둘의 제 2 반도체 칩들(620)을 포함하는 것을 도시하였으나, 제 2 반도체 칩(620)은 하나만 제공되거나, 셋 이상의 복수로 제공될 수도 있다.
제 2 패키지 기판(610) 상에 제 2 몰딩막(630)이 제공될 수 있다. 제 2 몰딩막(630)은 제 2 패키지 기판(610)의 상부면 상에서 제 2 반도체 칩들(620)을 둘러쌀 수 있다. 예를 들어, 제 2 몰딩막(630)은 제 2 패키지 기판(610) 상에서 제 2 반도체 칩들(620)을 매립(embedded)할 수 있다.
상기와 같이 반도체 패키지가 제공될 수 있다.
도 5는 본 발명의 실시예들에 다른 반도체 패키지를 설명하기 위한 단면도이다. 도 6 내지 도 8은 도 5의 패키지 기판을 설명하기 위한 평면도들로, 제 1 패키지 기판 및 제 1 반도체 칩을 상방에서 바라본 도면들이다. 이하의 실시예들에서, 도 1 내지 도 4의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 4의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 5를 참조하여, 제 1 패키지 기판(100-1)은 제 1 리세스 영역(RS1, 도 1 참조)가 제공되지 않을 수 있다. 이 경우, 제 1 패키지 기판(100-1)은 제 1 패키지 기판(100-1)의 상부면(100c)으로부터 인터포저 기판을 향하여 연장되는 돌출부(140)를 가질 수 있다. 제 1 패키지 기판(100-1)의 상부면(100c)으로부터 돌출부(140)의 상부면까지의 거리는 5um 내지 60um일 수 있다. 돌출부(140)는 제 1 패키지 기판(100-1)의 외각부 상에 배치될 수 있다. 돌출부(140)는 제 1 반도체 칩(200)의 일측에 배치될 수 있다. 돌출부(140)은 제 1 반도체 칩(200)의 측면으로부터 이격되도록 배치될 수 있다. 제 1 반도체 칩(200)의 측면으로부터 돌출부(140)까지의 거리는 30um 내지 600um일 수 있다.
평면적 관점에서, 돌출부(140)는 제 1 반도체 칩(200)을 둘러쌀 수 있다. 구체적으로, 돌출부(140)는 돌출부(140)와 마주하는 제 1 반도체 칩(200)의 측면을 따라 연장되는 라인 형상을 가질 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 돌출부(140)는 평면적 관점에서 제 1 반도체 칩(200)을 둘러싸도록 형성되는 고리 형상을 가질 수 있다. 돌출부(140)에 의해 둘러싸이는 제 1 패키지 기판(100-1) 상의 공간은 도 1을 참조하여 설명한 제 1 리세스 영역(RS1)에 대응될 수 있다. 즉, 제 1 반도체 칩(200)은 돌출부(140)에 의해 정의되는 영역 상에 배치될 수 있다. 돌출부(140)의 평면 형상은 제 1 반도체 칩(200)의 평면 형상에 대응될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 평면 형상이 사각형일 경우, 돌출부(140)의 평면 형상은 사각 링일 수 있다. 패키지 기판(100-1)의 제 1 기판 패드들(110)은 돌출부(140) 상에 배치될 수 있다. 제 1 기판 패드들(110)은 돌출부(140)의 상부면 상에서 제 1 반도체 칩(200)을 둘러싸는 방향을 따라 배열될 수 있다.
이와는 다르게, 도 7에 도시된 바와 같이, 돌출부(140)는 복수로 제공될 수 있으며, 돌출부들(140)은 제 1 반도체 칩(200)의 측면들 상에 각각 제공될 수 있다. 돌출부들(140) 각각은 그들과 마주하는 제 1 반도체 칩(200)의 측면을 따라 연장되는 라인 형상을 가질 수 있다. 제 1 기판 패드들(110)은 돌출부(140)의 상부면 상에서 돌출부(140)가 연장되는 방향(일 예로, 제 1 반도체 칩(200)의 측면과 평행한 방향)을 따라 배열될 수 있다.
이와는 또 다르게, 도 8에 도시된 바와 같이, 돌출부(140)는 복수로 제공될 수 있으며, 돌출부들(140)은 제 1 반도체 칩(200)의 측면들 상에 제공될 수 있다. 돌출부들(140) 각각은 제 1 패키지 기판(100-1)의 상부면(100c)으로부터 인터포저 기판(300)을 향하는 기둥 형상을 가질 수 있다. 제 1 반도체 칩(200)의 측면들 상에서 돌출부들(140)은 제 1 반도체 칩(200)의 측면들과 평행한 방향으로 상오 이격되도록 배열될 수 있다. 제 1 기판 패드들(110)은 각각 하나의 돌출부(140)의 상부면 상에 배치될 수 있다.
제 1 반도체 칩(200)과 제 1 패키지 기판(100-1) 사이의 공간은 언더필(under fill, 220)에 의해 채워질 수 있다. 언더필(220)은 제 1 반도체 칩(200)과 제 1 패키지 기판(100-1) 사이에서 제 1 칩 단자들(210)을 둘러쌀 수 있다. 언더필(220)은 제 1 반도체 칩(200)의 측면 상으로 돌출될 수 있다. 이때, 언더필(220)은 돌출부들(140)의 사이에 배치될 수 있다.
본 발명의 실시예들에 따르면, 패키지 기판(100-1)의 돌출부(140) 상에 위치하는 제 2 기판 패드들(120)은 패키지 기판(100-1)의 제 1 기판 패드들(110)보다 높은 레벨에 위치할 수 있다. 제 2 기판 패드들(120)과 인터포저 기판(300)의 하부면 사이의 거리는 제 1 기판 패드들(110)과 인터포저 기판(300)의 하부면 사이의 거리보다 작을 수 있다. 즉, 제 2 기판 패드들(120)과 제 3 기판 패드들(310) 사이의 거리가 작을 수 있으며, 연결 단자들(330)이 제 2 기판 패드들(120)과 제 3 기판 패드들(310)을 안정적으로 연결할 수 있다. 이에 따라, 전기적 특성이 향상되고, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9를 참조하여, 제 1 패키지 기판(100-2)은 재배선 기판을 포함할 수 있다. 예를 들어, 제 1 패키지 기판(100-2)은 순차적으로 적층되어 제공되는 복수의 절연 패턴들(102) 및 절연 패턴들(102) 내에 매립되는 배선 패턴들(104)을 포함할 수 있다. 제 1 패키지 기판(100-2)은 그의 상부에 형성된 제 1 리세스 영역(RS1-1)을 포함할 수 있다. 예를 들어, 제 1 리세스 영역(RS1-1)은 절연 패턴들(102) 중 최상단에 배치되는 절연 패턴(102a)의 일부가 제거되어 형성될 수 있다. 이때, 제 1 패키지 기판(100-2)의 상부면으로부터 제 1 리세스 영역(RS1-1)의 바닥면까지의 깊이는 5um 내지 60um일 수 있다. 절연 패턴들(102) 중 최하단에 배치되는 절연 패턴(102b)은 배선 패턴들(104)의 일부를 노출시킬 수 있으며, 상기 노출되는 배선 패턴들(104)은 제 1 패키지 기판(100-2)에 외부 단자들(150)을 연결시키기 위한 단자 패드들(130)에 해당할 수 있다. 절연 패턴들(102) 중 최상단에 배치되는 절연 패턴(102a)은 배선 패턴들(104)의 일부를 노출시킬 수 있으며, 제 1 리세스 영역(RS1-1)의 바닥면에서 노출되는 배선 패턴들(104)은 제 1 반도체 칩(200)이 실장되기 위한 제 1 기판 패드들(110)에 해당할 수 있으며, 제 1 패키지 기판(100-2)의 상부면에서 노출되는 배선 패턴들(104)은 인터포저 기판(300)이 실장되기 위한 제 2 기판 패드들(120)에 해당할 수 있다.
제 1 패키지 기판(100-2) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 평면적 관점에서 제 1 패키지 기판(100)의 중심부 상에 제공될 수 있다. 제 1 반도체 칩(200)의 하부 일부는 제 1 리세스 영역(RS1-1)에 삽입될 수 있다. 제 1 반도체 칩(200)의 폭은 제 1 리세스 영역(RS1-1)의 폭과 동일할 수 있으며, 제 1 반도체 칩(200)의 평면 형상은 제 1 리세스 영역(RS1-1)의 평면 형상과 동일할 수 있다. 즉, 제 1 반도체 칩(200)의 측면은 제 1 리세스 영역(RS1-1)의 내측면과 접할 수 있다. 제 1 패키지 기판(100-2)의 절연 패턴들(102) 중 최상단에 배치되는 절연 패턴(102a)은 제 1 반도체 칩(200)의 측면 일부를 덮을 수 있다. 제 1 반도체 칩(200)의 하부면은 제 1 리세스 영역(RS1-1)의 바닥면과 접할 수 있다. 제 1 반도체 칩(200)은 제 1 패키지 기판(100) 상에 실장될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 다이렉트 본딩(direct bonding) 방식으로 제 1 패키지 기판(100)의 제 1 기판 패드들(110)에 접속될 수 있다. 즉, 제 1 반도체 칩(200)의 칩 패드들(202)이 제 1 패키지 기판(100)의 제 1 기판 패드들(110)과 직접적으로 접할 수 있다.
인터포저 기판(300)은 제 1 패키지 기판(100-2) 상에 실장될 수 있다. 인터포저 기판(300)과 제 1 패키지 기판(100-2)은 관통 전극들(330-1)에 의해 전기적으로 연결될 수 있다. 관통 전극들(330-1)은 제 1 몰딩막(500)을 수직으로 관통하는 관통 비아(trough via)일 수 있다. 예를 들어, 관통 전극들(330-1)은 제 1 패키지 기판(100-2)과 인터포저 기판(300) 사이의 공간을 채우는 제 1 몰딩막(500)을 관통하여 제 1 패키지 기판(100-2)의 제 2 기판 패드들(120)에 접속될 수 있다. 관통 전극들(330-1)은 제 2 기판 패드들(120)과 동일한 물질을 포함할 수 있다. 관통 전극들(330-1)의 일부는 최상단의 절연 패턴(102a) 내로 연장될 수 있다. 관통 전극들(330-1)의 폭은 제 1 패키지 기판(100-2)으로부터 인터포저 기판(300)을 향할수록 감소할 수 있다. 도시하지는 않았으나, 관통 전극들(330-1)과 제 1 몰딩막(500) 사이에 시드막이 제공될 수 있다. 관통 전극들(330-1)은 인터포저 기판(300)의 제 3 기판 패드들(310)에 접속될 수 있다.
도 10 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하여, 인터포저 기판(300)이 제공될 수 있다. 인터포저 기판(300)은 그의 상부면 상에 제공되는 제 3 기판 패드들(310) 및 그의 하부면 상에 제공되는 제 4 기판 패드들(320)을 포함할 수 있다.
인터포저 기판(300)에 제 2 리세스 영역들(RS2)이 형성될 수 있다. 제 2 리세스 영역들(RS2)은 각각 실장 영역(MR) 상에 형성될 수 있다. 제 2 리세스 영역들(RS2)은 인터포저 기판(300)의 상부면으로부터 그의 내부를 향라도록 형성될 수 있다. 각각의 실장 영역(MR)은 분리 영역(SR)을 사이에 두고 이격될 수 있다. 본 명세서에서 실장 영역(MR)은 각각 하나의 반도체 패키지가 형성되는 영역으로 정의되고, 분리 영역(SR)은 형성된 반도체 패키지들을 분리하기 위하여 쏘잉(sawing) 공정이 수행되는 영역으로 정의된다.
도 11을 참조하여, 제 2 리세스 영역들(RS2) 내에 접착층들(400)이 채워질 수 있다. 예를 들어, 유체 형태의 접착 부재(410)에 열전도 부재들(420)을 혼합한 후, 접착 부재(410)를 제 2 리세스 영역들(RS2) 내에 주입하고, 이후 접착 부재(410)를 경화시켜 접착층들(400)이 형성될 수 있다. 또는, 접착 부재(410) 내에 열전도 부재들(420)이 분산되어 있는 필름 형태의 접착층들(400)을 각각 제 2 리세스 영역들(RS2) 내에 삽입할 수 있다. 접착층들(400)의 상부면은 인터포저 기판(300)의 상부면과 공면을 이룰 수 있다 이와는 다르게, 접착층들(400)의 상부면은 인터포저 기판(300)의 상부면보다 낮은 레벨에 위치할 수 있다.
도 12를 참조하여, 인터포저 기판(300)에 제 1 반도체 칩들(200)이 부착될 수 있다. 상세하게는, 제 1 반도체 칩들(200) 각각은 실장 영역들(MR) 상에 배치될 수 있다. 제 1 반도체 칩들(200)의 비활성면(inactive surface)이 인터포저 기판(300)을 향하도록 제 1 반도체 칩들(200)이 인터포저 기판(300) 상에 위치될 수 있다. 이후, 제 1 반도체 칩들(200)의 상기 비활성면이 접착층들(400)에 접착될 수 있다. 제 1 반도체 칩들(200)은 평면적 관점에서 접착층들(400)의 내측에 위치하도록 인터포저 기판(300)에 접착될 수 있다.
본 발명의 실시예들에 따르면, 접착층들(400)이 인터포저 기판(300)의 제 2 리세스 영역들(RS2) 내에 위치하게 되며, 이에 따라 인터포저 기판(300)과 제 1 반도체 칩들(200)이 접착된 구조체는 그 높이가 작을 수 있다. 이에 따라, 소형화된 반도체 패키지가 제조될 수 있다.
도 13을 참조하여, 인터포저 기판(300) 기판 상에 연결 단자들(330) 및 제 1 칩 단자들(210)이 제공될 수 있다. 인터포저 기판(300) 상에 연결 단자들(330)이 부착되고, 제 1 반도체 칩들(200) 상에 제 1 칩 단자들(210)이 부착될 수 있다. 예를 들어, 연결 단자들(330) 및 제 1 칩 단자들(210)은 솔더 볼(solder ball)과 같은 솔더링 부재를 패드들(202, 310) 상에 부착하여 형성될 수 있다. 연결 단자들(330) 각각은 인터포저 기판(300)의 제 3 기판 패드들(310)에 접하도록 형성되고, 제 1 칩 단자들(210) 각각은 제 1 반도체 칩(200)의 칩 패드들(202)에 접하도록 형성될 수 있다. 연결 단자들(330)은 제 1 칩 단자들(210)을 형성하는 단계에서 함께 형성될 수도 있으며, 제 1 칩 단자들(210)과는 별도로 형성될 수 있다.
도 14를 참조하여, 제 1 패키지 기판들(100)이 인터포저 기판(300) 상에 제공될 수 있다. 제 1 패키지 기판들(100) 각각은 그의 하부에 형성된 제 1 리세스 영역(RS1)을 가질 수 있다. 제 1 패키지 기판(100)은 그의 하부에 배치되는 제 1 기판 패드들(110) 및 제 2 기판 패드들(120)을 가질 수 있다. 제 1 기판 패드들(110)은 제 1 리세스 영역(RS1)의 바닥면에 배치될 수 있다. 제 2 기판 패드들(120)은 제 1 패키지 기판(100)의 하부면에 배치될 수 있다.
제 1 패키지 기판들(100) 각각은 실장 영역들(MR) 상에 배치될 수 있다. 제 1 패키지 기판들(100) 각각은 그의 제 1 리세스 영역(RS1)이 제 1 반도체 칩들(200) 상에 위치하도록 배치될 수 있다. 이때, 제 1 기판 패드들(110)의 위치는 수직적으로 제 1 반도체 칩(200)의 칩 패드들(202)의 위치에 대응될 수 있으며, 제 2 기판 패드들(120)의 위치는 수직적으로 인터포저 기판(300)의 제 3 기판 패드들(310)의 위치에 대응될 수 있다.
이후, 제 1 패키지 기판들(100)이 인터포저 기판(300) 및 제 1 반도체 칩들(200)에 실장될 수 있다. 예를 들어, 제 1 칩 단자들(210)이 각각 칩 패드들(202)에 접하고, 연결 단자들(330)이 각각 제 3 기판 패드들(310)에 접하도록, 제 1 패키지 기판들(100)이 인터포저 기판(300) 상에 배치될 수 있다. 이때, 제 1 반도체 칩들(200)은 각각 제 1 패키지 기판들(100)의 제 1 리세스 영역(RS1)에 삽입될 수 있다. 이후, 제 1 칩 단자들(210) 및 연결 단자들(330)에 리플로우(reflow) 공정이 수행되어, 칩 패드들(202)과 제 1 기판 패드들(110)이 연결되고, 제 3 기판 패드들(310)과 제 2 기판 패드들(120)이 연결될 수 있다.
다른 실시예들에 따르면, 제 1 패키지 기판들(100)이 실장되기 전에, 제 1 반도체 칩들(200)의 상부면 상에 언더필이 제공될 수 있다. 상기 언더필을 상기 리플로우 공정 후 제 1 반도체 칩들(200)과 제 1 패키지 기판들(100)의 제 1 리세스 영역들(RS1)의 바닥면 사이의 공간을 채울 수 있다. 이 경우, 도 2를 참조하여 설명한 반도체 패키지가 형성될 수 있다. 이후 도 14의 실시예를 기준으로 계속 설명한다.
제 1 패키지 기판들(100)에 제 1 리세스 영역들(RS1)이 형성되지 않는 경우, 제 1 패키지 기판들(100)과 인터포저 기판(300) 사이에 위치하는 제 1 반도체 칩들(200)에 의해, 제 3 기판 패드들(310)과 제 2 기판 패드들(120) 사이의 거리가 멀 수 있다. 이 경우, 제 3 기판 패드들(310) 상에 제공되는 상부 연결 단자 및 제 2 기판 패드들(120) 상에 제공되는 하부 연결 단자를 이용하여, 제 3 기판 패드들(310)과 제 2 기판 패드들(120)을 연결하여야 한다. 이때, 상술한 리플로우 공정에서 상기 상부 연결 단자와 상기 하부 연결 단자의 정렬이 어려울 수 있다. 또한, 상기 상부 연결 단자와 상기 하부 연결 단자가 융합되어 형성되는 연결 단자는 솔더 부재의 양이 많을 수 있으며, 상기한 리플로우 공정에서 상기 연결 단자와 인접한 다른 연결 단자 또는 패드들에 연결되는 브릿지 현상이 발생할 수 있다.
본 발명의 실시예들에 따르면, 제 1 반도체 칩들(200)이 제 1 패키지 기판들(100)의 제 1 리세스 영역들(RS1)에 삽입되도록 형성됨에 따라, 제 3 기판 패드들(310)과 제 2 기판 패드들(120)의 간격이 작을 수 있다. 제 3 기판 패드들(310)과 제 2 기판 패드들(120)은 그들 사이에 제공되는 하나의 연결 단자(330)에 의해 연결될 수 있다. 이에 따라, 제 3 기판 패드들(310)과 제 2 기판 패드들(120)의 정렬 및 연결이 용이할 수 있으며, 제 3 기판 패드들(310)과 제 2 기판 패드들(120)의 연결 불량이 발생하지 않을 수 있다.
다른 실시예들에 따르면, 도 15에 도시된 바와 같이, 제 1 패키지 기판들(100-1) 각각은 그의 하부면 상으로 돌출되는 돌출부들(140)을 가질 수 있다. 제 1 기판 패드들(110)은 제 1 리세스 영역(RS1)의 바닥면에 배치될 수 있다. 제 2 기판 패드들(120)은 돌출부들(140)의 하부면에 배치될 수 있다. 제 1 패키지 기판들(100-1)이 인터포저 기판(300)에 실장될 수 있다. 예를 들어, 제 1 칩 단자들(210)이 각각 칩 패드들(202)에 접하고, 연결 단자들(330)이 각각 제 3 기판 패드들(310)에 접하도록, 제 1 패키지 기판들(100-1)이 인터포저 기판(300) 상에 배치될 수 있다. 이때, 평면적 관점에서 제 1 반도체 칩들(200)은 돌출부들(140) 사이에 위치할 수 있다. 이후, 제 1 칩 단자들(210) 및 연결 단자들(330)에 리플로우(reflow) 공정이 수행되어, 칩 패드들(202)과 제 1 기판 패드들(110)이 연결되고, 제 3 기판 패드들(310)과 제 2 기판 패드들(120)이 연결될 수 있다.
본 발명의 실시예들에 따르면, 제 2 기판 패드들(120)이 돌출부들(140)의 하부면 상에 형성됨에 따라, 제 3 기판 패드들(310)과 제 2 기판 패드들(120)의 간격이 작을 수 있다. 제 3 기판 패드들(310)과 제 2 기판 패드들(120)은 그들 사이에 제공되는 하나의 연결 단자(330)에 의해 연결될 수 있다. 이에 따라, 제 3 기판 패드들(310)과 제 2 기판 패드들(120)의 정렬 및 연결이 용이할 수 있으며, 제 3 기판 패드들(310)과 제 2 기판 패드들(120)의 연결 불량이 발생하지 않을 수 있다. 이하, 도 14를 기준으로 계속 설명한다.
도 16을 참조하여, 인터포저 기판(300)과 제 1 패키지 기판들(100) 사이에 몰딩막(500, 도 1 참조)이 형성될 수 있다. 예를 들어, 제 1 패키지 기판들(100) 사이의 공간을 통해 몰딩 부재(510)가 주입될 수 있다. 몰딩 부재(510)는 인터포저 기판(300)과 제 1 패키지 기판들(100) 사이의 공간을 채울 수 있다.
이후, 몰딩 부재(510)가 경화되어 몰딩막(500, 도 1 참조)이 형성될 수 있다.
도 1을 다시 참조하여, 쏘잉(swaing)과 같은 싱귤레이션(singulation) 공정을 통해 하부 패키지(LP)들을 형성할 수 있다. 상기 쏘잉 공정에 의해 인터포저 기판(300) 및 몰딩막(500)이 함께 절단될 수 있다. 상기 쏘잉 공정은 분리 영역(SR) 상에 수행될 수 있다.
하부 패키지(LP) 상에 상부 패키지(UP)가 실장될 수 있다. 상부 패키지(UP)는 제 2 패키지 기판(610), 제 2 반도체 칩(620) 및 제 2 몰딩막(630)을 포함할 수 있다. 상부 패키지(UP)는 제 2 패키지 기판(610)의 하부면 상에 제공되는 기판 단자들(615)을 이용하여 하부 패키지(LP)에 실장될 수 있다.
이후, 제 1 패키지 기판(100)의 아래에 외부 단자들(150)이 제공될 수 있다. 상기와 같이, 도 1을 참조하여 설명한 반도체 패키지가 형성될 수 있다.
도 17 및 도 18은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 17을 참조하여, 도 13의 결과물 상에, 제 1 패키지 기판(100)이 제공될 수 있다. 제 1 패키지 기판(100)은 실장 영역들(MR) 및 분리 영역(SR)을 덮을 수 있다. 제 1 패키지 기판(100)은 그의 하부에 형성된 제 1 리세스 영역들(RS1)을 가질 수 있다. 제 1 패키지 기판(100)은 그의 제 1 리세스 영역들(RS1)이 각각 제 1 반도체 칩들(200) 상에 위치하도록 배치될 수 있다.
이후, 제 1 패키지 기판(100)이 인터포저 기판(300) 및 제 1 반도체 칩들(200)에 실장될 수 있다. 제 1 반도체 칩들(200)은 각각 제 1 패키지 기판들(100)의 제 1 리세스 영역(RS1)에 삽입될 수 있다. 이후, 제 1 칩 단자들(210) 및 연결 단자들(330)에 리플로우(reflow) 공정이 수행되어, 칩 패드들(202)과 제 1 기판 패드들(110)이 연결되고, 제 3 기판 패드들(310)과 제 2 기판 패드들(120)이 연결될 수 있다.
도 18을 참조하여, 인터포저 기판(300)과 제 1 패키지 기판(100) 사이에 몰딩막(500, 도 1 참조)이 형성될 수 있다. 예를 들어, 인터포저 기판(300)과 제 1 패키지 기판(100) 사이에 몰딩 부재(510)가 주입될 수 있다. 몰딩 부재(510)는 인터포저 기판(300)과 제 1 패키지 기판(100) 사이의 공간을 채울 수 있다. 이후, 몰딩 부재(510)가 경화되어 몰딩막(500, 도 1 참조)이 형성될 수 있다.
도 1을 참조하여, 쏘잉(sawing)과 같은 싱귤레이션 공정을 통해 하부 패키지(LP)들을 형성할 수 있다. 상기 쏘잉 공정에 의해 인터포저 기판(300), 몰딩막(500) 및 제 1 패키지 기판(100)이 함께 절단될 수 있다. 상기 쏘잉 공정은 분리 영역(SR) 상에 수행될 수 있다.
이후, 하부 패키지(LP) 상에 상부 패키지(UP)가 실장될 수 있다.
도 19 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 19를 참조하여, 인터포저 기판(300) 상에 제 1 반도체 칩들(200)이 부착될 수 있다. 상세하게는, 제 1 반도체 칩들(200) 각각은 실장 영역들(MR) 상에 배치될 수 있다. 제 1 반도체 칩들(200)의 비활성면(inactive surface)이 인터포저 기판(300)을 향하도록 제 1 반도체 칩들(200)이 인터포저 기판(300) 상에 위치될 수 있다. 이후, 제 1 반도체 칩들(200)의 상기 비활성면이 접착층들(400)에 접착될 수 있다.
도 20을 참조하여, 인터포저 기판(300) 상에 몰딩막(500)이 형성될 수 있다. 몰딩막(500)은 인터포저 기판(300) 상에 절연 물질을 도포하여 형성될 수 있다. 상기 절연 물질은 인터포저 기판(300) 상에서 제 1 반도체 칩들(200)을 둘러싸도록 도포될 수 있다. 몰딩막(500)은 제 1 반도체 칩들(200)의 측면을 덮을 수 있다. 이때, 몰딩막(500)의 상부면은 제 1 반도체 칩들(200)의 상부면보다 낮은 레벨에 위치하도록 형성될 수 있다. 즉, 제 1 반도체 칩들(200)은 몰딩막(500)의 상부면 상으로 돌출될 수 있다.
도 21을 참조하여, 몰딩막(500)에 비아 홀들이 형성될 수 있다. 예를 들어, 몰딩막(500) 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 몰딩막(500)에 식각 공정이 수행되어 상기 비아 홀들이 형성될 수 있다. 상기 비아 홀들은 인터포저 기판(300)을 향할수록 그 폭이 작아지도록 형성될 수 있다. 상기 비아 홀들은 몰딩막(500)을 관통하여 인터포저 기판(300)의 제 3 기판 패드들(310)을 노출시킬 수 있다.
상기 비아 홀들 내에 관통 전극들(330-1)이 형성될 수 있다. 예를 들어, 상기 비아 홀들의 내측면들 및 바닥면을 따라 시드막(미도시)이 형성될 수 있다. 이후, 상기 시드막을 시드로 하는 도금 공정이 수행될 수 있다. 상기 도금 공정을 통해 상기 비아 홀들 내에 금속 물질이 채워질 수 있으며, 상기 비아 홀들을 채우는 상기 금속 물질은 관통 전극들(330-1)을 구성할 수 있다. 상기 도금 공정은 무전해 도금 공정(metal electro less plating) 또는 전해 도금 공정(metal electroplating)을 포함할 수 있다. 관통 전극들(330-1)의 폭은 인터포저 기판(300)을 향할수록 감소할 수 있다. 관통 전극들(330-1)은 인터포저 기판(300)의 제 3 기판 패드들(310)에 접속될 수 있다. 관통 전극들(330-1)의 일부는 몰딩막(500)의 상부면 상으로 연장되도록 형성될 수 있다. 몰딩막(500)의 상부면 상으로 연장되는 관통 전극들(330-1)의 일부는 후술되는 공정에서 배선 패턴(104)이 접속되는 패드 역할을 할 수 있다.
도 22를 참조하여, 인터포저 기판(300) 상에 절연 패턴(102a)이 형성될 수 있다. 예를 들어, 절연 패턴(102a)은 몰딩막(500) 및 제 1 반도체 칩들(200) 상에 절연 물질을 증착 또는 도포하여 형성될 수 있다. 절연 패턴(102a)은 몰딩막(500) 및 제 1 반도체 칩들(200)을 덮을 수 있다. 절연 패턴(102a)는 제 1 반도체 칩들(200)의 상부면 및 측면들을 덮을 수 있다. 즉, 제 1 반도체 칩들(200)의 상부 일부는 절연 패턴(102a)에 삽입될 수 있다. 제 1 반도체 칩들(200)의 칩 패드들(202) 및 관통 전극들(330-1)은 절연 패턴(102a) 내에 매립될 수 있다. 절연 패턴(102a)는 도 9를 참조하여 설명한 제 1 패키지 기판(100-2)의 최상단의 절연 패턴(102a)에 해당할 수 있다.
인터포저 기판(300) 상에 배선 패턴(104)이 형성될 수 있다. 예를 들어, 절연 패턴(102a)이 패터닝될 수 있다. 상기 패터닝 공정에 의해 제 1 반도체 칩들(200)의 칩 패드들(202) 및 관통 전극들(330-1)이 노출될 수 있다. 이후, 절연 패턴(102a) 상에 도전막을 형성한 후, 상기 도전막을 패터닝하여 배선 패턴(104)이 형성될 수 있다. 배선 패턴(104)의 패턴들은 각각 제 1 반도체 칩들(200)의 칩 패드들(202) 및 관통 전극들(330-1)에 접속될 수 있다. 배선 패턴(104)은 도 9를 참조하여 설명한 제 1 패키지 기판(100-2)의 최상단의 배선 패턴(104)에 해당할 수 있다.
본 발명의 실시예들에 따르면, 몰딩막(500)의 두께가 제 1 반도체 칩들(200)의 두께보다 얇도록 형성될 수 있으며, 몰딩막(500)을 관통하는 관통 전극들(330-1)을 형성하기 용이할 수 있다. 이에 따라 몰딩막(500)의 상기 비아 홀들에 도전 물질이 채워지지 않아 발생하는 전기적 단락의 발생이 적을 수 있다. 또한, 제 1 반도체 칩들(200)이 절연 패턴(102a)에 매립되도록 형성될 수 있으며, 배선 패턴(104)과 인터포저 기판(300)의 제 3 기판 패드들(310)의 거리가 짧을 수 있다. 이에 따라, 반도체 패키지의 전기적 특성이 향상될 수 있다.
도 9를 참조하여, 도 22의 결과물 상에, 상기 설명한 절연 패턴(102a) 및 배선 패턴(104)을 형성하는 공정이 반복되어 수행될 수 있다. 복수로 적층된 절연 패턴들(102) 및 배선 패턴들(104)은 제 1 패키지 기판(100-2)을 구성할 수 있다.
쏘잉(swaing)과 같은 싱귤레이션 공정을 통해 하부 패키지(LP)들을 형성할 수 있다. 상기 쏘잉 공정에 의해 인터포저 기판(300), 몰딩막(500) 및 제 1 패키지 기판(100-2)이 함께 절단될 수 있다. 상기 쏘잉 공정은 분리 영역(SR) 상에 수행될 수 있다.
이후, 하부 패키지(LP) 상에 상부 패키지(UP)가 실장될 수 있다. 상기와 같이, 도 9를 참조하여 설명한 반도체 패키지가 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제 1 패키지 기판 140: 돌출부
200: 제 1 반도체 칩 300: 인터포저 기판
400: 접착층 410: 접착 부재
420: 열전도 부재 500: 몰딩막
RS1: 제 1 리세스 영역 RS2: 제 2 리세스 영역

Claims (20)

  1. 제 1 기판, 상기 제 1 기판은 상기 제 1 기판의 상부면으로부터 상기 제 1 기판의 내부를 향하도록 형성된 제 1 리세스 영역을 포함하고;
    상기 제 1 기판의 상기 제 1 리세스 영역 내에 제공되어 상기 제 1 기판에 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 적층되는 인터포저 기판, 상기 인터포저 기판은 상기 인터포저 기판의 하부면으로부터 상기 인터포저 기판의 내부를 향하도록 형성되는 제 2 리세스 영역을 포함하고;
    상기 인터포저 기판의 상기 제 2 리세스 영역 내에 제공되고, 상기 제 1 반도체 칩의 상부면과 접하는 접착층;
    상기 제 1 리세스 영역과 이격되어 상기 제 1 기판과 상기 인터포저 기판을 연결하는 연결 단자들; 및
    상기 제 1 기판과 상기 인터포저 기판 사이를 채우는 몰딩막을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 리세스 영역은 상기 제 1 반도체 칩과 오버랩(overlap)되고,
    상기 제 1 반도체 칩은 평면적 관점에서 상기 제 1 리세스 영역의 내측에 위치하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 리세스 영역의 평면 형상은 상기 제 1 반도체 칩의 평면 형상보다 큰 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 측면으로부터 상기 제 1 리세스 영역의 내측면까지의 거리는 30um 내지 600um인 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 기판의 상부면으로부터 상기 제 1 리세스 영역의 바닥면까지의 깊이는 5um 내지 60um인 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 기판의 상부면으로부터 상기 인터포저 기판의 하부면까지의 거리는 60um 내지 200um인 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 평면적 관점에서 상기 제 2 리세스 영역의 내측에 위치하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 2 리세스 영역의 평면 형상은 상기 제 1 반도체 칩의 평면 형상보다 큰 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 제 2 리세스 영역의 내측면은 상기 제 1 반도체 칩의 측면과 동일한 평면 상에 위치하거나, 또는 상기 제 1 반도체 칩으로부터 이격되어 배치되는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 인터포저 기판의 하부면으로부터 상기 제 2 리세스 영역의 바닥면까지의 깊이는 10um 내지 50um인 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 상부면은 상기 인터포저 기판의 하부면과 동일하거나 더 높은 레벨에 위치하는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 접착층은:
    접착 부재; 및
    상기 접착 부재의 내부에 분산되어 있는 열전도 부재들을 포함하는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 몰딩막은 상기 제 1 기판과 상기 인터포저 기판 사이의 공간 및 상기 제 1 리세스 영역의 바닥면 및 상기 제 1 반도체 칩 사이의 공간을 채우는 반도체 패키지.

  14. 제 1 기판;
    상기 제 1 기판 상에 실장되는 제 1 반도체 칩;
    상기 제 1 기판 상에서 상기 제 1 반도체 칩을 둘러싸고, 상기 제 1 반도체 칩의 상부면을 노출하는 몰딩막;
    상기 제 1 반도체 칩 상에 적층되는 인터포저 기판; 및
    상기 제 1 반도체 칩과 상기 인터포저 기판 사이에 개재되는 접착층을 포함하되,
    상기 제 1 기판은 상기 제 1 반도체 칩의 일측에 배치되고, 상기 인터포저 기판을 향하여 연장되는 돌출부를 포함하고,
    상기 인터포저 기판은 상기 돌출부와 상기 인터포저 기판 사이에 제공되는 연결 단자들을 통해 상기 제 1 기판에 연결되고,
    상기 접착층은 상기 인터포저 기판에 매립되는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 돌출부는 상기 돌출부와 마주하는 상기 제 1 반도체 칩의 측면을 따라 연장되는 라인 형상을 갖거나, 또는 기둥 형상을 갖는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 돌출부는 평면적 관점에서 상기 제 1 반도체 칩을 둘러싸도록 형성되는 고리 형상을 갖는 반도체 패키지.
  17. 제 14 항에 있어서,
    상기 접착층은 상기 인터포저 기판의 하부면으로부터 상기 인터포저 기판의 내부를 향하도록 형성되는 리세스 영역 내에 제공되고,
    상기 접착층은 상기 제 1 반도체 칩의 상부면과 접하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 리세스 영역의 내측면은 상기 제 1 반도체 칩의 측면과 동일한 평면 상에 위치하거나, 또는 상기 제 1 반도체 칩으로부터 이격되어 배치되는 반도체 패키지.
  19. 제 14 항에 있어서,
    상기 제 1 반도체 칩의 상부면은 상기 인터포저 기판의 하부면과 동일하거나 더 높은 레벨에 위치하는 반도체 패키지.
  20. 제 14 항에 있어서,
    상기 접착층은:
    접착 부재; 및
    상기 접착 부재의 내부에 분산되어 있는 열전도 부재들을 포함하는 반도체 패키지.

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