KR100836657B1 - 전자 패키지 및 그 제조방법 - Google Patents

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도재천
박승욱
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Abstract

전자 패키지 및 그 제조방법이 개시된다. 일면에 전기접점이 형성된 제1 칩(chip)의 타면을 방열판(Heat spreader)에 어태칭(attaching)하는 단계, 일면에 전기접점이 형성된 제2 칩의 타면을 제1 칩의 일면에 어태칭하여 제2 칩을 제1 칩에 스택(stack)하는 단계, 방열판에 절연재를 코팅하여 제1 칩 및 제2 칩을 인캡슐레이팅(encapsulating)하는 단계, 및 절연재를 천공하여 전기접점과 전기적으로 연결되는 제1 비아(via)를 가공하는 단계를 포함하는 전자 패키지 제조방법은, 반도체 칩에 다른 칩을 더 적층(stack)하여 COC(chip on chip) 패키지를 구성하고, 여기에 빌드업 기술을 적용하여 반도체 칩과의 전기적 연결을 구현함으로써 고밀도 및 신뢰성이 우수한 SIP(system in package)을 실현할 수 있다.
전자 패키지, CSP, SIP, 빌드업, 스택

Description

전자 패키지 및 그 제조방법{Electronic package and manufacturing method thereof}
도 1은 종래기술에 따른 빌드업 기술이 적용된 전자 패키지를 나타낸 단면도.
도 2는 종래기술에 따른 빌드업 기술이 적용된 전자 패키지를 나타낸 개념도.
도 3은 본 발명의 바람직한 일 실시예에 따른 전자 패키지 제조방법을 나타낸 순서도.
도 4는 본 발명의 바람직한 일 실시예에 따른 전자 패키지 제조공정을 나타낸 흐름도.
도 5는 본 발명의 바람직한 일 실시예에 따른 전자 패키지를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 방열판 11 : 접착제
12 : 제1 칩 13a, 13b : 전기접점
14 : 제2 칩 15 : 제1 비아
15a : 제1 비아홀 15b : 제1 관통부
15c : 제1 랜드부 16 : 제2 비아
16a : 제2 비아홀 16b : 제2 관통부
16c : 제2 랜드부 20 : 절연재
30, 30a, 30b, 30c : 빌드업층 32 : 범프
본 발명은 전자 패키지 및 그 제조방법에 관한 것이다.
전자 패키지는 전자제품에서 사용되는 디바이스를 효율적으로 포장하는 기술로서, 낱개로 잘려진 반도체 칩을 기판(substrate)에 접착하고 전기적으로 연결하여 모듈화하는 칩 패키징(chip packaging) 기술을 포함하며, 초기의 삽입형 패키지 기술에서, 크기가 작고 전기적 성능이 우수한 표면실장용 패키지 기술을 거쳐, 최근에는 고밀도 실장기술, 주변 실장기술을 적용하여 BGA(Ball Grid Array), CSP(Chip Scale Package)와 같은 면실장 형태의 미소, 경량화 추세로 급속하게 발전하고 있다.
현재의 CSP(Chip Scale Package)에는 플립칩(Flip chip) 공법이 적용되어, 칩 간 또는 칩과 기판 간의 전기적 연결을 위해 범프볼(Bump Ball) 기술이 필수적으로 사용되고 있다. 이러한 범프볼(Bump ball) 기술은 칩패드(chip pad)와의 연결부에서 열응력 등으로 인한 피로 균열(solder fatigue failure)이 발생하여 신뢰도에 문제가 있으며, 범프볼의 미세화의 한계로 인하여 패키지의 I/O 수가 제한된다는 문제가 야기되는 실정이다.
이러한 범프볼 기술이 적용되는 플립칩 공법은 전술한 신뢰도 문제를 보완하기 위해 언더필(under fill) 공정이 추가되어야 하므로 전체적으로 공정이 복잡하고 비용(cost)이 상승한다는 추가적인 문제를 발생시키게 된다.
이러한 문제를 보완하기 위해 도 1 및 도 2에 도시된 것과 같이 칩(chip) 상부의 전기접점 패턴(pattern)으로부터 금속(metal)층을 빌드업(build-up)해 나가는 이른바 '빌드업 기술'이 개발되었다. 그러나, 빌드업 기술의 경우에도 SIP(System In Package) 등의 패키지 구조를 형성하는 과정에서 패키지의 전제 사이즈가 커지게 된다는 문제를 안고 있다. 즉, 복수의 칩(multi Chip)을 사용하는 패키지의 경우에는 각각의 칩을 수평 정렬(horizontal array) 방식으로 실장해야 하므로 전체 세트(set)상의 패턴 사이즈를 최소화하기가 곤란하게 된다.
본 발명은 복수의 칩이 적층되는 COC(chip on chip) 패키지에 빌드업 기술을 적용한 하이엔드(high end) 마이크로 프로세서용 전자 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 일면에 전기접점이 형성된 제1 칩(chip)의 타면을 방열판(Heat spreader)에 어태칭(attaching)하는 단계, 일면에 전기접점이 형성된 제2 칩의 타면을 제1 칩의 일면에 어태칭하여 제2 칩을 제1 칩에 스택(stack) 하는 단계, 방열판에 절연재를 코팅하여 제1 칩 및 제2 칩을 인캡슐레이팅(encapsulating)하는 단계, 및 절연재를 천공하여 전기접점과 전기적으로 연결되는 제1 비아(via)를 가공하는 단계를 포함하는 전자 패키지 제조방법이 제공된다.
가공단계 이후에, 절연재에 빌드업(build-up)층을 적층하고 빌드업층을 천공하여 제1 비아와 전기적으로 연결되는 제2 비아를 가공하는 빌드업 단계를 더 포함할 수 있다. 빌드업층은 복수로 적층되고, 제2 비아는 복수의 빌드업층에 각각 가공될 수 있다.
빌드업 단계 이후에, 빌드업층의 표면에 제2 비아와 전기적으로 연결되는 도전성 범프(bump)를 형성하는 단계를 더 포함할 수 있다. 절연재와 빌드업층은 동일한 재질로 이루어지는 것이 바람직하다.
어태칭 단계는, 제1 칩과 방열판 사이에 접착제(adhesive)를 개재시켜 제1 칩을 방열판에 접착시키는 단계를 포함할 수 있으며, 스택 단계는, 제2 칩과 제1 칩 사이에 접착제를 개재시켜 제2 칩을 제1 칩에 접착시키는 단계를 포함할 수 있다.
인캡슐레이팅 단계는, 제1 칩 및 제2 칩을 커버하도록 방열판에 액상의 수지를 도포하고 소성(curing)시키는 단계를 포함할 수 있다.
가공단계는, 전기접점이 노출되도록 절연재를 드릴링(drilling)하여 비아홀(via hole)을 천공하는 단계, 및 비아홀의 표면을 도금(plating)하여 제1 비아를 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 다른 측면에 따르면, 방열판(Heat spreader)과, 일면이 방 열판에 접합되고, 타면에 전기접점이 형성된 제1 칩(chip)과, 일면이 제1 칩에 접합되고, 타면에 전기접점이 형성된 제2 칩과, 방열판에 적층되며, 제1 칩 및 제2 칩을 인캡슐레이팅(encapsulating)하는 절연재와, 절연재의 표면에 형성되는 제1 랜드부와 절연재에 삽입되어 제1 랜드부와 전기접점을 전기적으로 연결하는 제1 관통부로 이루어지는 제1 비아(via)를 포함하는 전자 패키지가 제공된다.
한편, 절연재에 적층되는 빌드업(build-up)층과, 빌드업층을 관통하여 제1 비아와 전기적으로 연결되는 제2 비아를 더 포함할 수 있다. 빌드업층은 복수로 적층되고, 제2 비아는 복수의 빌드업층에 각각 가공되어 서로 전기적으로 연결되도록 복수로 형성될 수 있다.
복수의 제2 비아는 서로 이격되어 복수의 빌드업층을 각각 관통하는 복수의 제2 관통부와, 복수의 빌드업층의 표면에 각각 형성되어 제2 관통부와 전기적으로 연결되는 복수의 제2 랜드부를 포함할 수 있다.
빌드업층의 표면에 형성되어 제2 비아와 전기적으로 연결되는 도전성 범프(bump)를 더 포함할 수 있다. 절연재와 빌드업층은 동일한 재질로 이루어질 수 있다.
제1 관통부는, 전기접점이 노출되도록 절연재를 드릴링(drilling)하여 비아홀(via hole)을 형성하고, 비아홀의 표면을 도금(plating)함으로써 형성될 수 있다.
전술한 것 외의 다른 측면, 특징, 잇점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 전자 패키지 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 3은 본 발명의 바람직한 일 실시예에 따른 전자 패키지 제조방법을 나타낸 순서도이고, 도 4는 본 발명의 바람직한 일 실시예에 따른 전자 패키지 제조공정을 나타낸 흐름도이다. 도 4를 참조하면, 방열판(10), 접착제(11), 제1 칩(12), 전기접점(13a, 13b), 제2 칩(14), 제1 비아(15), 제1 비아홀(15a), 제1 관통부(15b), 제1 랜드부(15c), 제2 비아(16), 제2 비아홀(16a), 제2 관통부(16b), 제2 랜드부(16c), 절연재(20), 빌드업층(30, 30a, 30b, 30c), 범프(32)가 도시되어 있다.
본 실시예는, 범프볼 대신 빌드업 기술을 적용하여 CSP(Chip Scale Package) 의 반도체 칩에 대한 전기적 연결의 신뢰성을 향상시키고, 복수의 칩이 내장되는 SIP(system in package) 구조에 동시적용이 가능한 이른바 'COC(chip on chip) 빌드업(build-up) SIP 구조'를 고안한 것으로, 방열판(10)상에 복수의 칩을 적층하고 빌드업 구조를 적용하여 칩과의 전기적 연결을 구현하여 패키지화한 것이다.
즉, 본 실시예에 따라 전자 패키지를 제조하기 위해서는 먼저 방열판(10)상에 제1 칩(12)을 어태칭(attaching)한다(100). 어태칭 공정은 도 4의 (a)에 도시된 것처럼 접착제(11)를 개재시켜 칩을 방열판(10)에 접착시키는 공정으로 이루어진 다. 이로써, 저렴하고 신속하게 칩을 방열판(10)에 어태칭할 수 있게 된다.
제1 칩(12)의 한쪽 면에는 전기접점(13a)이 형성되어 있으며, 후술하는 것과 같이 빌드업 기술을 적용하여 전기접점(13a)에 대한 전기적 연결을 구현하기 위해 도 4의 (b)와 같이 전기접점(13a)이 형성된 면이 노출되도록, 즉 전기접점(13a)이 형성되지 않은 면을 방열판(10)에 접합한다.
다음으로, 제2 칩(14)을 제1 칩(12)에 스택한다(110). 제2 칩(14)을 제1 칩(12)에 스택하는 공정도 도 4의 (c)에 도시된 것처럼 접착제(11)를 개재시켜 칩과 칩을 접착시키는 공정으로 이루어진다. 제2 칩(14)도 제1 칩(12)과 마찬가지로 한쪽 면에 전기접점(13b)이 형성되어 있으며, 빌드업 기술을 적용하기 위해 도 4의 (d)와 같이 전기접점(13b)이 형성된 면이 노출되도록, 즉 전기접점(13b)이 형성되지 않은 면을 제1 칩(12)에 접합하여 적층한다.
제1 칩(12)에 제2 칩(14)이 스택된 상태에서 방열판(10)에 절연재(20)를 코팅하여 적층된 칩들을 절연재(20) 내에 수용시켜 커버하는 인캡슐레이팅(encapsulating) 공정을 진행한다(120). 본 실시예에서는 2개의 칩이 스택된 상태를 예로 들어 설명하였으나, 패키지의 설계에 따라서는 3개 이상의 칩을 적층하여 인캡슐레이팅할 수도 있음은 물론이다.
인캡슐레이팅 공정은 도 4의 (e)와 같이 방열판(10) 상에 액상의 PI(polyimide) 레진(resin)을 도포하여 적층된 칩을 커버하고 이를 소성시키는 공정으로 진행될 수 있다.
절연재(20)가 경화된 후에는 빌드업 기술을 적용하여 칩(12, 14)의 전기접 점(13a, 13b)의 위치에 상응하는 제1 비아(15)를 가공한다(130). 제1 비아(15)의 가공은 도 4의 (f)와 같이 전기접점(13a, 13b)이 노출되도록 레이저(laser) 드릴 등을 사용하여 절연재(20)를 천공하고(132), 도 4의 (g)와 같이 제1 비아홀(15a)의 표면에 Cu 스퍼터링(sputtering), 도전성 페이스트 충전 등의 공정을 적용하여 도금층이 형성되도록 한다(134). 이로써, 내장된 칩(12, 14)의 전기접점(13a, 13b)이 외부와 전기적으로 연결될 수 있게 된다. 비아홀의 천공에 사용되는 드릴링 공정 및 비아홀을 전기적으로 도통시키기 위한 도금 공정이 전술한 실시예에 한정되지 않음은 물론이다.
도 4의 (g)에 도시된 것처럼 절연재(20)에 제1 비아홀(15a)을 천공하고 그 표면을 도금하여 제1 비아(15)를 형성할 경우, 제1 비아(15)는 절연재(20)를 관통하여 칩(12, 14)의 전기접점(13a, 13b)과 전기적 연결통로를 이루는 부분과, 그에 연결되어 절연재(20)의 표면에 일부 적층되는 부분으로 이루어지며, 이하 전자를 관통부, 후자를 랜드부로 명명하여 설명한다. 즉, 제1 비아(15)는 제1 비아홀(15a), 제1 관통부(15b), 제1 랜드부(15c)로 이루어진다.
다음으로, 필요에 따라 빌드업 공정을 계속 진행하여 반도체 칩과의 전기적 연결통로를 형성한다. 빌드업층(30)의 적층 횟수 및 비아홀의 가공은 전자 패키지의 설계에 따라 달라질 수 있다. 도 4는 총 3개의 빌드업층(30)을 적층하고 솔더볼 범프를 결합한 사례를 도시한 것이다.
즉, 도 4의 (h)와 같이 절연재(20)에 첫번째 빌드업층(30a)을 적층한다. 빌드업층(30a)은 절연성 재질로 이루어지며, 절연재(20)와 동일한 재료인 액상 PI를 도포하여 경화시키거나, PI 필름을 적층하여 구현할 수 있다.
빌드업층(30)을 절연재(20)와 동일한 재료로 할 경우에는 칩의 인캡슐레이팅 공정과 빌드업층(30)의 적층 공정, 즉 빌드업 공정을 동일한 프로세스로 할 수 있어 가공성이 우수하고 비용이 저렴하며, 칩에서 발생하는 열로 인한 전자 패키지의 수축, 팽창이 절연재(20)와 빌드업층(30)에서 다르지 않기 때문에 열응력에 의한 에러를 방지할 수 있다. 따라서, 본 실시예에 따른 절연재(20) 및 빌드업층(30)의 재질의 동일함은 같은 재료뿐만 아니라 가공성, 비용, 열에 의한 수축, 팽창 정도 등에 있어서 같은 성질을 갖는 '동종의 재료'를 포함하는 개념이다.
다음으로 도 4의 (i)와 같이 제1 비아(15)의 위치에서 첫번째 빌드업층(30a)을 드릴링하여 제2 비아홀(16a)을 천공하고, 도 4의 (j)와 같이 제2 비아홀(16a)의 내면을 도금하여 제2 비아(16)를 형성한다(140). 제2 비아(16)도 제1 비아(15)와 마찬가지로 제2 비아홀(16a), 제2 랜드부(16c), 제2 관통부(16b)로 이루어지며, 도 4의 (j)에 도시된 것처럼 제1 랜드부(15c)가 노출되도록 제2 비아홀(16a)을 천공함으로써 제2 관통부(16b)가 제1 랜드부(15c)와 전기적으로 연결된다. 이로써, 반도체 칩(12, 14)의 전기접점(13a, 13b)으로부터의 전기적 연결통로가 구현된다.
도 4는 3개의 빌드업층(30)을 적층하는 빌드업 공정의 예로서, 첫번째 빌드업 공정을 3회 반복한다. 즉, 도 4의 (k)와 같이 두번째 빌드업층(30b)을 적층하고, 도 4의 (l)과 같이 첫번째 빌드업층(30a)의 제2 비아(16)의 위치에서 제2 비아홀(16a)을 천공한 후, 도 4의 (m)과 같이 천공된 제2 비아홀(16a)을 도금하여 제2 비아(16)가 두번째 빌드업층(30b)까지 더 연결되도록 한다.
이러한 공정을 세번째 빌드업층(30c)의 경우에도 반복하여, 도 4의 (n)과 같이 세번째 빌드업층(30c)을 적층하고, 도 4의 (o)와 같이 두번째 빌드업층(30b)의 제2 비아(16)의 위치에서 제2 비아홀(16a)을 천공한 후, 도 4의 (p)와 같이 천공된 제2 비아홀(16a)을 도금하여 제2 비아(16)가 세번째 빌드업층(30c)까지 더 연결되도록 한다.
전술한 것과 같이 빌드업 공정은 전자 패키지의 설계에 따라 필요한 횟수만큼 복수로 진행되며, 이에 따라 빌드업층(30)이 복수로 적층되고 각 빌드업층(30)에 제2 비아(16)가 가공되어 전기적 연결통로를 구현한다. 제2 비아(16)의 전기적 연결은 제1 비아(15)와의 전기적 연결과 마찬가지로 n번째 빌드업층의 제2 랜드부(16c)와 (n+1)번째 빌드업층의 제2 관통부(16b)가 서로 연결되도록 함으로써 구현된다.
빌드업 공정이 완료된 후에는 도 4의 (q)와 같이 빌드업층(30)의 표면에 형성된 제2 랜드부(16c)에 솔더볼(solder ball) 등의 도전성 범프를 결합하여 전자 패키지와 외부 장치와의 전기적 연결을 위한 접점을 형성한다(150).
도 5는 본 발명의 바람직한 일 실시예에 따른 전자 패키지를 나타낸 단면도이다. 도 5를 참조하면, 방열판(10), 접착제(11), 제1 칩(12), 전기접점(13a, 13b), 제2 칩(14), 제1 비아(15), 제1 관통부(15b), 제1 랜드부(15c), 제2 비아(16), 제2 관통부(16b), 제2 랜드부(16c), 절연재(20), 빌드업층(30), 범프(32)가 도시되어 있다.
본 실시예에 따른 전자 패키지는 반도체 칩의 하부에 방열판(Heat spreader)(10)이 부착되어 있어 칩으로부터 발생되는 열을 보다 효율적으로 방출시킬 수 있으며, 방열판(10)과 제1 칩(12)의 어태칭 및 제1 칩(12)에 제2 칩(14)을 스택하는 공정은 반도체 칩의 실장을 위한 복잡한 공정 대신 단순히 접착제(11)를 사용하여 칩을 접합하는 공정으로 수행될 수 있어 저렴하고 신속하게 진행될 수 있다.
반도체 칩으로부터의 전기적 연결통로(electrical path)는 칩(12, 14)의 전기접점(13a, 13b)으로부터 빌드업 공정을 진행하여 구현되므로 보다 미세한 피치의 구현이 가능하다. 예를 들어, 종래의 범프볼 기술을 적용하여 100마이크로미터 정도의 피치를 구현한다고 할 때, 본 실시예에 따른 빌드업 기술을 적용하여 30마이크로미터 정도의 피치를 구현할 수 있어 미세 피치 구현 및 그로 인한 패키지의 소형화에 기여할 수 있다.
도 5에 도시된 것처럼, 본 실시예에 따른 전자 패키지는 방열판(10)에 제1 칩(12)과 제2 칩(14)이 순차적으로 적층되어 반도체 칩이 스택된 구조를 이루고 있어, 종래 빌드업 공법을 적용한 SIP에서 복수의 칩을 실장할 때 수평 정렬 방식으로 실장해야 함으로써 패턴 사이즈를 최소화하기 곤란하다는 문제를 극복할 수 있다.
방열판(10)은 전술한 바와 같이 반도체 칩으로부터 발생된 열을 효율적으로 방출하기 위한 것이며, 방열판(10)상에 제1 칩(12)을 어태칭하고 제1 칩(12)에 제2 칩(14)을 스택하는 공정은 접착제(11)를 사용함으로써 저렴하고 신속하게 진행할 수 있다. 방열판(10)상에 접합되는 제1 칩(12) 및 제2 칩(14)은 모두 전기접 점(13a, 13b)이 노출되도록 함으로써 빌드업 공정에 의한 전기적 연결통로 구현을 가능하게 한다.
방열판(10)상에 스택된 복수의 반도체 칩은 액상의 PI 레진(resin)을 도포하는 등 절연재(20)를 사용하여 인캡슐레이팅(encapsulating)한다. 반도체 칩의 몰딩은 EMC(Epoxy molding compound) 등 기존의 몰딩재로 인캡슐레이팅할 수도 있으며, 빌드업층(30)의 재질과 동일한 PI 레진 등을 사용하면 칩 인캡슐레이팅 공정과 빌드업 공정을 동일한 프로세스로 진행할 수 있어 공정이 단순하고, 재료 간의 물성차이로 인한 패키지의 에러를 방지할 수 있다.
제1 칩(12) 및 제2 칩(14)을 그 내부에 수용하여 인캡슐레이팅한 절연재(20)에는 제1 비아(15)가 관삽(貫揷)되어 제1 칩(12) 및 제2 칩(14)과의 전기적 연결통로를 구성한다. 제1 비아(15)는 절연재(20)의 표면에 형성되는 제1 랜드부(15c)와, 절연재(20)에 삽입되는 제1 관통부(15b)로 이루어지며, 도 4에서 설명한 바와 같이 제1 관통부(15b)는 전기접점(13a, 13b)이 노출되도록 절연재(20)를 드릴링하여 비아홀을 천공하고, 비아홀의 표면을 도금함으로써 형성된다. 이로써, 제1 비아(15)가 절연재(20)에 관삽된 형태로 칩과의 전기적 연결통로를 구현하게 된다.
본 실시예에 따른 빌드업 공법을 적용하게 되면, 절연재(20)에는 빌드업층(30)이 하나 또는 복수로 적층되며, 빌드업층(30)에는 제1 비아(15)와 전기적으로 연결되는 제2 비아(16)가 관삽된다. 제2 비아(16)는 각 빌드업층(30)에 형성되어 반도체 칩(12, 14)의 전기접점(13a, 13b)으로부터의 전기적 연결통로를 형성하는 역할을 한다.
제2 비아(16) 또한 제1 비아(15)와 마찬가지로 빌드업층(30)에 관삽된 제2 관통부(16b)와 빌드업층(30)의 표면에 적층된 제2 랜드부(16c)로 이루어지며, 각 빌드업층(30)에 형성되는 복수의 제2 비아(16)는 도 5에 도시된 것처럼, 어느 한 층의 제2 관통부(16b)와 그에 인접한 층의 제2 랜드부(16c)가 서로 전기적으로 연결되는 구조로 형성된다. 이는 전기접점(13a, 13b)으로부터의 전기적 통로를 구현하기 위해 빌드업 공정을 적용함에 따라 형성되는 구조로서, 반드시 관통부와 랜드부가 접하는 형태로 이루어져야 하는 것은 아니며, 필요에 따라서는, 관통부끼리 연통되도록 하는 이른바 '스택 비아(stack via)' 구조 또는 적층된 전체 빌드업층(30)을 관통하는 쓰루홀(through hole) 구조로 전기적 통로가 구현될 수 있음은 물론이다.
빌드업 공정이 완료된 후에는 전자 패키지를 외부 장치에 SMT(surface mount technology) 실장 등을 통해 연결하기 위해 빌드업층(30)의 표면에 솔더볼 등의 도전성 범프를 결합한다. 도전성 범프는 빌드업층(30)에 형성된 제2 비아(16)와 전기적으로 연결되어 전자 패키지와 외부 장치 간의 전기적 연결을 위한 접점을 이루게 된다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 반도체 칩에 다른 칩을 더 적층(stack)하여 COC(chip on chip) 패키지를 구성하고, 여기에 빌드업 기술을 적용하여 반도체 칩과의 전기적 연결을 구현함으로써 고밀도 및 신뢰성이 우수한 SIP(system in package)을 실현할 수 있다.

Claims (16)

  1. 일면에 전기접점이 형성된 제1 칩(chip)의 타면을 방열판(Heat spreader)에 어태칭(attaching)하는 단계;
    일면에 전기접점이 형성된 제2 칩의 타면을 상기 제1 칩의 일면에 어태칭하여 상기 제2 칩을 상기 제1 칩에 스택(stack)하는 단계;
    상기 방열판에 절연재를 코팅하여 상기 제1 칩 및 상기 제2 칩을 인캡슐레이팅(encapsulating)하는 단계; 및
    상기 절연재를 천공하여 상기 전기접점과 전기적으로 연결되는 제1 비아(via)를 가공하는 단계를 포함하는 전자 패키지 제조방법.
  2. 제1항에 있어서,
    상기 가공단계 이후에,
    상기 절연재에 빌드업(build-up)층을 적층하고 상기 빌드업층을 천공하여 상기 제1 비아와 전기적으로 연결되는 제2 비아를 가공하는 빌드업 단계를 더 포함하는 전자 패키지 제조방법.
  3. 제2항에 있어서,
    상기 빌드업층은 복수로 적층되고, 상기 제2 비아는 복수의 상기 빌드업층에 각각 가공되는 것을 특징으로 하는 전자 패키지 제조방법.
  4. 제2항에 있어서,
    상기 빌드업 단계 이후에,
    상기 빌드업층의 표면에 상기 제2 비아와 전기적으로 연결되는 도전성 범프(bump)를 형성하는 단계를 더 포함하는 전자 패키지 제조방법.
  5. 제2항에 있어서,
    상기 절연재와 상기 빌드업층은 동일한 재질로 이루어진 것을 특징으로 하는 전자 패키지 제조방법.
  6. 제1항에 있어서,
    상기 어태칭 단계는, 상기 제1 칩과 상기 방열판 사이에 접착제(adhesive)를 개재시켜 상기 제1 칩을 상기 방열판에 접착시키는 단계를 포함하는 것을 특징으로 하는 전자 패키지 제조방법.
  7. 제1항에 있어서,
    상기 스택 단계는, 상기 제2 칩과 상기 제1 칩 사이에 접착제를 개재시켜 상기 제2 칩을 상기 제1 칩에 접착시키는 단계를 포함하는 것을 특징으로 하는 전자 패키지 제조방법.
  8. 제1항에 있어서,
    상기 인캡슐레이팅 단계는, 상기 제1 칩 및 상기 제2 칩을 커버하도록 상기 방열판에 액상의 수지를 도포하고 소성(curing)시키는 단계를 포함하는 것을 특징으로 하는 전자 패키지 제조방법.
  9. 제1항에 있어서,
    상기 가공단계는,
    상기 전기접점이 노출되도록 상기 절연재를 드릴링(drilling)하여 비아홀(via hole)을 천공하는 단계; 및
    상기 비아홀의 표면을 도금(plating)하여 상기 제1 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 전자 패키지 제조방법.
  10. 방열판(Heat spreader)과;
    일면이 상기 방열판에 접합되고, 타면에 전기접점이 형성된 제1 칩(chip)과;
    일면이 상기 제1 칩에 접합되고, 타면에 전기접점이 형성된 제2 칩과;
    상기 방열판에 적층되며, 상기 제1 칩 및 상기 제2 칩을 인캡슐레이팅(encapsulating)하는 절연재와;
    상기 절연재의 표면에 형성되는 제1 랜드부와 상기 절연재에 삽입되어 상기 제1 랜드부와 상기 전기접점을 전기적으로 연결하는 제1 관통부로 이루어지는 제1 비아(via)와;
    상기 절연재에 적층되는 빌드업(build-up)층과;
    상기 빌드업층을 관통하여 상기 제1 비아와 전기적으로 연결되는 제2 비아를 포함하는 전자 패키지.
  11. 삭제
  12. 제10항에 있어서,
    상기 빌드업층은 복수로 적층되고, 상기 제2 비아는 복수의 상기 빌드업층에 각각 가공되어 서로 전기적으로 연결되도록 복수로 형성되는 것을 특징으로 하는 전자 패키지.
  13. 제12항에 있어서,
    복수의 상기 제2 비아는 서로 이격되어 복수의 상기 빌드업층을 각각 관통하는 복수의 제2 관통부와, 복수의 상기 빌드업층의 표면에 각각 형성되어 상기 제2 관통부와 전기적으로 연결되는 복수의 제2 랜드부를 포함하는 것을 특징으로 하는 전자 패키지.
  14. 제10항에 있어서,
    상기 빌드업층의 표면에 형성되어 상기 제2 비아와 전기적으로 연결되는 도전성 범프(bump)를 더 포함하는 전자 패키지.
  15. 제10항에 있어서,
    상기 절연재와 상기 빌드업층은 동일한 재질로 이루어진 것을 특징으로 하는 전자 패키지.
  16. 제10항에 있어서,
    상기 제1 관통부는, 상기 전기접점이 노출되도록 상기 절연재를 드릴링(drilling)하여 비아홀(via hole)을 형성하고, 상기 비아홀의 표면을 도금(plating)함으로써 형성되는 것을 특징으로 하는 전자 패키지.
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* Cited by examiner, † Cited by third party
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JP2002334968A (ja) * 2001-05-07 2002-11-22 Sony Corp ３次元半導体チップ

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