KR102605617B1 - 적층 반도체 패키지 - Google Patents

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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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Abstract

다양한 종류 및 면적을 가지는 반도체 칩을 가지며 소형화가 가능한 적층 반도체 패키지를 제공한다. 본 발명에 따른 적층 반도체 패키지는, 베이스 기판층; 베이스 기판층 상에 부착되며, 서로 이격되는 복수의 서브 반도체 칩, 복수의 서브 반도체 칩의 측면을 감싸도록 복수의 서브 반도체 칩의 이격되는 사이 공간을 채우는 서브 몰드층, 및 복수의 서브 반도체 칩의 활성면 상 및 서브 몰드층 상에 걸쳐서 형성되며 베이스 기판층과 전기적으로 연결되는 재배선 패드, 복수의 서브 반도체 칩 중 적어도 일부와 재배선 패드 사이를 연결되는 재배선 도전층을 포함하는 재배선 구조체를 가지는 서브 반도체 패키지; 및 서브 반도체 패키지 상에 적층되며, 베이스 기판층과 제1 전기적 연결 부재를 통하여 전기적으로 연결되는 적어도 하나의 메인 반도체 칩;을 포함한다.

Description

적층 반도체 패키지{Stacked semiconductor package}
본 발명은 적층 반도체 패키지에 관한 것으로, 더욱 상세하게는 다양한 크기의 복수의 반도체 칩을 가지는 적층 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 경량화 및 대용량화되고 있다. 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다. 또한 하나의 반도체 패키지에 다양한 종류 및 면적의 복수의 반도체 칩이 포함되는 반도체 패키지도 개발되고 있다.
본 발명의 기술적 과제는, 다양한 종류 및 면적을 가지는 반도체 칩을 가지며 소형화가 가능한 적층 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 적층 반도체 패키지를 제공한다. 본 발명에 따른 적층 반도체 패키지는, 베이스 기판층; 상기 베이스 기판층 상에 부착되며, 서로 이격되는 복수의 서브 반도체 칩, 상기 복수의 서브 반도체 칩의 측면을 감싸도록 상기 복수의 서브 반도체 칩의 이격되는 사이 공간을 채우는 서브 몰드층, 및 상기 복수의 서브 반도체 칩의 활성면 상 및 상기 서브 몰드층 상에 걸쳐서 형성되며 상기 베이스 기판층과 전기적으로 연결되는 재배선 패드, 상기 복수의 서브 반도체 칩 중 적어도 일부와 상기 재배선 패드 사이를 연결되는 재배선 도전층을 포함하는 재배선 구조체를 가지는 서브 반도체 패키지; 및 상기 서브 반도체 패키지 상에 적층되며, 상기 베이스 기판층과 제1 전기적 연결 부재를 통하여 전기적으로 연결되는 적어도 하나의 메인 반도체 칩;을 포함한다.
본 발명에 따른 적층 반도체 패키지는, 서로 이격되는 복수의 서브 반도체 칩; 상기 복수의 서브 반도체 칩의 이격되는 사이 공간을 채우는 서브 몰드층; 및 재배선 패드, 및 상기 복수의 서브 반도체 칩 중 적어도 일부와 상기 재배선 패드 사이를 연결되는 재배선 도전층을 포함하며, 상기 복수의 서브 반도체 칩의 활성면 상 및 상기 서브 몰드층 상에 걸쳐서 형성되는 재배선 구조체;를 가지는 서브 반도체 패키지; 및 상기 서브 반도체 패키지와 동일한 면적을 가지며, 상기 서브 반도체 패키지 상에 계단 구조를 가지며 적층된 복수개의 메인 반도체 칩;을 포함한다.
본 발명에 따른 적층 반도체 패키지는, 다양한 종류 및 면적을 가지는 반도체 칩을 포함하되, 상대적으로 작은 면적을 가지는 반도체 칩들을 FOWLP(Fan Out Wafer Level Package) 형태인 서브 반도체 패키지로 형성하여, 서브 반도체 패키지를 상대적으로 큰 면적을 가지는 반도체 칩과 함께 모두 동일한 면적을 가지는 반도체 칩들로 취급하여 적층하여 형성할 수 있다. 따라서 다양한 종류 및 면적을 가지는 복수의 반도체 칩을 하나의 적층 반도체 패키지로 형성하기 위하여 필요한 복잡한 연결 경로와 복잡한 적층 과정을 필요로 하지 않는다.
또한 상대적으로 작은 면적을 가지는 반도체 칩들을 상대적으로 단순한 배치를 가지는 재배선 패드가 형성된 서브 반도체 패키지 내에 포함되도록 형성하여, 서로 다른 면적을 가지는 반도체 칩들이 각자의 연결 경로를 가지면서 적층되는 경우에 발생할 수 있는 적층 반도체 패키지의 두께 증가를 방지할 수 있다. 따라서 상대적으로 얇은 두께를 가지는 적층 반도체 패키지를 형성할 수 있다.
따라서 적층 반도체 패키지의 제조 과정이 단순화되고, 적층 반도체 패키지의 신뢰성 향상 및 두께 감소를 이룰 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다.
도 8a 내지 도 8f는 본 발명의 일 실시 예에 따른 서브 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 9는 본 발명의 일 실시 예에 따른 서브 반도체 패키지의 제조 방법을 나타내는 단면도이다.
도 10a 내지 도 10c는 본 발명의 일 실시 예에 따른 서브 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 11은 본 발명의 일 실시 예에 따른 서브 반도체 패키지의 제조 방법을 나타내는 단면도이다.
도 12는 본 발명의 실시 예에 따른 시스템의 블록 다이어그램이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다.
도 1a 및 도 1b를 함께 참조하면, 적층 반도체 패키지(1)는 베이스 층(10) 상에 배치되며, 복수의 서브 반도체 칩(110, 120, 130)을 가지는 서브 반도체 패키지(100), 및 서브 반도체 패키지(100) 상에 적층되는 적어도 하나의 메인 반도체 칩(200)을 포함한다.
본 명세서에서 메인 반도체 칩과 서브 반도체 칩은 주종 관계를 가지는 것을 의미하는 것이 아니고, 상대적으로 큰 면적을 가지는 반도체 칩을 메인 반도체 칩이라 호칭하고, 상대적으로 작은 면적을 가지는 반도체 칩을 서브 반도체 칩이라 호칭한다. 예를 들면, 적층 반도체 패키지(1)는 포함하는 반도체 칩 중 가장 큰 면적을 가지는 반도체 칩인 적어도 하나의 메인 반도체 칩(200)과, 메인 반도체 칩(200)보다 작은 면적을 가지는 복수의 서브 반도체 칩(110, 120, 130)을 포함한다.
베이스 기판층(10)은 예를 들면, 인쇄회로기판, 세라믹 기판, 인터포저(interposer), 또는 재배선층일 수 있다. 일부 실시 예에서, 베이스 기판층(10)은 복수의 베이스층(12)이 적층된 다층 인쇄회로기판일 수 있다. 일부 실시 예에서, 복수의 베이스층(12) 각각은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 복수의 베이스층(12) 각각은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
베이스 기판층(10)의 상면 및 하면에는 각각 복수의 상면 연결 패드(14a, 14b) 및 복수의 하면 연결 패드(14c)가 배치될 수 있다. 베이스 기판층(10) 내에는 상면 연결 패드(14a, 14b) 및 하면 연결 패드(14c)를 연결하도록, 복수의 베이스층(12) 각각의 사이에 배치되는 내부 배선, 및 복수의 베이스층(12) 각각을 관통하는 복수의 도전 비아가 형성될 수 있다. 일부 실시 예에서, 베이스 기판층(10)의 상면 및 하면 중 적어도 한면에는 상면 연결 패드(14a, 14b) 및/또는 하면 연결 패드(14c)와 상기 도전 비아를 연결하는 배선 패턴이 더 배치될 수 있다.
상면 연결 패드(14a, 14b), 하면 연결 패드(14c), 상기 내부 배선 및/또는 상기 배선 패턴은 예를 들면, ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다. 상기 도전 비아는 예를 들면, 구리, 니켈 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
베이스 기판층(10)의 상면 및 하면에는 각각 상면 연결 패드(14a, 14b)와 하면 연결 패드(14c)를 노출시키며 복수의 베이스층(12)의 상면과 하면을 덮는 제1 솔더레지스트층(16a) 및 제2 솔더레지스트층(16b)이 형성될 수 있다. 베이스 기판층(10)의 하면 연결 패드(14c) 상에는 외부 연결 단자(18)가 부착될 수 있다. 외부 연결 단자(18)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(18)는 반도체 패키지(1)와 외부 장치 사이를 전기적으로 연결할 수 있다.
베이스 기판층(10)의 복수의 상면 연결 패드(14a, 14b)는 서브 반도체 패키지(100)와 연결되는 복수의 제1 상면 연결 패드(14a)와 메인 반도체 칩(200)과 연결되는 복수의 제2 상면 연결 패드(14b)를 포함할 수 있다. 일부 실시 예에서, 복수의 상면 연결 패드(14a, 14b) 중 일부개는 서브 반도체 패키지(100)와 메인 반도체 칩(200)과 공통적으로(commonly) 연결될 수 있다.
복수의 제1 상면 연결 패드(14a)와 복수의 제2 상면 연결 패드(14b)는 베이스 기판층(10)의 상면의 서로 다른 측변에 인접하도록 배치될 수 있다.
서브 반도체 칩(110, 120, 130) 및/또는 메인 반도체 칩(200)을 이루는 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 서브 반도체 칩(110, 120, 130) 및/또는 메인 반도체 칩(200)을 이루는 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 서브 반도체 칩(110, 120, 130) 및/또는 메인 반도체 칩(200)을 이루는 반도체 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 서브 반도체 칩(110, 120, 130) 및/또는 메인 반도체 칩(200)을 이루는 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 서브 반도체 칩(110, 120, 130) 및/또는 메인 반도체 칩(200)을 이루는 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 서브 반도체 칩(110, 120, 130) 및/또는 메인 반도체 칩(200)을 이루는 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
서브 반도체 칩(110, 120, 130) 및/또는 메인 반도체 칩(200)은 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 서브 반도체 칩(110, 120, 130) 및/또는 메인 반도체 칩(200)을 이루는 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 서브 반도체 칩(110, 120, 130) 및/또는 메인 반도체 칩(200)을 이루는 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시 예에서, 서브 반도체 패키지(100)는 적어도 하나의 제1 서브 반도체 칩(110), 제2 서브 반도체 칩(120), 및 제3 서브 반도체 칩(130)을 포함할 수 있다. 도 1a 및 도 1b에는 서브 반도체 패키지(100)가 4개의 제1 서브 반도체 칩(110)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 서브 반도체 패키지(100)는 1개, 2개 또는 6개 이상의 제1 서브 반도체 칩(110)을 포함할 수 있다.
적어도 하나의 제1 서브 반도체 칩(110)은 예를 들면, DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 반도체 칩일 수 있으나, 이에 한정되지는 않는다. 일부 실시 예에서, 적어도 하나의 제1 서브 반도체 칩(110)은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다.
제2 서브 반도체 칩(120)은 예를 들면, 메인 반도체 칩(200)을 위한 컨트롤러 반도체 칩일 수 있다. 제2 서브 반도체 칩(120)은 호스트와 메인 반도체 칩(200) 사이에 인터페이스와 프로토콜을 제공할 수 있다. 제2 서브 반도체 칩(120)은 메인 반도체 칩(200)과 호스트 사이의 인터페이스를 위하여 PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI, 또는 PCIe(PCI Express)와 같은 표준 프토토콜을 제공할 수 있다. 또한 제2 서브 반도체 칩(120)은 메인 반도체 칩(200)을 위하여 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다.
제3 서브 반도체 칩(130)은 예를 들면, 집적 수동 소자(IPD, Integrated Passive Device) 또는 더미 반도체 칩일 수 있다. 일부 실시 예에서, 제3 서브 반도체 칩(130)은 복수 개일 수 있다. 복수개의 제3 서브 반도체 칩(130)은 복수의 집적 수동 소자, 복수의 더미 반도체 칩, 또는 적어도 하나의 집적 수동 소자 및 적어도 하나의 더미 반도체 칩으로 이루어질 수 있다. 상기 집적 수동 소자는, 저항 및 커패시터가 반도체 기판 상에 구현된 것일 수 있으며, 선택적으로 다이오드 및/또는 인덕터(inductor) 등이 반도체 기판 상에 더 구현될 수 있다. 일부 실시 예에서, 서브 반도체 패키지(100)는 제3 서브 반도체 칩(130)을 포함하지 않을 수 있다.
서브 반도체 패키지(100)는 복수의 서브 반도체 칩(110, 120, 130), 복수의 서브 반도체 칩(110, 120, 130)을 감싸는 서브 몰드층(140), 및 복수의 서브 반도체 칩(110, 120, 130)의 활성면 상 및 서브 몰드층(140) 상에 걸쳐서 형성되는 재배선 구조체(150)를 포함할 수 있다.
서브 반도체 패키지(100) 내에서, 복수의 서브 반도체 칩(110, 120, 130) 각각은 서로 이격되며, 이격되는 사이 공간에는 서브 몰드층(140)이 채워질 수 있다. 서브 몰드층(140)은 예를 들면, 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다. 일부 실시 예에서, 서브 몰드층(140)은 복수의 서브 반도체 칩(110, 120, 130) 각각의 상면 및 하면을 노출시키며, 복수의 서브 반도체 칩(110, 120, 130) 각각의 측면만을 감쌀 수 있다. 일부 실시 예에서, 재배선 구조체(150) 측인 서브 몰드층(140)의 상면과 복수의 서브 반도체 칩(110, 120, 130) 각각의 활성면은 동일 평면 상에 위치(coplanar)할 수 있다. 또한 일부 실시 예에서, 재배선 구조체(150)의 반대측인 서브 몰드층(140)의 하면과 복수의 서브 반도체 칩(110, 120, 130) 각각의 비활성면은 동일 평면 상에 위치할 수 있다.
재배선 구조체(150)는 복수의 서브 반도체 칩(110, 120, 130)의 활성면 상 및 서브 몰드층(140) 상면 상에 걸쳐서 형성될 수 있다. 재배선 구조체(150)는 재배선 도전층(152), 복수의 재배선 패드(154) 및 재배선 절연층(156)으로 이루어질 수 있다.
재배선 도전층(152)은 복수의 서브 반도체 칩(110, 120, 130) 중 적어도 일부와 재배선 패드(154) 사이를 연결할 수 있다. 예를 들면, 재배선 도전층(152)은 복수의 서브 반도체 칩(110, 120, 130) 중 더미 반도체 칩을 제외한 서브 반도체 칩들과 재배선 패드(154) 사이를 전기적으로 연결할 수 있다.
일부 실시 예에서, 재배선 도전층(152)은 적어도 한층의 재배선 패턴층, 상기 재배선 패턴층과 연결되는 적어도 한층의 재배선 비아층을 포함할 수 있다. 재배선 도전층(152)은 예를 들면, 구리, 니켈 또는 베릴륨구리(beryllium copper)와 같은 구리 합금을 포함할 수 있다.
재배선 패드(154)는 재배선 도전층(152)을 통하여 복수의 서브 반도체 칩(110, 120, 130) 중 적어도 일부와 전기적으로 연결될 수 있다. 재배선 패드(154)는 예를 들면, 구리, 또는 구리 합금을 포함할 수 있으며, 재배선 절연층(156)에 의하여 덮이지 않고 노출될 수 있다. 재배선 패드(154)는 서브 반도체 패키지(100) 상면의 일측변에 인접하는 부분에 배치될 수 있다.
복수의 재배선 패드(154) 중 적어도 일부개, 또는 복수의 재배선 패드(154) 중 적어도 일부개의 일부분은, 베이스 기판층(10)의 주면에 대하여 수직 방향으로 복수의 서브 반도체 칩(110, 120, 130)과 중첩되지 않을 수 있다. 즉, 복수의 재배선 패드(154) 중 적어도 일부개, 또는 복수의 재배선 패드(154) 중 적어도 일부개의 일부분은, 서브 베이스 기판층(10)의 주면에 대하여 수직 방향으로 몰딩층(140)과 중첩될 수 있다. 따라서, 서브 반도체 패키지(100)는 FOWLP(Fan Out Wafer Level Package) 형태인 반도체 패키지일 수 있다.
재배선 절연층(156)은 복수의 서브 반도체 칩(110, 120, 130)의 활성면 상 및 서브 몰드층(140) 상에 걸쳐서 형성되며, 재배선 도전층(152)을 덮으며, 재배선 패드(154)를 덮지 않고 노출시킬 수 있다. 재배선 절연층(156)은 재배선 도전층(152)의 구조에 따라서 한층 또는 다층으로 이루어질 수 있다. 재배선 절연층(156)은 예를 들면, 산화물, 질화물, 산질화물로 이루어질 수 있다. 일부 실시 예에서, 재배선 절연층(156)은 PID(Photo Imageable dielectric)와 같이 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함하는 수지 물질을 코팅 후 경화(cure)하여 형성하거나, ABF(Ajinomoto Build-up Film)와 같은 빌드업 필름을 부착하여 형성할 수 있다.
서브 반도체 패키지(100)는 복수의 서브 반도체 칩(110, 120, 130)의 활성면 및 재배선 구조체(150)가 상측, 즉 베이스 기판층(10)의 반대측을 향하도록 베이스 기판층(10) 상에 부착될 수 있다. 서브 반도체 패키지(100)는 제1 다이 접착 필름(410)에 의하여 베이스 기판층(10) 상에 부착될 수 있다.
메인 반도체 칩(200)은 서브 반도체 패키지(100) 상에 부착될 수 있다. 메인 반도체 칩(200)은 계단 구조를 가지며 적층된 복수개일 수 있다. 메인 반도체 칩(200)은 비휘발성 메모리 칩일 수 있다. 메인 반도체 칩(200)은 예를 들면, NAND 플래시 메모리, RRAM(Resistive Random Access Memory), MRAM(Magnetoresistive RAM), PRAM(Phase-change RAM) 또는 FRAM(Ferroelectric RAM)일 수 있다.
도 1a 및 도 1b에는 2개의 메인 반도체 칩(210, 220)이 계단 구조를 가지며 적층된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 메인 반도체 칩(200)은 3개 이상이 계단 구조를 가지며 적층될 수 있다. 복수개의 메인 반도체 칩(210, 220)은 각각의 활성면에 형성된 복수의 와이어 연결 패드(212, 222)를 노출시키도록, 계단 구조를 가지며 적층될 수 있다.
복수개의 메인 반도체 칩(210, 220) 중 최하단의 제1 메인 반도체 칩(210)은 제2 다이 접착 필름(422)에 의하여 서브 반도체 패키지(100) 상에 부착될 수 있다. 제1 메인 반도체 칩(210)은 서브 반도체 패키지(100)의 복수의 재배선 패드(154)를 노출시키도록, 계단 구조를 가지도록 서브 반도체 패키지(100) 상에 부착될 수 있다. 제2 메인 반도체 칩(220)은 제3 다이 접착 필름(424)에 의하여 제1 메인 반도체 칩(210) 상에는 부착될 수 있다.
베이스 기판층(10)의 주면을 바라보는 방향에서, 서브 반도체 패키지(100)와 제1 메인 반도체 칩(210)이 이루는 계단 구조의 계단 상승 방향과, 복수개의 메인 반도체 칩(210, 220)들이 이루는 계단 구조의 계단 상승 방향은 서로 다른 방향일 수 있다. 일부 실시 예에서, 베이스 기판층(10)의 주면을 바라보는 방향에서, 서브 반도체 패키지(100)와 제1 메인 반도체 칩(210)이 이루는 계단 구조의 계단 상승 방향과, 복수개의 메인 반도체 칩(210, 220)들이 이루는 계단 구조의 계단 상승 방향은 서로 수직 방향일 수 있다.
일부 실시 예에서, 서브 반도체 패키지(100)의 복수의 재배선 패드(154)는, 베이스 기판층(10)의 주면에 대하여 수직 방향으로 복수개의 메인 반도체 칩(210, 220)과 중첩되지 않을 수 있다.
서브 반도체 패키지(100)와 베이스 기판층(10)은 재배선 패드(154)와 제1 상면 연결 패드(14a) 사이를 연결하는 제1 전기적 연결 부재(310)에 의하여 전기적으로 연결될 수 있다. 제1 전기적 연결 부재(310)는 예를 들면, 본딩 와이어일 수 있다.
복수개의 메인 반도체 칩(210, 220)과 베이스 기판층(10)은 와이어 연결 패드(212, 222)와 제2 상면 연결 패드(14b) 사이를 연결하는 제2 전기적 연결 부재(320)에 의하여 전기적으로 연결될 수 있다. 제2 전기적 연결 부재(320)는 제2 메인 반도체 칩(220)의 제2 와이어 연결 패드(222), 제1 메인 반도체 칩(210)의 제1 와이어 연결 패드(212) 및 베이스 기판층(10)의 제2 상면 연결 패드(14b)를 순차적으로 연결할 수 있다. 제2 전기적 연결 부재(320)는 예를 들면, 본딩 와이어일 수 있다.
베이스 기판층(10) 상에는 서브 반도체 패키지(100), 메인 반도체 칩(200) 및 제1 및 제2 전기적 연결 부재(310, 320)를 덮는 메인 몰딩층(500)이 형성될 수 있다.
적층 반도체 패키지(1)에 포함되는 서브 반도체 칩(110, 120, 130)은 서브 몰드층(140)과 메인 몰딩층(500)를 포함하는 이중 몰딩층에 의하여 감싸지고, 메인 반도체 칩(200)은 단일 몰딩층인 메인 몰딩층(500)에 의해서 감싸질 수 있다.
서브 반도체 패키지(100)는 제1 두께(t1), 제1 길이(L1) 및 제1 폭(W1)을 가질 수 있다. 복수개의 메인 반도체 칩(210, 220) 각각은 제2 두께(t2), 제2 길이(L2) 및 제2 폭(W2)을 가질 수 있다. 일부 실시 예에서, 제1 길이(L1)와 제2 길이(L2), 그리고 제1 폭(W1)과 제2 폭(W2)은 각각 같은 값을 가질 수 있다. 따라서 서브 반도체 패키지(100)는 복수개의 메인 반도체 칩(210, 220) 각각과 동일한 면적을 가질 수 있다.
일부 실시 예에서, 제1 두께(t1)와 제2 두께(t2)는 같은 값을 가질 수 있다. 따라서 서브 반도체 패키지(100)는 복수개의 메인 반도체 칩(210, 220) 각각과 동일한 부피를 가질 수 있다.
일부 실시 예에서, 제1 내지 제3 다이 접착 필름(410, 422, 424)은 실질적으로 동일한 두께인 제3 두께(t11)를 가질 수 있다.
서브 반도체 패키지(100)는 재배선 구조체(150)가 가지는 복수의 재배선 패드(154)를 통하여 베이스 기판층(10)과 전기적으로 연결할 수 있고, 서브 반도체 패키지(100), 및 복수개의 메인 반도체 칩(210, 220) 각각은 동일한 면적을 가지므로, 서브 반도체 패키지(100), 및 복수개의 메인 반도체 칩(210, 220)을 모두 동일한 면적을 가지는 반도체 칩들로 취급하여 적층할 수 있다.
따라서 본 발명에 따른 적층 반도체 패키지(1) 및 그 제조 방법은, 다른 면적을 가지는 복수의 반도체 칩, 즉, 복수의 서브 반도체 칩(110, 120, 130) 각각과 복수개의 메인 반도체 칩(210, 220)을 하나의 적층 반도체 패키지로 형성하기 위하여 필요한 복잡한 연결 경로와 복잡한 적층 과정을 필요로 하지 않는다.
구체적으로, 베이스 기판층(10) 상에, 서브 반도체 패키지(100)를 부착하고, 서브 반도체 패키지(100) 상에 복수개의 메인 반도체 칩(210, 220)을 순차적으로 적층한 후, 본딩 와이어로 이루어지는 제1 및 제2 전기적 연결 부재(310, 320)를 형성하는 단순한 적층 반도체 패키지의 제조 방법을 이용하여, 적층 반도체 패키지(1)를 형성할 수 있다.
또한, 상대적으로 작은 면적을 가지는 반도체 칩들인 복수개의 서브 반도체 칩(110, 120, 130)을 상대적으로 단순한 배치를 가지는 복수의 재배선 패드(154)가 형성된 서브 반도체 패키지(100) 내에 포함되도록 형성하여, 서로 다른 면적을 가지는 반도체 칩들이 각자의 연결 경로를 가지면서 적층되는 경우에 발생할 수 있는 적층 반도체 패키지의 두께 증가를 방지할 수 있다. 따라서 상대적으로 얇은 두께를 가지는 적층 반도체 패키지(1)를 형성할 수 있다.
따라서 적층 반도체 패키지(1)를 용이하게 형성하게 형성할 수 있으므로, 적층 반도체 패키지(1)의 제조 과정이 단순화되고, 적층 반도체 패키지(1)의 신뢰성 향상 및 두께 감소를 이룰 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다. 도 2a 및 도 2b에 대한 설명 중 도 1a 및 도 1b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 2a 및 도 2b를 함께 참조하면, 적층 반도체 패키지(2)는 베이스 기판층(10) 상에 배치되며, 복수의 서브 반도체 칩(110, 120, 130)을 가지는 서브 반도체 패키지(100a), 및 서브 반도체 패키지(100a) 상에 적층되는 복수의 메인 반도체 칩(210, 220)을 포함할 수 있다.
서브 반도체 패키지(100a)가 가지는 재배선 구조체(150a)는 재배선 도전층(152), 복수의 재배선 패드(154a) 및 재배선 절연층(156)로 이루어질 수 있다. 복수의 재배선 패드(154a)는 서브 반도체 패키지(100a) 상면의 대향하는 양측변에 인접하는 부분에 각각 배치될 수 있다.
서브 반도체 패키지(100a)는 제1 다이 접착 필름(410)에 의하여 베이스 기판층(10) 상에 부착될 수 있다. 이후, 서브 반도체 패키지(100a)의 재배선 패드(154a)와 베이스 기판층(10)의 제1 상면 연결 패드(14a) 사이를 연결하는 제1 전기적 연결 부재(310)가 형성될 수 있다. 복수의 제1 상면 연결 패드(14a)는 서브 반도체 패키지(100a)의 복수의 재배선 패드(154a)에 대응하여, 서브 반도체 패키지(100a)의 양측면에 인접하는 상면의 부분들에 각각 배치될 수 있다.
메인 반도체 칩(200)은 서브 반도체 패키지(100a) 상에 부착될 수 있다. 메인 반도체 칩(200)은 계단 구조를 가지며 적층된 복수개일 수 있다.
복수개의 메인 반도체 칩(210, 220) 중 최하단의 제1 메인 반도체 칩(210)은 제2 다이 접착 필름(422a)에 의하여 서브 반도체 패키지(100a) 상에 부착될 수 있다. 제1 메인 반도체 칩(210)은, 베이스 기판층(10)의 주면에 대하여 수직 방향으로 서브 반도체 패키지(100a)와 서로 중첩되도록 서브 반도체 패키지(100a) 상에 부착될 수 있으므로, 제2 다이 접착 필름(422a)은 서브 반도체 패키지(100a)의 상면을 모두 덮을 수 있다. 따라서 제2 다이 접착 필름(422a)은 재배선 패드(154a)를 덮으며, 본딩 와이어로 이루어 진 제1 전기적 연결 부재(310)의 일부분을 매립할 수 있다.
제2 메인 반도체 칩(220)은 제3 다이 접착 필름(424)에 의하여 제1 메인 반도체 칩(210) 상에는 부착될 수 있다. 제2 메인 반도체 칩(220)은 제1 메인 반도체 칩(210)의 활성면에 형성된 복수의 제1 와이어 연결 패드(212)를 노출시키도록, 제1 메인 반도체 칩(210)과 계단 구조를 형성하도록 적층될 수 있다.
도 1a 및 도 1b에 보인 적층 반도체 패키지(1)가 가지는 제2 다이 접착 필름(422)은 제3 두께(t11)를 가질 수 있고, 도 2a 및 도 2b에 보인 적층 반도체 패키지(2)가 가지는 제2 다이 접착 필름(422a)은 제3 두께(t11)보다 큰 값인 제4 두께(t12)를 가질 수 있다. 또한 적층 반도체 패키지(2)가 가지는 제1 다이 접착 필름(410) 및 제3 다이 접착 필름(424)은 제4 두께(t12)보다 작은 값인 제3 두께(t11)를 가질 수 있다. 따라서 제2 다이 접착 필름(422a)은 제1 다이 접착 필름(410) 및 제3 다이 접착 필름(424)보다 두꺼울 수 있다.
도 1a 및 도 1b에 보인 적층 반도체 패키지(1)는 서브 반도체 패키지(100)의 복수의 재배선 패드(154)가 제1 다이 접착 필름(422) 및 제1 메인 반도체 칩(210)에 의하여 노출되도록, 복수의 재배선 패드(154)는 서브 반도체 패키지(100)의 상면의 일측변에 인접하는 부분에 배치될 수 있다.
반면에, 도 2a 및 도 2b에 보인 적층 반도체 패키지(2)는 서브 반도체 패키지(100a)의 복수의 재배선 패드(154a)가 제1 다이 접착 필름(422a) 및 제1 메인 반도체 칩(210)에 의하여 덮으나, 제1 다이 접착 필름(422a)이 상대적으로 큰 값인 제4 두께(t12)를 가지므로, 복수의 재배선 패드(154a)는 서브 반도체 패키지(100a)의 상면의 대향하는 양측변에 인접하는 부분에 각각 배치될 수 있다.
적층 반도체 패키지(2)는 도 1a 및 도 1b에 보인 적층 반도체 패키지(1)에 비하여, 제4 두께(t12)와 제3 두께(t11)의 차이만큼 두께가 증가할 수 있으나, 서브 반도체 패키지(100a)가 상대적으로 많은 개수의 재배선 패드(154a)를 가지도록 할 수 있다. 따라서 적층 반도체 패키지(2)는 상대적으로 대용량의 신호를 고속으로 처리할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다. 도 3a 및 도 3b에 대한 설명 중 도 1a 내지 도 2b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 3a 및 도 3b를 함께 참조하면, 적층 반도체 패키지(3)는 베이스 기판층(10) 상에 배치되며, 복수의 서브 반도체 칩(110, 120, 130)을 가지는 서브 반도체 패키지(100b), 및 서브 반도체 패키지(100b) 상에 적층되는 복수의 메인 반도체 칩(210, 220)을 포함할 수 있다.
베이스 기판층(10)의 주면을 바라보는 방향에서, 서브 반도체 패키지(100b)와 제1 메인 반도체 칩(210)이 이루는 계단 구조의 계단 상승 방향과, 복수개의 메인 반도체 칩(210, 220)들이 이루는 계단 구조의 계단 상승 방향은 서로 다른 방향일 수 있다. 일부 실시 예에서, 베이스 기판층(10)의 주면을 바라보는 방향에서, 서브 반도체 패키지(100b)와 제1 메인 반도체 칩(210)이 이루는 계단 구조의 계단 상승 방향은 서브 반도체 패키지(100b) 및 제1 메인 반도체 칩(210)의 상면의 측변들의 방향과 예각을 이루는 방향일 수 있다.
따라서 서브 반도체 패키지(100b)는 복수개의 메인 반도체 칩(210, 220)에 의하여, 하나의 모서리와 접하는 2개의 측변에 인접하는 상면의 부분이 노출될 수 있다.
재배선 구조체(150b)는 재배선 도전층(152), 복수의 재배선 패드(154), 재배선 절연층(156) 및 복수의 더미 패드(158)로 이루어질 수 있다. 복수의 더미 패드(158)는 서브 반도체 패키지(100b)가 포함하는 복수의 서브 반도체 칩(110, 120, 130)과 전기적으로 연결되지 않고, 재배선 구조체(150b) 내에서 전기적으로 플로우팅(floating)될 수 있다.
복수의 메인 반도체 칩(210, 220)에 의하여 서브 반도체 패키지(100b)의 상면이 노출되는 부분 중 하나의 측변에 인접하는 부분에는 복수의 재배선 패드(154)가 형성되고, 다른 하나의 측변에 인접하는 부분에는 복수의 더미 패드(158)가 형성될 수 있다. 구체적으로, 복수개의 메인 반도체 칩(210, 220)들이 이루는 계단 구조의 계단 하강 방향에 있는 서브 반도체 패키지(100b)의 하나의 측변에 인접하는 상면의 부분에는 복수의 더미 패드(158)가 형성되고, 복수개의 메인 반도체 칩(210, 220)들이 이루는 계단 구조의 계단 하강 방향과 다른 방향에 있는 서브 반도체 패키지(100b)의 하나의 측변에 인접하는 상면의 부분에는 복수의 재배선 패드(154)가 형성될 수 있다.
복수개의 메인 반도체 칩(210, 220)과 베이스 기판층(10)을 연결하는 제2 전기적 연결 부재(320a)는 더미 패드(158)를 경유할 수 있다. 제2 전기적 연결 부재(320a)는 제2 메인 반도체 칩(220)의 제2 와이어 연결 패드(222), 제1 메인 반도체 칩(210)의 제1 와이어 연결 패드(212), 서브 반도체 패키지(100b)의 더미 패드(158), 및 베이스 기판층(10)의 제2 상면 연결 패드(14b)를 순차적으로 연결할 수 있다.
도 1a에서 설명한 것과 유사하게, 서브 반도체 패키지(100b)의 두께와 복수의 메인 반도체 칩(210, 220) 각각의 두께는 같은 값을 가질 수 있다. 따라서 제2 메인 반도체 칩(220)의 제2 와이어 연결 패드(222)와 제1 메인 반도체 칩(210)의 제1 와이어 연결 패드(212) 사이의 거리, 제1 메인 반도체 칩(210)의 제1 와이어 연결 패드(212)와 서브 반도체 패키지(100b)의 더미 패드(158) 사이의 거리, 서브 반도체 패키지(100a)의 더미 패드(158)와 베이스 기판층(10)의 제2 상면 연결 패드(14b) 사이의 거리가 실질적으로 동일할 수 있다.
이에 따라, 제2 와이어 연결 패드(222), 제1 와이어 연결 패드(212), 더미 패드(158), 및 제2 상면 연결 패드(14b) 각각의 사이를 연결하는 본딩 와이어로 이루어진 제2 전기적 연결 부재(320a)의 경로를 용이하게 형성할 수 있으므로, 제2 전기적 연결 부재(320a)의 경로가 단순화되어 복수의 메인 반도체 칩(210, 220)과 베이스 기판층(10) 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다. 도 4a 및 도 4b에 대한 설명 중 도 1a 내지 도 3b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 4a 및 도 4b를 함께 참조하면, 적층 반도체 패키지(4)는 베이스 기판층(10) 상에 배치되며, 복수의 서브 반도체 칩(110, 120, 130)을 가지는 서브 반도체 패키지(100c), 및 서브 반도체 패키지(100c) 상에 적층되는 복수의 메인 반도체 칩(210, 220)을 포함할 수 있다. 서브 반도체 패키지(100c), 및 복수의 메인 반도체 칩(210, 220) 각각은 동일한 계단 상승 방향을 가지는 계단 구조를 이룰 수 있다.
서브 반도체 패키지(100c)가 가지는 재배선 구조체(150c)는 재배선 도전층(152), 복수의 재배선 패드(154a), 재배선 절연층(156) 및 더미 패드(158)로 이루어질 수 있다. 복수의 재배선 패드(154a)는 서브 반도체 패키지(100c) 상면의 대향하는 양측변에 인접하는 부분에 각각 배치될 수 있다. 복수의 더미 패드(158)는 서브 반도체 패키지(100c) 상면의 다른 일측변에 인접하는 부분에 배치될 수 있다.
서브 반도체 패키지(100c)는 도 2a 및 도 2b에서 보인 서브 반도체 패키지(100a)와 유사하게, 서브 반도체 패키지(100c)의 재배선 패드(154a)와 베이스 기판층(10)의 제1 상면 연결 패드(14a) 사이를 연결하는 제1 전기적 연결 부재(310)에 의하여 베이스 기판층(10)과 전기적으로 연결될 수 있다. 제2 다이 접착 필름(422a)은 복수의 재배선 패드(154a)를 덮으며, 복수의 재배선 패드(154a)와 연결되며 본딩 와이어로 이루어진 복수의 제1 전기적 연결 부재(310) 각각의 일부분을 매립할 수 있다. 일부 실시 예에서, 도시하지는 않았으나, 복수의 재배선 패드(154a) 중 일부 개는, 더미 패드(158)에 인접하게 배치되며 제2 다이 접착 필름(422a)에 의하여 덮이지 않을 수 있다.
메인 반도체 칩(200)과 베이스 기판층(10)을 전기적으로 연결하는 제2 전기적 연결 부재(320a)는, 도 3a 및 도 3b에서 보인 것과 유사하게, 서브 반도체 패키지(100c)의 더미 패드(158)를 경유할 수 있다. 제2 전기적 연결 부재(320a)는 제2 메인 반도체 칩(220)의 제2 와이어 연결 패드(222), 제1 메인 반도체 칩(210)의 제1 와이어 연결 패드(212), 서브 반도체 패키지(100c)의 더미 패드(158), 및 베이스 기판층(10)의 제2 상면 연결 패드(14b)를 순차적으로 연결할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다. 도 5a 및 도 5b에 대한 설명 중 도 1a 내지 도 4b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 5a 및 도 5b를 함께 참조하면, 적층 반도체 패키지(5)는 베이스 기판층(10a) 상에 배치되며, 복수의 서브 반도체 칩(110, 120, 130)을 가지는 서브 반도체 패키지(100d), 및 서브 반도체 패키지(100d) 상에 적층되는 복수의 메인 반도체 칩(210, 220)을 포함할 수 있다. 서브 반도체 패키지(100d), 및 복수의 메인 반도체 칩(210, 220) 각각은 동일한 계단 상승 방향을 가지는 계단 구조를 이룰 수 있다.
베이스 기판층(10a)의 복수의 제2 상면 연결 패드(14b)는 베이스 기판층(10a)의 상면의 일측변에 인접하도록 배치될 수 있다. 복수의 제1 상면 연결 패드(14a)는 복수의 제2 상면 연결 패드(14b)와 서브 반도체 패키지(100d)의 일측면 사이의 베이스 기판층(10a)의 상면 부분에 배치될 수 있다.
서브 반도체 패키지(100d)의 재배선 구조체(150d)는 재배선 도전층(152), 복수의 재배선 패드(154b) 및 재배선 절연층(156)으로 이루어질 수 있다. 복수의 메인 반도체 칩(210, 220)은 복수의 재배선 패드(154b)를 노출시키도록 계단 구조를 가지며, 서브 반도체 패키지(100d) 상에 적층될 수 있다.
적층 반도체 패키지(5)에 포함되는 서브 반도체 패키지(100d)의 복수의 재배선 패드(154b), 및 복수의 메인 반도체 칩(210, 220) 각각의 복수의 와이어 연결 패드(212, 222)는, 베이스 기판층(10a)의 동일한 일측에 인접하는 서브 반도체 패키지(100d)의 상면의 부분 및 복수의 메인 반도체 칩(210, 220) 각각의 상면의 부분에 배치될 수 있다.
서브 반도체 패키지(100)와 베이스 기판층(10a)은 재배선 패드(154b)와 제1 상면 연결 패드(14a) 사이를 연결하는 제1 전기적 연결 부재(310)에 의하여 전기적으로 연결될 수 있다. 복수개의 메인 반도체 칩(210, 220)과 베이스 기판층(10a)은 와이어 연결 패드(212, 222)와 제2 상면 연결 패드(14b) 사이를 연결하는 제2 전기적 연결 부재(320)에 의하여 전기적으로 연결될 수 있다. 제2 전기적 연결 부재(320)는 제2 메인 반도체 칩(220)의 제2 와이어 연결 패드(222), 제1 메인 반도체 칩(210)의 제1 와이어 연결 패드(212) 및 베이스 기판층(10a)의 제2 상면 연결 패드(14b)를 순차적으로 연결할 수 있다.
적층 반도체 패키지(5)는 제1 전기적 연결 부재(310)와 제2 전기적 연결 부재(320)를 베이스 기판층(10a)의 동일한 일측에 인접하도록 형성하여, 제1 전기적 연결 부재(310) 및 제2 전기적 연결 부재(320)를 형성하기 위하여 필요한 적층 반도체 패키지(5)의 면적을 최소화할 수 있다. 따라서 적층 반도체 패키지(5)의 면적을 감소시킬 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다. 도 6a 및 도 6b에 대한 설명 중 도 1a 내지 도 5b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 6a 및 도 6b를 함께 참조하면, 적층 반도체 패키지(6)는 베이스 기판층(10b) 상에 배치되며, 복수의 서브 반도체 칩(110, 120, 130)을 가지는 서브 반도체 패키지(100e), 및 서브 반도체 패키지(100e) 상에 적층되는 복수의 메인 반도체 칩(210, 220)을 포함할 수 있다.
서브 반도체 패키지(100e)는 복수의 서브 반도체 칩(110, 120, 130)의 활성면 및 재배선 구조체(150e)가 하측, 즉 베이스 기판층(10b)을 향하도록 베이스 기판층(10b) 상에 부착될 수 있다. 재배선 구조체(150e)는 재배선 도전층(152), 복수의 재배선 패드(154e) 및 재배선 절연층(156)으로 이루어질 수 있다. 서브 반도체 패키지(100e)는 복수의 재배선 패드(154e)와 복수의 제1 상면 연결 패드(14a) 사이에 배치되는 복수의 연결 범프(350)를 통하여 베이스 기판층(10b)과 전기적으로 연결될 수 있다. 즉, 서브 반도체 패키지(100e)는 플립 칩 방식으로 베이스 기판층(10b) 상에 부착될 수 있다.
메인 반도체 칩(200)은 서브 반도체 패키지(100e) 상에 부착될 수 있다. 메인 반도체 칩(200)은 계단 구조를 가지며 적층된 복수개일 수 있다.
복수개의 메인 반도체 칩(210, 220) 중 최하단의 제1 메인 반도체 칩(210)은 제2 다이 접착 필름(422)에 의하여 서브 반도체 패키지(100e) 상에 부착될 수 있다. 제1 메인 반도체 칩(210)은, 베이스 기판층(10b)의 주면에 대하여 수직 방향으로 서브 반도체 패키지(100e)와 서로 중첩되도록 서브 반도체 패키지(100e) 상에 부착될 수 있으므로, 제2 다이 접착 필름(422)은 서브 반도체 패키지(100e)의 상면을 모두 덮을 수 있다.
서브 반도체 패키지(100e)는 플립 칩 방식으로 베이스 기판층(10b) 상에 부착되는 반도체 칩으로 취급될 수 있다. 따라서 복수의 재배선 패드(154e)를 서브 반도체 패키지(100e)의 하면 상에 자유롭게 배치할 수 있기 때문에, 복수의 재배선 패드(154e)의 개수의 제한이 최소화된다. 따라서 적층 반도체 패키지(6)는 대용량의 신호를 고속으로 처리할 수 있다.
또한, 서브 반도체 패키지(100e)와 복수개의 메인 반도체 칩(210, 220)은 동일한 면적을 가질 수 있으므로, 서브 반도체 패키지(100e) 상에 복수 개의 메인 반도체 칩(210, 220)을 용이하게 적층할 수 있다. 그리고 하측에 배치되는 서브 반도체 패키지(100e)가 상측에 적층되는 메인 반도체 칩(200)을 안정되게 지지할 수 있는바, 복수 개의 메인 반도체 칩(210, 220)과 베이스 기판층(10b)을 전기적으로 연결하는 전기적 연결 부재(320)를 신뢰성 있게 형성할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 요부를 나타내는 단면도 및 평면 레이아웃이다. 도 7a 및 도 7b에 대한 설명 중 도 1a 내지 도 6b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 7a 및 도 7b를 함께 참조하면, 적층 반도체 패키지(7)는 베이스 기판층(10b) 상에 배치되며, 복수의 서브 반도체 칩(110, 120, 130)을 가지는 서브 반도체 패키지(100f), 및 서브 반도체 패키지(100f) 상에 적층되는 복수의 메인 반도체 칩(210, 220)을 포함할 수 있다.
서브 반도체 패키지(100f)는 복수의 서브 반도체 칩(110, 120, 130)의 활성면 상 및 서브 몰드층(140) 상에 걸쳐서 형성되는 제1 재배선 구조체(150e), 및 복수의 서브 반도체 칩(110, 120, 130)의 비활성면 상 및 서브 몰드층(140) 상에 걸쳐서 형성되는 제2 재배선 구조체(160)를 포함할 수 있다.
서브 반도체 패키지(100f)의 제1 재배선 구조체(150e)는 도 6a 및 도 6b에서 설명한 서브 반도체 패키지(100e)의 재배선 구조체(150e)와 동일한 구조를 가질 수 있는 바, 자세한 설명은 생략하도록 한다.
서브 반도체 패키지(100f)의 제2 재배선 구조체(160)는 복수의 더미 재배선 패드(164) 및 더미 재배선 절연층(166)으로 이루어질 수 있다. 제2 재배선 구조체(160)는 제1 재배선 구조체(150e)와 유사한 방법으로 형성할 수 있으나, 서브 반도체 패키지(100f)가 포함하는 복수의 서브 반도체 칩(110, 120, 130)과 연결되는 별도의 재배선 패턴을 포함하지 않을 수 있다.
더미 재배선 절연층(166)은 복수의 서브 반도체 칩(110, 120, 130)의 비활성면 상 및 서브 몰드층(140) 상에 걸쳐서 형성되며, 복수의 서브 반도체 칩(110, 120, 130)의 비활성면 상 및 서브 몰드층(140) 상을 덮도록 형성될 수 있다. 더미 재배선 절연층(166)은 예를 들면, 산화물, 질화물, 산질화물로 이루어질 수 있다. 일부 실시 예에서, 더미 재배선 절연층(156)은 PID와 같이 에폭시 또는 폴리이미드를 포함하는 수지 물질을 코팅 후 경화하여 형성하거나, ABF와 같은 빌드업 필름을 부착하여 형성할 수 있다.
복수의 더미 재배선 패드(164)는 서브 반도체 패키지(100e)가 포함하는 복수의 서브 반도체 칩(110, 120, 130)과 전기적으로 연결되지 않고, 제2 재배선 구조체(160) 내에서 전기적으로 플로우팅될 수 있다.
복수의 더미 재배선 패드(164)는 복수의 메인 반도체 칩(210, 220)에 의하여 서브 반도체 패키지(100e)의 상면이 노출되는 부분 중 하나의 측변에 인접하는 부분에 형성될 수 있다. 구체적으로, 복수개의 메인 반도체 칩(210, 220)들이 이루는 계단 구조의 계단 하강 방향에 있는 서브 반도체 패키지(100e)의 하나의 측변에 인접하는 상면의 부분에 복수의 더미 재배선 패드(164)가 형성될 수 있다.
복수개의 메인 반도체 칩(210, 220)과 베이스 기판층(10b)을 연결하는 제2 전기적 연결 부재(320a)는 더미 재배선 패드(164)를 경유할 수 있다. 제2 전기적 연결 부재(320a)는 제2 메인 반도체 칩(220)의 제2 와이어 연결 패드(222), 제1 메인 반도체 칩(210)의 제1 와이어 연결 패드(212), 서브 반도체 패키지(100e)의 더미 재배선 패드(164), 및 베이스 기판층(10b)의 제2 상면 연결 패드(14b)를 순차적으로 연결할 수 있다.
도 8a 내지 도 8f는 본 발명의 일 실시 예에 따른 서브 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다. 구체적으로, 도 8a 내지 도 8f는 도 1a 및 도 1b에 보인 적층 반도체 패키지(1)가 가지는 서브 반도체 패키지(100)의 제조 방법을 단계적으로 나타내는 단면도이다.
도 8a를 참조하면, 제1 지지 기판(50) 상에 복수의 서브 반도체 칩(110, 120, 130)을 배치한다. 복수의 서브 반도체 칩(110, 120, 130)은 활성면이 상측을 향하도록 제1 지지 기판(50) 상에 배치될 수 있다. 복수의 서브 반도체 칩(110, 120, 130) 각각은 서로 이격되도록 제1 지지 기판(50) 상에 배치될 수 있다. 일부 실시 예에서, 제1 지지 기판(50)은 반도체 웨이퍼일 수 있다.
복수의 서브 반도체 칩(110, 120, 130)은 제1 이형 필름(60)에 의하여 제1 지지 기판(50) 상에 부착될 수 있다. 제1 이형 필름(60)은 단일층으로 이루어지거나, 백본층(backbone layer)의 양면에 각각 부착되는 이형층(release layer)을 포함하는 다층 구조를 가질 수 있다. 상기 백본층은 예를 들면, 열가소성 폴리머(thermoplastic polymer)로 이루어질 수 있다. 상기 이형층은 예를 들면, 아크릴과 실리콘(silicone)의 혼성중합체(copolymer)로 이루어질 수 있다.
도 8b를 참조하면, 지지 기판(50) 상에 복수의 서브 반도체 칩(110, 120, 130) 각각의 이격되는 사이 공간을 채우는 서브 몰드층(140)을 형성한다. 서브 몰드층(140)은 복수의 서브 반도체 칩(110, 120, 130) 각각의 상면을 덮지 않고, 복수의 서브 반도체 칩(110, 120, 130) 각각의 측면만을 감쌀 수 있다.
도 8c를 참조하면, 복수의 서브 반도체 칩(110, 120, 130)의 활성면 상 및 서브 몰드층(140) 상에 걸쳐서 재배선 구조체(150)를 형성한다.
재배선 구조체(150)는 재배선 도전층(152), 복수의 재배선 패드(154) 및 재배선 절연층(156)으로 이루어질 수 있다.
재배선 도전층(152)은 적어도 한층의 재배선 패턴층, 및 복수의 서브 반도체 칩(110, 120, 130) 중 적어도 일부, 상기 재배선 패턴층, 및 재배선 패드(154) 사이를 연결하는 적어도 한층의 재배선 비아층을 포함할 수 있다. 재배선 패드(154)는 재배선 도전층(152)을 통하여 복수의 서브 반도체 칩(110, 120, 130) 중 적어도 일부와 전기적으로 연결될 수 있다. 재배선 절연층(156)은 복수의 서브 반도체 칩(110, 120, 130)의 활성면 상 및 서브 몰드층(140) 상에 걸쳐서 형성되며, 재배선 도전층(152)을 덮으며, 복수의 재배선 패드(154)을 덮지 않고 노출시킬 수 있다. 재배선 절연층(156)은 재배선 도전층(152)의 구조에 따라서 한층 또는 다층으로 이루어질 수 있다.
재배선 구조체(150)는 반도체 제조 공정에서 통상적으로 사용되거나, 될 수 있는 재배선 형성 방법에 의하여 형성될 수 있는 바, 세부적인 제조 과정은 생략하도록 한다.
재배선 구조체(150)를 형성한 후, 제1 이형 필름(60) 및 제1 지지 기판(50)을 제거한다.
도 8d를 참조하면, 재배선 구조체(150)가 형성된 도 8c의 결과물을 제2 이형 필름(62)을 사이에 두고, 재배선 구조체(150)가 제2 이형 필름(62)을 향하도록 제2 지지 기판(52) 상에 부착한다. 제2 지지 필름(52) 및 제2 이형 필름(62) 각각은, 제1 지지 필름(50) 및 제1 이형 필름(60)과 유사할 수 있는 바, 자세한 설명은 생략한다.
도 8e를 참조하면, 선택적으로 복수의 서브 반도체 칩(110, 120, 130)의 비활성면으로부터 복수의 서브 반도체 칩(110, 120, 130) 및 서브 몰드층(140)의 일부분을 제거하여, 복수의 서브 반도체 칩(110, 120, 130) 및 서브 몰드층(140)이 이루는 구조물의 두께를 감소시킬 수 있다.
도 8f를 참조하면, 복수의 서브 반도체 칩(110, 120, 130) 및 서브 몰드층(140)이 이루는 구조물을 분리하여, 복수의 서브 반도체 패키지(100)를 형성한다.
또한 도 8a 내지 도 8f에서 설명한 제조 방법을 참고하여, 도 2a 및 도 2b, 도 5a 및 도 5b에 보인 적층 반도체 패키지(2, 5)가 가지는 서브 반도체 패키지(100a, 100d)를 제조할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 서브 반도체 패키지의 제조 방법을 나타내는 단면도이다. 구체적으로, 도 9는 도 3a 및 도 3b에 보인 적층 반도체 패키지(3)가 가지는 서브 반도체 패키지(100b)의 제조 방법을 나타내는 단면도이다.
도 9를 참조하면, 도 8a 및 도 8b에서 설명한 것과 같이 지지 기판(50) 상에 복수의 서브 반도체 칩(110, 120, 130)을 배치한 후, 각각의 이격되는 사이 공간을 채우는 서브 몰드층(140)을 형성한다.
이후 도 8c에서 설명한 것과 유사하게, 복수의 서브 반도체 칩(110, 120, 130)의 활성면 상 및 서브 몰드층(140) 상에 걸쳐서 재배선 구조체(150b)를 형성한다. 재배선 구조체(150b)는 재배선 도전층(152), 복수의 재배선 패드(154), 재배선 절연층(156) 및 복수의 더미 패드(158)로 이루어질 수 있다.
일부 실시 예에서, 복수의 더미 패드(158)는 복수의 재배선 패드(154)를 형성하는 과정에서, 함께 형성할 수 있다. 복수의 더미 패드(158)는 복수의 서브 반도체 칩(110, 120, 130)과 전기적으로 연결되지 않고, 재배선 구조체(150b) 내에서 전기적으로 플로우팅될 수 있다.
이후 도 8d 내지 도 8f에서 설명한 것을 참조하여, 서브 반도체 패키지(100b)를 형성할 수 있다.
또한 도 9에서 설명한 제조 방법을 참고하여, 도 4a 및 도 4b에 보인 적층 반도체 패키지(4)가 가지는 서브 반도체 패키지(100c)를 제조할 수 있다.
도 10a 내지 도 10c는 본 발명의 일 실시 예에 따른 서브 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다. 구체적으로, 도 10a 내지 도 10c는 도 6a 및 도 6b에 보인 적층 반도체 패키지(6)가 가지는 서브 반도체 패키지(100e) 및 연결 범프(350)의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 10a를 참조하면, 도 8a 내지 도 8c에서 설명한 것과 유사하게 지지 기판(50) 상에 복수의 서브 반도체 칩(110, 120, 130)을 배치한 후, 각각의 이격되는 사이 공간을 채우는 서브 몰드층(140)을 형성하고, 복수의 서브 반도체 칩(110, 120, 130)의 활성면 상 및 서브 몰드층(140) 상에 걸쳐서 재배선 구조체(150e)를 형성한다.
이후, 재배선 패드(154e) 상에 연결 범프(350)를 형성한다.
연결 범프(350)를 형성한 후, 제1 이형 필름(60) 및 제1 지지 기판(50)을 제거한다.
도 10b를 참조하면, 연결 범프(350)가 형성된 도 10a의 결과물을 제2 이형 필름(62a)을 사이에 두고, 재배선 구조체(150e)가 제2 이형 필름(62a)을 향하도록 제2 지지 기판(52) 상에 부착한다.
도 10c를 참조하면, 선택적으로 복수의 서브 반도체 칩(110, 120, 130)의 비활성면으로부터 복수의 서브 반도체 칩(110, 120, 130) 및 서브 몰드층(140)의 일부분을 제거하여, 복수의 서브 반도체 칩(110, 120, 130) 및 서브 몰드층(140)이 이루는 구조물의 두께를 감소시킬 수 있다.
이후 도 8f에서 설명한 것을 참조하여, 서브 반도체 패키지(100e)를 형성할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 서브 반도체 패키지의 제조 방법을 나타내는 단면도이다. 구체적으로, 도 11은 도 7a 및 도 7b에 보인 적층 반도체 패키지(7)가 가지는 서브 반도체 패키지(100f)의 제조 방법을 나타내는 단면도이다.
도 11을 참조하면, 도 10a 내지 도 10c에서 설명한 제조 방법을 수행한 후, 복수의 서브 반도체 칩(110, 120, 130)의 비활성면 상 및 서브 몰드층(140) 상에 걸쳐서 제2 재배선 구조체(160)를 형성한다. 제2 재배선 구조체(160)는 복수의 더미 재배선 패드(164) 및 더미 재배선 절연층(166)으로 이루어질 수 있다. 복수의 더미 재배선 패드(164)는 복수의 서브 반도체 칩(110, 120, 130)과 전기적으로 연결되지 않고, 제2 재배선 구조체(160) 내에서 전기적으로 플로우팅되도록 형성할 수 있다.
이후 도 8f에서 설명한 것을 참조하여, 서브 반도체 패키지(100f)를 형성할 수 있다.
도 12는 본 발명의 실시 예에 따른 시스템의 블록 다이어그램이다.
도 12를 참조하면, 시스템(1100)은 공통 버스(1160)를 통해 통신하는 CPU와 같은 프로세서(1130), 랜덤 억세스 메모리(1140), 유저 인터페이스(1150) 및 모뎀(1120)을 포함할 수 있다. 상기 각 소자들은 공통 버스(1160)를 통해 저장 장치(1110)에 신호를 전송하고 저장 장치(1110)로부터 신호를 수신한다. 저장 장치(1110)은 플래시 메모리(1111)와 메모리 제어기(1112)를 포함할 수 있다. 플래시 메모리(1110)는 데이터를 저장할 수 있으며, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 저장 장치(1110) 및 랜덤 억세스 메모리(1140)는 도 1a 내지 도 11을 통하여 설명한 적층 반도체 패키지(1, 2, 3, 4, 5, 6, 7)들 중의 어느 하나로 이루어질 수 있다.
따라서 본 발명에 따른 시스템은, 하나의 적층 반도체 패키지로 저장 장치 및 랜덤 억세스 메모리를 함께 구현할 수 있어, 소형화 및 대용량화를 이룰 수 있다. 또한 저장 장치 및 랜덤 억세스 메모리를 함께 구현하는 적층 반도체 패키지의 제조 과정이 단순화되고, 적층 반도체 패키지의 신뢰성 향상 및 두께 감소를 이룰 수 있는 바, 본 발명에 따른 시스템은 소형화와 함께 신뢰성이 향상될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 3, 4, 5, 6, 7 : 적층 반도체 패키지, 100, 100a, 100b, 100c, 100d, 100e, 100f : 서브 반도체 패키지, 110, 120, 130 : 서브 반도체 칩, 150, 150a, 150b, 150c, 150e : 재배선 구조체, 200 : 메인 반도체 칩

Claims (20)

  1. 베이스 기판층;
    상기 베이스 기판층 상에 부착되며,
    서로 이격되는 복수의 서브 반도체 칩,
    상기 복수의 서브 반도체 칩의 측면을 감싸도록 상기 복수의 서브 반도체 칩의 이격되는 사이 공간을 채우는 서브 몰드층, 및
    상기 복수의 서브 반도체 칩의 활성면 상 및 상기 서브 몰드층 상에 걸쳐서 형성되며 상기 베이스 기판층과 전기적으로 연결되는 재배선 패드들, 및 상기 복수의 서브 반도체 칩 중 적어도 일부와 상기 재배선 패드들 사이를 연결되는 재배선 도전층을 포함하는 재배선 구조체를 가지는 서브 반도체 패키지; 및
    상기 서브 반도체 패키지 상에 계단 구조를 가지며 순차적으로 적층되며, 와이어 연결 패드들을 가지는 복수의 메인 반도체 칩;을 포함하고,
    상기 서브 반도체 패키지와 상기 복수의 메인 반도체 칩 중 최하단의 메인 반도체 칩이 이루는 제1 계단 구조의 계단이 상승하는 제1 방향과, 상기 복수의 메인 반도체 칩이 이루는 제2 계단 구조의 계단이 상승하는 제2 방향은 서로 다르고,
    상기 와이어 연결 패드들은 상기 복수의 메인 반도체 칩 각각의 상면의 상기 제2 방향을 따르는 일측에 배치되며 수직 방향으로 서로 중첩되지 않고,
    상기 재배선 패드들은 상기 서브 반도체 패키지의 상면의 상기 제2 방향에 수직한 제3 방향을 따라 일측에 배치되며 상기 수직 방향으로 상기 복수의 메인 반도체 칩과 중첩되지 않고,
    상기 복수의 메인 반도체 칩 중 적어도 하나는, 제1 전기적 연결 부재들을 통하여 상기 제2 방향을 따라 상기 베이스 기판층과 전기적으로 연결되고,
    상기 서브 몰드층은 상기 복수의 서브 반도체 칩 각각의 상면 및 하면을 노출시키며, 상기 복수의 서브 반도체 칩 각각의 측면만을 감싸는 적층 반도체 패키지.
  2. 제1 항에 있어서,
    상기 서브 반도체 패키지와 상기 복수의 메인 반도체 칩은 동일한 면적을 가지는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제2 항에 있어서,
    상기 서브 반도체 패키지는, 상기 복수의 서브 반도체 칩의 활성면이 상기 베이스 기판층의 반대측을 향하도록 상기 베이스 기판층 상에 부착되며,
    상기 서브 반도체 패키지는, 제2 전기적 연결 부재들을 통하여 상기 제3 방향을 따라 상기 베이스 기판층과 전기적으로 연결되고,
    상기 제1 전기적 연결 부재들 및 상기 제2 전기적 연결 부재들은 본딩 와이어인 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 방향과 상기 제3 방향은 같은 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 방향과 상기 제3 방향은 예각을 이루는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제5 항에 있어서,
    상기 재배선 구조체는, 상기 서브 반도체 패키지의 상면의 상기 제2 방향을 따라 일측에 배치되는 더미 패드들을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제1 항에 있어서,
    상기 서브 반도체 패키지와 상기 최하단의 메인 반도체 칩 사이에 배치되는 다이 접착 필름;을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제6 항에 있어서,
    상기 제1 전기적 연결 부재들은 상기 와이어 연결 패드들 및 상기 베이스 기판층을 순차적으로 연결하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 삭제
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  16. 서로 이격되는 복수의 서브 반도체 칩; 상기 복수의 서브 반도체 칩의 이격되는 사이 공간을 채우는 서브 몰드층; 및 재배선 패드들, 및 상기 복수의 서브 반도체 칩 중 적어도 일부와 상기 재배선 패드들 사이를 연결되는 재배선 도전층을 포함하며, 상기 복수의 서브 반도체 칩의 활성면 상 및 상기 서브 몰드층 상에 걸쳐서 형성되는 재배선 구조체;를 가지는 서브 반도체 패키지; 및
    각각 상기 서브 반도체 패키지와 동일한 면적을 가지며, 상기 서브 반도체 패키지 상에 계단 구조를 가지며 순차적으로 적층되며, 와이어 연결 패드들을 가지는 복수의 메인 반도체 칩;을 포함하며,
    상기 서브 반도체 패키지와 상기 복수의 메인 반도체 칩 중 최하단의 메인 반도체 칩이 이루는 제1 계단 구조의 계단이 상승하는 제1 방향과, 상기 복수의 메인 반도체 칩이 이루는 제2 계단 구조의 계단이 상승하는 제2 방향은 서로 다르고,
    상기 와이어 연결 패드들은 상기 복수의 메인 반도체 칩 각각의 상면의 상기 제2 방향을 따르는 일측에 배치되며 수직 방향으로 서로 중첩되지 않고,
    상기 재배선 패드들은 상기 서브 반도체 패키지의 상면의 상기 제2 방향에 수직한 제3 방향을 따라 일측에 배치되며 상기 수직 방향으로 상기 복수의 메인 반도체 칩과 중첩되지 않고,
    상기 서브 몰드층은 상기 복수의 서브 반도체 칩 각각의 상면 및 하면을 노출시키며, 상기 복수의 서브 반도체 칩 각각의 측면만을 감싸는 적층 반도체 패키지.
  17. 제16 항에 있어서,
    상기 재배선 구조체 측의 서브 몰드층의 면과 상기 복수의 서브 반도체 칩의 활성면은 동일 평면 상에 위치(coplanar)하는 것을 특징으로 하는 적층 반도체 패키지.
  18. 제16 항에 있어서,
    상기 복수의 메인 반도체 칩 각각은 비휘발성 메모리 칩이고,
    상기 복수의 서브 반도체 칩은 휘발성 메모리 칩인 적어도 하나의 제1 서브 반도체 칩, 및 상기 메인 반도체 칩을 위한 컨트롤러 반도체 칩인 제2 서브 반도체 칩을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  19. 제18 항에 있어서,
    상기 복수의 서브 반도체 칩은, 집적 수동 소자(IPD, Integrated Passive Device) 또는 더미 반도체 칩인 제3 서브 반도체 칩을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  20. 제16 항에 있어서,
    상기 서브 반도체 패키지가 부착되는 상면에 상기 서브 반도체 패키지와 전기적으로 연결되는 제1 상면 연결 패드, 및 상기 복수의 메인 반도체 칩과 전기적으로 연결되는 제2 상면 연결 패드를 가지는 베이스 기판층;을 더 포함하며,
    상기 제1 상면 연결 패드와 상기 제2 상면 연결 패드는, 상기 베이스 기판층의 상면의 서로 다른 측변에 인접하도록 배치되는 것을 특징으로 하는 적층 반도체 패키지.
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