JP3880572B2

JP3880572B2 - 半導体チップ及び半導体装置

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Publication number: JP3880572B2
Application number: JP2003372265A
Authority: JP
Inventors: 吉浩佐伯
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-10-31
Filing date: 2003-10-31
Publication date: 2007-02-14
Anticipated expiration: 2023-10-31
Also published as: US20050093167A1; JP2005136299A; US20070257374A1; US7514796B2; US7132752B2

Description

この発明は、半導体チップ及び半導体装置に関し、特に複数個積層可能な構成を具えた半導体チップ、当該半導体チップが複数個積層されてなる半導体装置に関する。

半導体装置の多機能化を図ることを目的として、複数個の半導体チップを積層する半導体チップ積層型パッケージが知られている。

このような半導体チップ積層型パッケージの一例として、スタック型マルチチップパッケージが存在する。スタック型マルチチップパッケージとは、複数個の半導体チップを重ね合わせて基板上に搭載し、これら半導体チップの電極パッドをそれぞれ基板上に設けられている電気接続部にボンディングワイヤを用いて接続する構成を有している。

スタック型マルチチップパッケージにおいて、ワイヤボンディングで接続可能な範囲を越えて、半導体チップと回路基板とを電気的に接続することを目的として、ある半導体チップの電極パッドを他の半導体チップの電極パッドに中継するための中継用電極パッドを予め設けておく構成が知られている（例えば、特許文献１参照。）。

また、半導体チップ積層パッケージの生産性の向上を目的として、同一構造かつ同一機能を有する複数個の半導体チップを、それぞれの半導体チップの電極パッドの配置位置がずれるように、半導体チップを少しずつずらして積層する構成が知られている（例えば特許文献２参照。）。

さらにまた、半導体チップの外形の大きさやボンディングパッドの配置が、互いに異なる２個の半導体チップを積層するために、２つの半導体チップ間に、配線がその表面側に形成されている配線シートを挟み込む構成が知られている（例えば特許文献３参照。）。

加えて、複数個の半導体チップを積層するに際し、下側に配置される半導体チップの電極パッドを、通常の電極パッドよりも大きめに形成し、かつ半導体チップの端縁に沿って長い矩形状に形成する構成が知られている（例えば特許文献４参照。）。

この大きめに形成されている電極パッドには、上側に配置されている半導体チップの電極パッドと接続されるボンディングワイヤと、下側に配置されている半導体チップのさらに下側に配置されている絶縁性基板に形成されている電極パッドと接続されるボンディングワイヤとが接続されている。
特開２００１−１９６５２９号公報特開２００１−２９８１５０号公報特開２００１−７２７８号公報特開２００２−１１０８９８号公報

上述した特許文献１及び特許文献４の構成の電極パッドは、半導体チップの端縁に沿って延在させて配置されている。従って、半導体チップに形成される電極パッド数が制限されてしまう。

特許文献２の構成によれば、リードと複数の半導体チップとは、それぞれが直接的にワイヤにより接続されている。従って、各ワイヤが長くなってしまい、ワイヤ流れによるワイヤ同士の短絡や断線などが発生する恐れがある。

特許文献３の構成によれば、別途、配線シートを準備し、これを挟み込む工程がさらに必要になってしまう。

従来の同一機能かつ同一構造の半導体チップを積層する半導体チップ積層型パッケージでは、上側に配置されている半導体チップの電極パッドと、基板とが直接的にボンディングワイヤで接続される。従って、いわゆるワイヤ流れによって、ボンディングワイヤ同士が接触して短絡し、装置の誤動作を引き起こしてしまう恐れがある。

また、ボンディングワイヤ同士の接触による短絡を防止するために、ボンディングワイヤの長さを、パッケージの高さ方向で互いに異なる長さとして３次元的に複数のボンディングワイヤ同士の接触を回避している。しかしながら、このような構成とすればパッケージの厚みが増してしまう。

この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体チップは、下記のような構成上の特徴を有している。

すなわち、半導体チップは、機能素子を具える素子形成領域を含んでいる。また、半導体チップは、方形状で形成される主面を有している。主面は、第１の辺と第１の辺に対向する第２の辺を具えている。

半導体チップは、第１の辺に沿って、主面に配置される複数の主電極パッドからなる主電極パッド群と、第１の辺及び主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群と、第２の辺に沿って主面に配置される複数の第２電極パッドからなる第２電極パッド群とを具えている。

半導体チップは、主電極パッド及び第１電極パッドを接続する第１パッド間配線と、主電極パッド及び第２電極パッドを接続する第２パッド間配線とを具えている。

加えて、この発明は、このような構成を有する半導体チップを複数個積層した半導体装置にも関する。

この発明の半導体チップの構成によれば、第１の辺近傍に設けられている主電極パッドから出力される信号を第１の辺に沿って設けられている第１電極パッド及び第２の辺に沿って設けられている第２電極パッドに出力することができる。

従って、この発明の半導体チップを複数個積層する場合に、異なる半導体チップの電極パッドを信号の出力に使用することができるので、複数のボンディングワイヤ同士が３次元的に重なることがなく、複数のボンディングワイヤ同士の接触を防止することができる。従って、複数の半導体チップが積層されている半導体装置の誤動作を防止することができる。

また、それぞれのボンディングワイヤの長さを、個々の半導体チップの電極パッドを基板のボンディングパッドと接続する場合と比較して、短くすることができる。従って、半導体装置、すなわちパッケージの厚みをより薄くすることができる。

以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、何らこれらに限定されない。

なお、この発明の半導体チップ及び半導体チップを積層した半導体装置の製造工程は、従来公知の材料を用いて、従来公知の製造工程により形成できる。従って、これらの詳細な説明は省略する場合もある。

以下に説明する各実施の形態の半導体チップ及び半導体装置の構成要素は、３桁の数字からなる符号を付して説明されるが、百の位の数字は各実施の形態の番号に対応させてある。従って下二桁の数字が一致する場合には、これらは同一の構成要素である。この場合には、重複する詳細な説明は省略する場合もある。

〈第１の実施の形態〉
この発明の第１の実施の形態の半導体チップ１１０の構成例について、図１を参照して説明する。

図１（Ａ）は、半導体チップ１１０の構成要素の配置関係を説明するための概略的な斜視図である。

図１（Ｂ）は、図１（Ａ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。また、図１（Ｃ）は、図１（Ａ）のＩＩ−ＩＩ’で示した一点破線で切断した切り口を示す模式的な図である。

１−１．半導体チップの構成
第１の実施の形態の半導体チップ１１０は全体的に直方体の形状を有していて、主面１１０ａと、この主面１１０ａと対向する第２の主面１１０ｂを含んでいる。

半導体チップ１１０の主面１１０ａ側の、互いに対向する端縁を、それぞれ第１の辺１１１ａと、第２の辺１１１ｂとし、かつ互いに対向する側縁をそれぞれ１１１ｃ及び１１１ｄとする。

この主面１１０ａには、複数の主電極パッド１１２が主電極パッド群１１２Ｘとして設けられている。主電極パッド群１１２Ｘは、第１の端縁１１１ａの近傍に、かつ第１の端縁１１１ａに対して平行に設けられていて、それぞれの電極パッドは、互いに、所定の距離だけ離間されて配列されている。この例では８個の電極パッドが等間隔で配列されている。

また、主面１１０ａには、第１電極パッド群１１４Ｘが設けられている。第１電極パッド１１４Ｘは、主電極パッド群１１２Ｘと第１の辺１１１ａとの間隙に、第１の辺１１１ａに沿って、複数の電極パッド１１４が配列させて設けられている。

第１電極パッド１１４の個数は、この例では主電極パッド１１２の数より少ない数すなわち半分の個数である４個としてある。これらの第１電極パッド１１４は、等間隔で、かつ主電極パッド１１２のうち１つおきに配置されている電極パッドと対向して配列されている。各電極パッド１１４は、主電極パッド１１２の中心を通り、かつ側縁１１１ｃと平行な直線上に、中心を位置させてある。このとき、主面１１０ａの第２の辺１１１ｂ側には、第２電極パッド群１１６Ｘが設けられている。

第２電極パッド群１１６Ｘは、複数の第２電極パッド１１６を第２の辺１１１ｂに沿って配列させている。第２電極パッド１１６は、この例ではこれら第２電極パッド１１６の個数を、主電極パッド１１２の数より少ない数すなわち半分の個数の４個としてある。これらの第２電極パッド１１６は、等間隔で、かつ第１電極パッド１１４が対向配置されていない、残り４つの主電極パッド１１２と対向して配列されている。このとき、各電極パッド１１６は、主電極パッド１１２の中心を通り、かつ側縁１１１ｃと平行な直線上に、中心を位置させてある。

以下の説明において、半導体チップの第１及び第２の辺に対して平行な方向を半導体チップの短尺方向又は幅方向と称する。また、第１及び第２の辺に対して垂直な方向を長尺方向又は長さ方向と称する場合もある。

主電極パッド１１２、第１電極パッド１１４及び第２電極パッド１１６のそれぞれの上述した個数は、これに何ら限定されるものではなく半導体チップの仕様に応じた個数及び間隔で設ければよい。

これら３種類の電極パッドは、この例では、それぞれが同一寸法の正方形状とされている。この大きさ及び形状は、ワイヤが金（Ａｕ）ボール等によりボンディングできる大きさ及び形状であれば特に限定されない。

また、これら３種類の電極パッドの表面積は、例えばＡｕボール又はボンディングワイヤがボンディングできる面積と設定すればよい。

これら３種類の電極パッドは、いずれも従来公知の導電性材料を用いて従来公知の製造工程により形成することができる。

図１（Ａ）、（Ｂ）及び（Ｃ）に示すように、この構成例の半導体チップ１１０は、主面及び第２の主面に垂直なその厚み方向で見たとき、その最下層１２５に素子形成領域が存在している。素子形成領域は、トランジスタ等の機能素子が作り込まれている領域である。

最下層１２５上には、素子形成領域に作り込まれている機能素子同士間の信号のやりとり又はこれらの機能素子から信号の出力或いはこれらの機能素子への信号の入力を行うための配線構造１３０が設けられている。

この配線構造１３０は、いわゆる多層配線構造であって、埋込みコンタクト、埋込みヴィア、複数の層間絶縁膜、複数の配線層等が含まれる。

素子形成領域を含む最下層１２５上には、この素子形成領域と電気的に接続される多層構造の配線層が配線構造１３０の一部として設けられている。この例では、最下層１２５の上側に、第１層間絶縁膜１２６を介在させて、第１配線層１３１が設けられているとともに、第１層間絶縁膜１２６及び第２層間絶縁膜１２７とを介在させて第２配線層１３３が設けられている。

この第１層間絶縁膜１２６には、最下層１２５の素子形成領域と電気的な導通をとるためのコンタクトホール及びこのコンタクトホールを埋め込む埋込みコンタクトが設けられている（いずれも図示せず。）。

この例の半導体チップでは、素子形成領域に形成されている機能素子に、このコンタクト、ヴィア、多層配線構造等により直接的に接続されているのは、主電極パッドである。

第２層間絶縁膜１２７は、第１配線層１３１上に、形成されている。

第２層間絶縁膜１２７には、第１配線層１３１と導通をとるためのヴィアホール１２２及びこのヴィアホール１２２を埋め込んで第１配線層１３１と接続される埋込みヴィア１２４が形成されている。

第２層間絶縁膜１２７上には、埋込みヴィア１２４と電気的に接続される第２配線層１３３が形成されている。第２配線層１３３上には、第３層間絶縁膜１２８が形成されている。

第３層間絶縁膜１２８には、第２配線層１３３と導通をとるためのヴィアホール１２２及びこのヴィアホール１２２を埋め込んで第２配線層１３３と接続される埋込みヴィア１２４が形成されている。

この第３層間絶縁膜１２８に形成されている埋込みヴィア１２４には、上述した主電極パッド１１２、第１電極パッド１１４及び第２電極パッド１１６が接続される。これらの３種類の電極パッドが形成されている第３層間絶縁膜１２８上には、これら３種類の電極パッドの一部分を露出させて絶縁膜１２９が形成されている。

主電極パッド１１２及びこれと隣接する第１電極パッド１１４は、第１パッド間配線１３２により接続されている。この第１パッド間配線１３２は、この例では第２配線層１３３として形成される複数の配線のうちの一部として設けられている。

また、主電極パッド１１２及び第２電極パッド１１６は、第２パッド間配線１３４により接続されている。

第１パッド間配線１３２及び第２パッド間配線１３４は、なるべく短い長さ、すなわち直線状パターンとするのが好ましい。しかしながら、ヴィアホール等の障害物が、接続されるべきパッド間に存在してしまう場合もある。

そのような場合には、第１パッド間配線１３２及び第２パッド間配線１３４のいずれか一方又は双方を同一配線層内で適宜屈曲させたパターンにより２次元的に障害物を迂回して回避する構成とすればよい。

また、ヴィアホール及びこのヴィアホールを埋め込む埋込みヴィアにより上側又は下側の配線層に３次元的に障害物を回避する構成とすればよい。

特に図１（Ｃ）に示すように、この例では、第２パッド間配線１３４は、第２配線層１３３として形成される複数の配線の一部である第１部分配線１３４ａ、第１配線層１３１として形成される複数の配線の一部である第２部分配線１３４ｂ、及び第２配線層１３３として形成される複数の配線の一部である第３部分配線１３４ｃを含んでいる。

第１部分配線１３４ａの一端部は、第３層間絶縁膜１２８に設けられている埋込みヴィア１２４を経由して、主電極パッド１１２と接続されている。

第１部分配線１３４ａの他端部は、第２層間絶縁膜１２７に設けられている埋込みヴィア１２４を経由して、第２部分配線１３４ｂの一端部と接続されている。

第２部分配線１３４ｂの他端部は、第２層間絶縁膜１２７に設けられている埋込みヴィア１２４を経由して、第２電極パッド１１６と接続されている。

このように、ヴィアホール中の埋込みヴィアを用いて３次元的に迂回させて電極パッド間を接続する場合には、埋込みヴィアが電気的な抵抗となってしまうので、好ましくは同一配線層に形成される配線をなるべく長い配線として形成するのがよい。具体的には、例えば、第１部分配線１３４ａを第２配線層１３３内でなるべく長くなるように形成すればよい。このようにすれば配線抵抗をより低減することができる。

この例の半導体チップは、パッド間配線を多層配線構造として、半導体チップ内に設ける例を説明したが、主面に設ける構成とすることもできる。また、電極パッドと同一層内に設ける構成とすることもできる。

配線構造１３０は、従来公知の任意好適な材料及び任意好適なプロセスにより形成することができる。

このように、第１及び第２パッド間配線１３２及び１３４は、配線構造１３０の形成プロセスのうち、配線層の形成工程で形成される。

この構成例の半導体チップは、積層用半導体チップであって積層されるべき、複数の当該半導体チップは、互いに同一の機能と同一の形態とを有している。

従って、この構成例の半導体チップには、他の半導体チップが積層されたときに当該他の半導体チップから露出する第１領域（露出領域）と、当該他の半導体チップが接している第２領域（積層領域）とが設定される。

これら露出領域と積層領域とが半導体チップの主面上で占める割合は、半導体チップの仕様、積層条件等を考慮して任意好適な割合と設定すればよい。

例えば、図１の構成例を例にとって説明すると、主電極パッド群１１２Ｘ及び第１電極パッド群１１４Ｘを含む領域である露出領域１２０ａと、露出領域１２０ａに隣接する第２電極パッド群を含む領域である積層領域１２０ｂが設定されている。これら露出領域１２０ａ及び積層領域１２０ｂは、上述したように回路素子、多層配線構造及び電極パッドが形成されるいわゆるアクティブ領域（１２０）に相当する。

例えば、この半導体チップは、積層してマルチチップパッケージを構成するチップとして使用されることが想定されている。

従って、回路素子形成領域は、半導体チップが、例えばメモリチップである場合には、メモリセルアレイ、このメモリセルアレイを囲むように接続されている制御回路等の周辺回路、アンプ回路等を含むアナログ回路、ヒューズ列を含む冗長回路等を具えている。これらのうち、特にその上側に他の半導体チップが積層されることによる応力により誤作動を起こす恐れがあるアナログ回路については、好ましくは、主電極パッド群１１２Ｘ及び第１電極パッド群１１４Ｘの一方又は両方の下側近傍の領域、すなわち半導体チップ１１０の露出領域１２０ａ内に対応する素子形成領域内に集積して形成するのがよい。

このような第１の実施の形態の半導体チップによれば、ある主電極パッド１１２は、第１の辺１１１ａ側に設けられている第１電極パッド１１４に、第１電極パッド間配線１３２を経て接続してあり、又別のある主電極パッド１１２は第２の辺１１１ｂ側に設けられている第２電極パッド１１６に、第２電極パッド間配線１３４を経由して接続されている。このため、主電極パッド１１２から出力される信号は、第１電極パッド１１４又は第２電極パッド１１６のいずれかに、すなわち別方向に割り振って出力することができる。

１−２．半導体装置
この発明の半導体装置は、同一構造の複数の半導体装置が積層されることを特徴としている。第１の実施の形態の半導体チップ１１０を積層した積層構造を有する半導体装置の構成例について、図２を参照して説明する。なお、基板上に搭載される複数の半導体チップはいずれも同一の構成であるので、便宜的にハイフン（−）により数字を付してそれぞれの半導体チップを区別して説明する（以下の実施の形態においても同様である。）。

図２（Ａ）は、２つの半導体チップ１１０を積層した積層構造を有する半導体装置１０００を説明するための概略的な斜視図である。

図２（Ｂ）は、図２（Ａ）のＩＩＩ−ＩＩＩ’で示す一点破線で切断した切り口を示す模式的な図である。また、図２（Ｃ）は、図２（Ａ）のＩＶ−ＩＶ’で示した一点破線で切断した切り口を示す模式的な図である。

半導体装置１０００は、基板１００を最下層に含んでいる。基板１００は、直方体形状を有していて、その第１表面１０１及びこの第１表面１０１に対向する第２表面１０３は、矩形状を有している。

基板１００は、第１領域１００ａ、第２領域１００ｂ及びこれら第１及び第２領域１００ａ及び１００ｂに挟まれて隣接する第３領域１００ｃを有していて、第１主表面１０１には、第３領域１００ｃに相当する領域に矩形状の半導体チップ搭載領域１０２が設けられている。半導体チップ搭載領域１０２は、第１の辺１０１ａ及びこの第１の辺１０１ａと対向する第２の辺１０１ｂ及びこれらを接続する２つの辺により画成されている。

具体的には、半導体チップ搭載領域１０２、すなわち第３領域１００ｃは、その輪郭をこの領域に積層された全ての半導体チップを上面側から見たときの複合的な輪郭が含まれる形状及び大きさとすればよい。

また、第１の辺１０１ａ及び第２の辺１０１ｂの長さ、すなわち基板１００の幅は、搭載される半導体チップの幅に合わせてある。このようにすれば、パッケージ全体としての大きさをより小型化することができる。しかしながら、基板１００の形状及び外形サイズは、任意好適なものとすることができる。

基板１００の第１領域１００ａに相当する第１の表面１０１には、半導体チップ搭載領域１０２外の、第１の辺１０１ａの外側の基板１００の一方の端縁側の表面領域に第１の辺１０１ａに平行に沿って、複数の第１ボンディングパッド１０４を等間隔に配列させて設けてある。

図２（Ｃ）に示すように、第１ボンディングパッド１０４の直下には、ヴィアホール１０６と、このヴィアホール１０６を埋め込む埋込みヴィア１０８が設けられている。この埋込みヴィア１０８には、外部端子１０９が接続されている。

さらに基板１００の第２領域１００ｂに相当する第１の表面１０１には、第３領域１００ｃに相当する半導体チップ搭載領域１０２外に第２の辺１０１ｂに平行に沿って、複数の第２ボンディングパッド１０５を等間隔に配列させて設けてある。

同様に、図２（Ｂ）に示すように、第２ボンディングパッド１０５の直下には、ヴィアホール１０６と、このヴィアホール１０６を埋め込む埋込みヴィア１０８が設けられている。この埋込みヴィア１０８には、外部端子１０９が接続されている。

この例では、外部端子１０９を金（Ａｕ）等の金属ボールとしてある。外部端子１０９の形状は、これに限定されず、例えばいわゆるランドとして形成することもできる。半導体装置１０００は、この外部端子１０９を用いて、実装基板に実装される。

上述した基板１００の構成要素は、従来公知の任意好適な材料を選択することにより形成することができる。

第１半導体チップ１１０−１は、第１ダイスボンド材１５２により、基板１００の半導体チップ搭載領域１０２上に、第２主表面１１０ｂ−１が接着されて搭載されている。

第２半導体チップ１１０−２は、第２ダイスボンド材１５４により、第１半導体チップ１１０−１の積層領域１２０ｂ−１上に、第２主表面１１０ｂ−２が接着されて搭載されている。

このとき、第１半導体チップ１１０−１の露出領域１２０ａ−１は、第２の半導体チップ１１０−２から露出する。

すなわち、第２半導体チップ１１０−２は、第１半導体チップ１１０−１の長さ方向については、露出領域１２０ａ−１が露出するようにずらして、かつ第１半導体チップ１１０−１の幅方向については、第１半導体チップ１１０−１の輪郭に一致するように、第１半導体チップ１１０−１に搭載される。

このとき、第１及び第２半導体チップ間の位置合わせを行うが、この位置合わせは、第２半導体チップ１１０−２の第１電極パッド１１４−２と、この電極パッドが接続される第１半導体チップ１１０−１の主電極パッド１１２−１とを結ぶ線が、第１及び第２半導体チップの第１の辺に対して直角に横切るように行う。

これら第１及び第２ダイスボンド材１５２及び１５４は、従来公知の任意好適な積層構造形成用のダイスボンド材から選択することができる。

基板１００と第１半導体チップとを接着する第１ダイスボンド材１５２は、絶縁性であっても導電性であってもよい。また、２つの半導体チップ同士を接着する第２ダイスボンド材１５４は、絶縁性であって、下側の半導体チップにダメージを与えない低応力特性を有する任意好適なダイスボンド材から選択するのがよい。

この構成例の半導体装置は、外部に出力する端子数を減ずることを目的として、第１及び第２半導体チップそれぞれの対応する同一電極パッド同士がボンディングワイヤによりそれぞれ接続される。

第１ボンディングワイヤ１４２それぞれは、基板１００の第１ボンディングパッド１０４と、第１半導体チップ１１０−１の第１電極パッド１１４−１とを接続する。それぞれの第１ボンディングパッド１０４とそれぞれの電極パッドとを１対１の関係で接続する第１ボンディングワイヤ１４２の長さは同一の長さである。

第２ボンディングワイヤ１４４それぞれは、第１半導体チップ１１０−１の第１電極パッド１１４−１と接続されている主電極パッド１１２−１と、第２半導体チップ１１０−２の第１電極パッド１１４−２とを１対１の関係でそれぞれ接続する。第２ボンディングワイヤ１４４は、同一の長さの複数のワイヤを含んでいる。

第３ボンディングワイヤ１４６それぞれは、第１半導体チップ１１０−１の第１電極パッド１１４−１と非接続の主電極パッド１１２−１と、第２半導体チップ１１０−２の第１電極パッド１１４−２とは非接続の主電極パッド１１２−２とを１対１の関係でそれぞれ接続する。それぞれのボンディングワイヤは、同一の長さのワイヤである。

第４ボンディングワイヤ１４８それぞれは、第２半導体チップ１１０−２の第２電極パッド１１６−２と、基板１００の第２ボンディングパッド１０５とを１対１の関係で接続する。それぞれのボンディングワイヤは、同一の長さである。

なお、第１主電極パッド１１２と第１電極パッド１１４に対しては、同一の信号を出力したり、あるいはこれら電極パッドから信号を出力できるので、特に上述したような第２半導体チップ１１０−２の主電極パッド１１２−２にボンディングされるボンディングワイヤは、いずれも第１電極パッド１１４にボンディングすることもできる。

上述した各ボンディングワイヤと各ボンディングパッド又は各電極パッドとの接続工程、すなわちボンディング工程は、好ましくは、金（Ａｕ）球を用いたボールボンディングで行うのがよい。

ボンディング工程は、従来公知のボンディング装置を用いて、選択された任意好適な配線材料等に応じて、実施することができる。このボンディング工程は、熱圧着、超音波熱圧着等の任意好適な方法により行ってもよい。

次に、図３を参照して、図２を参照して説明した第１の実施の形態の半導体装置のパッケージ例につき説明する。

図３は、図２を参照して説明した半導体装置１０００を封止樹脂により封止したパッケージ形態の構成例を説明するための図である。図３は、図２（Ｂ）と同じ位置で、半導体装置１０００を切断した切断面を示す模式的な図である。

基板１００上に搭載されている第１及び第２半導体チップ１１０−１及び１１０−２、並びに第１、第２、第３及び第４ボンディングワイヤ１４２、１４４、１４６及び１４８は、封止部１６０により封止される。この封止部１６０は、従来公知のモールド樹脂、液状樹脂等の任意好適な材料を用いて、従来公知の工程により形成することができる。

上述したように、基板１００の第１及び第２ボンディングパッド１０５及び１０５の直下には、このヴィアホール１０６内を埋め込む埋込みヴィア１０８が設けられている。この埋込みヴィア１０８上には、第２表面１０３から突出する外部端子１０９が接続されている。この切断面では、１つの外部端子１０９しか示していないが、複数の外部端子１０９は、第２表面１０３側に、実際には点線で示すように、例えば、格子状に、形成されている。従って、図３に示す外部端子１０９は、いわゆるＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）である。また、ＢＧＡとする代わりに、複数の外部端子１０９をランドとして形成し、これらが例えば格子状に配列されるＬＧＡ（ＬａｎｄＧｒｉｄＡｒｒａｙ）として形成することもできる。

この基板１００に搭載されている半導体チップから出力される信号は、例えば図示されていない基板１００内の配線構造を経由して、図示されている外部端子１０９とは異なる１又は２以上の外部端子１０９に出力することができる。

図２及び図３を参照して説明した半導体装置の構成例によれば、ボンディングワイヤをいずれもより短くできる。すなわち、ボンディングワイヤ同士の接触による電気的な短絡は、効果的に防止される。従って、信頼性の高い半導体装置が提供できる。

１−３．動作
ここで、図２を再び参照して、半導体装置の動作につき説明する。

第１の実施の形態の半導体装置１０００は、４つの経路で信号を外部装置に出力することができる。ここでは、半導体チップ１１０により生成される信号を、基板１００に設けられている外部端子１０９に出力する例を説明する。

半導体チップ１１０に信号が入力される場合については、以下に説明する経路を逆方向に辿ればよいので、その説明はここでは省略する。また、半導体チップが出力する信号の名称を、説明を容易にするために、経路ごとに信号Ａ、Ｂ、Ｃ、Ｄ、・・・、以下略、と順次に仮定して説明する（以下の実施の形態においても同様である。）。

１）第１の経路
第１の半導体チップ１１０−１の回路素子領域１２５−１で生成された信号Ａは、配線構造１３０−１を経由して主電極パッド１１２−１に出力される。

次いで、主電極パッド１１２−１に出力された信号Ａは、これに接続されている第１パッド間配線１３２−１を経由して、第１電極パッド１１４−１に出力される。

第１電極パッド１１４−１に出力された信号Ａは、第１ボンディングワイヤ１４２を経由して、基板１００の第１ボンディングパッド１０４に出力される。

第１ボンディングパッド１０４に出力された信号Ａは、埋込みヴィア１０８を経由して外部端子１０９に出力される。

２）第２の経路
第２の半導体チップ１１０−２の回路素子領域１２５−２で生成された信号Ｂは、配線構造１３０−２を経由して主電極パッド１１２−２に出力される。

次いで、主電極パッド１１２−２に出力された信号Ｂは、これに接続されている第１パッド間配線１３２−２を経由して、第１電極パッド１１４−２に出力される。

第１電極パッド１１４−２に出力された信号Ｂは、第２ワイヤボンディングワイヤ１４４を経由して、第１半導体チップ１１０−１の主電極パッド１１２−１に出力される。

次いで、主電極パッド１１２−１に出力された信号Ｂは、これに接続されている第１パッド間配線１３２−１を経由して、第１電極パッド１１４−１に出力される。

第１電極パッド１１４−１に出力された信号Ｂは、第１ボンディングワイヤ１４２を経由して、基板１００の第１ボンディングパッド１０４に出力される。

第１ボンディングパッド１０４に出力された信号Ｂは、埋込みヴィア１０８を経由して外部端子１０９に出力される。

３）第３の経路
第２の半導体チップ１１０−２の回路素子領域１２５−２で生成された信号Ｃは、配線構造１３０−２を経由して主電極パッド１１２−２に出力される。

次いで、主電極パッド１１２−２に出力された信号Ｃは、これに接続されている第２パッド間配線１３４−２を経由して、第２電極パッド１１６−２に出力される。

第２電極パッド１１６−２に出力された信号Ｃは、第４ボンディングワイヤ１４８を経由して、基板１００の第２ボンディングパッド１０５に出力される。

第２ボンディングパッド１０５に出力された信号Ｃは、埋込みヴィア１０８を経由して外部端子１０９に出力される。

４）第４の経路
第１の半導体チップ１１０−１の回路素子領域１２５−１で生成された信号Ｄは、配線構造１３０−１を経由して主電極パッド１１２−１に出力される。

主電極パッド１１２−１に出力された信号Ｄは、これに接続されている第３ボンディングワイヤ１４６を経由して、第２半導体チップ１１０−２の主電極パッド１１２−２に出力される。

次いで、主電極パッド１１２−２に出力された信号Ｄは、これに接続されている第２パッド間配線１３４−２を経由して、第２電極パッド１１６−２に出力される。

第２電極パッド１１６−２に出力された信号Ｄは、第４ボンディングワイヤ１４８を経由して、基板１００の第２ボンディングパッド１０５に出力される。

第２ボンディングパッド１０５に出力された信号Ｄは、埋込みヴィア１０８を経由して外部端子１０９に出力される。

この実施の形態の半導体装置の構成によれば、第１及び第２半導体チップの主電極パッドから出力される信号を、第１の辺側に位置する基板の第１ボンディングパッド、又は第１の辺側に位置する基板の第２ボンディングパッドのいずれかに割り振って出力することができる。また、第１ボンディングパッド及び第２の双方から入力された信号を第１及び第２半導体チップの主電極パッドに入力することができる。

この実施の形態の半導体装置によれば、ボンディングワイヤの長さは、短く、かつ高さを低くすることができる。従って、ボンディングワイヤ同士の接触による短絡は、効果的に防止される。また、パッケージの厚みは、より薄くすることができる。

〈第２の実施の形態〉
この発明の第２の実施の形態の半導体チップ２１０の構成例について、図４を参照して説明する。

図４（Ａ）は、半導体チップ２１０の構成要素の配置関係を説明するための概略的な斜視図である。

図４（Ｂ）は、図４（Ａ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。また、図４（Ｃ）は、図４（Ａ）のＩＩ−ＩＩ’で示した一点破線で切断した切り口を示す模式的な図である。

２−１．半導体チップの構成
第２の実施の形態の半導体チップ２１０は、第１主電極パッド２１２と第１電極パッド２１４との接続関係にのみ特徴を有し、他の構成要素は第１の実施の形態の半導体チップ１１０と同一である。従って、以下、この接続関係に主眼をおいて説明し、第１の実施の形態と同一の構成については下二桁が同一となる符号を付してその詳細な説明を省略する。

主電極パッド群２１２Ｘを構成する主電極パッド２１２は、変換回路部２３６を経由して第１電極パッド群２１４Ｘと接続されている。

ここで、変換回路部２３６の構成につき、図５を参照して説明する。図５は、図４（Ａ）に示した構成のうち、特に主電極パッド群２１２Ｘ、変換回路部２３６及び第１電極パッド群２１４Ｘの近傍の一部領域を拡大して示した部分拡大図である。図５（Ｂ）は、図５（Ａ）中、Ａ−Ａ’で示す一点破線に沿って切断した切断面を示す模式的な図である。

図５（Ａ）に示すように、主電極パッド２１２は、変換回路部２３６を経由して第１電極パッド群２１４Ｘと接続されている。この例では、変換回路部２３６は、第１変換配線２３６ａ、第２変換配線２３６ｂ、第３変換配線２３６ｃ及び第４変換配線２３６ｄを有する変換配線列２３６Ｘを含んでいる。

この構成例では、主電極パッド２１２は、第１主電極パッド２１２ａ、第２主電極パッド２１２ｂ、第３主電極パッド２１２ｃ、第４主電極パッド２１２ｄ、第５主電極パッド２１２ｅ、第６主電極パッド２１２ｆ、第７主電極パッド２１２ｇ及び第８主電極パッド２１２ｈを含んでいる。

第１電極パッド２１４は、第１電極パッド２１４ａ、第２電極パッド２１４ｂ、第３電極パッド２１４ｃ及び第４電極パッド２１４ｄを含んでいる。

この構成例では、第１主電極パッド２１２ａは、略Ｓ字状に屈曲した形状を有する第１変換配線２３６ａの一端部に接続されている。第１変換配線２３６ａの他端部は第２電極パッド２１４ｂに接続されている。

第３主電極パッド２１２ｃは、略Ｓ字状に屈曲した形状を有する第２変換配線２３６ｂの一端部に接続されている。第２変換配線２３６ｂの他端部は第３電極パッド２１４ｃに接続されている。

第５主電極パッド２１２ｅは、略Ｓ字状に屈曲した形状を有する第３変換配線２３６ｃの一端部に接続されている。第３変換配線２３６ｃの他端部は第４電極パッド２１４ｄに接続されている。

第７主電極パッド２１２ｇは、略Ｓ字状に屈曲した形状を有する第４変換配線２３６ｄの一端部に接続されている。第４変換配線２３６ｄの他端部は、第１変換配線２３６ａ、第２変換配線２３６ｂ及び第３変換配線２３６ｃをくぐって、第１電極パッド２１４ａに接続されている。

すなわち、図５（Ｂ）に示すように、第１変換配線２３６ａ、第２変換配線２３６ｂ及び第３変換配線２３６ｃは、第２配線層２３３の一部として形成される。第４変換配線２３６ｄは、第２配線層２３３より下層の第１配線層２３１の一部として形成される。

これらの変換配線の両端部は、図示されていないヴィアホール及び埋込みヴィアによりそれぞれ主電極パッド２１２及び第１電極パッド２１４と電気的に接続される。

第２の実施の形態の半導体チップの構成によれば、第１の実施の形態と同等の効果を得ることができる。加えて、主電極パッド２１２から出力される信号を任意に選択された第１電極パッド２１４に出力することができる。従って、第１電極パッドの配置位置は、既存の基板のボンディングパッドの配置位置に合わせて、任意の信号が出力されるよう最適化することができる。

２−２．半導体装置
この発明の第２の実施の形態の半導体チップ２１０を積層した積層構造を有する半導体装置の構成例について、図６及び図７を参照して説明する。

図６（Ａ）は、２つの半導体チップ２１０を積層した積層構造を有する半導体装置２０００を説明するための概略的な斜視図である。

図６（Ｂ）は、図６（Ａ）のＩＩＩ−ＩＩＩ’で示す一点破線で切断した切り口を示す模式的な図である。また、図６（Ｃ）は、図６（Ａ）のＩＶ−ＩＶ’で示した一点破線で切断した切り口を示す模式的な図である。

図７は、図６（Ａ）中に示す半導体装置２０００の破線Ｈで囲んで示した部分領域の拡大図である。

積層構造の積層形態については、第１の実施の形態の半導体装置と同様であるので、その詳細な説明は省略する。

ここで、各ボンディングワイヤと各電極パッド又は各ボンディングパッドとの接続関係を説明する。

第１ボンディングワイヤ２４２は、第１半導体チップの第１電極パッド２１４−１と基板１００の第１ボンディングパッド２０４とを１対１の関係で接続するためのワイヤである。これら第１ボンディングワイヤ２４２は、同一の長さのワイヤである。

第１ワイヤ２４２ａは、基板２００の第１ボンディングパッド２０４ａと第１電極パッド２１４ａ−１とを接続している。

第２ワイヤ２４２ｂは、基板２００の第１ボンディングパッド２０４ｂと第２電極パッド２１４ｂ−１とを接続している。

第３ワイヤ２４２ｃは、基板２００の第１ボンディングパッド２０４ｃと第３電極パッド２１４ｃ−１とを接続している。

第４ワイヤ２４２ｄは、基板２００の第１ボンディングパッド２０４ｄと第４電極パッド２１４ｄ−１とを接続している。

これら第１から第４ワイヤ２４２ａから２４２ｄは、第１ボンディングパッド２０４それぞれに対して最短距離となるように、かつ互いに接触して短絡を起こさないように、接続される。

第２ボンディングワイヤ２４４は、第１半導体チップの主電極パッド２１２−１と第２半導体チップ２１０の主電極パッド２１２−２とを１対１の関係で接続するためのワイヤである。これら第２ボンディングワイヤ２４４は、同一の長さのワイヤである。

この構成例では、図７に示すように、第２ボンディングワイヤ２４４として、第１ワイヤ２４４ａ、第２ワイヤ２４４ｂ、第３ワイヤ２４４ｃ、第４ワイヤ２４４ｄ、第５ワイヤ２４４ｅ、第６ワイヤ２４４ｆ、第７ワイヤ２４４ｇ及び第８ワイヤ２４４ｈを具えている。

第１ワイヤ２４４ａは、第１半導体チップ２１０−１の第１主電極パッド２１２ａ−１と、第２半導体チップ２１０−２の第１主電極パッド２１２ａ−２とを接続している。

第２ワイヤ２４４ｂは、第１半導体チップ２１０−１の第２主電極パッド２１２ｂ−１と、第２半導体チップ２１０−２の第２主電極パッド２１２ｂ−２とを接続している。

第３ワイヤ２４４ｃは、第１半導体チップ２１０−１の第３主電極パッド２１２ｃ−１と、第２半導体チップ２１０−２の第３主電極パッド２１２ｃ−２とを接続している。

第４ワイヤ２４４ｄは、第１半導体チップ２１０−１の第４主電極パッド２１２ｄ−１と、第２半導体チップ２１０−２の第４主電極パッド２１２ｄ−２とを接続している。

第５ワイヤ２４４ｅは、第１半導体チップ２１０−１の第５主電極パッド２１２ｅ−１と、第２半導体チップ２１０−２の第５主電極パッド２１２ｅ−２とを接続している。

第６ワイヤ２４４ｆは、第１半導体チップ２１０−１の第６主電極パッド２１２ｆ−１と、第２半導体チップ２１０−２の第６主電極パッド２１２ｆ−２とを接続している。

第７ワイヤ２４４ｇは、第１半導体チップ２１０−１の第７主電極パッド２１２ｇ−１と、第２半導体チップ２１０−２の第７主電極パッド２１２ｇ−２とを接続している。

第８ワイヤ２４４ｈは、第１半導体チップ２１０−１の第８主電極パッド２１２ｈ−１と、第２半導体チップ２１０−２の第８主電極パッド２１２ｈ−２とを接続している。

この例の半導体装置２０００においては、第２ボンディングワイヤ２４４の第２半導体チップ２００−２側は、全て主電極パッド２１２−２に接続する例を説明したが、第１ワイヤ２４４ａ、第３ワイヤ２４４ｃ、第５ワイヤ２４４ｅ及び第７ワイヤ２４４ｇについては、第１電極パッド２１４−２に接続する構成としてもよい。

第３ボンディングワイヤ２４８は、上述した第１及び第２ボンディングワイヤと同様に、それぞれ同一の長さのワイヤである。

第３ボンディングワイヤ２４８は、第２半導体チップ２１０−２の第２電極パッド２１６−２と、基板２００の第２ボンディングパッド２０５とを１対１の対応関係で接続する（図６（Ａ）参照。）。

図８は、図６及び図７を参照して説明した半導体装置２０００を封止樹脂により封止してパッケージ形態とした構成例を示す図である。図８は、図６（Ｂ）と同じ位置で、半導体装置２０００を切断した切断面を示す模式的な図である。

図８に示す第２の実施の形態の半導体装置のパッケージ例の構成要素及び製造工程は、既に説明した第１の実施の形態の場合と実質的に同一であるので、その詳細な説明は省略する。

第２の実施の形態の半導体装置の構成によれば、第１の実施の形態で説明した構成と同等の効果を得ることができる。加えて、主電極パッドから出力される信号を任意に選択された第１電極パッドに出力することができる。従って、第１電極パッドの配置位置は、既存の基板のボンディングパッドの配置位置に合わせて、任意の信号が出力されるよう最適化することができる。

２−３．動作
ここで、図５、図６及び図７を再び参照して、半導体装置２０００の動作につき説明する。

第２の実施の形態の半導体装置２０００は、４つの経路で信号を外部装置に出力する。ここでは、第１及び第２の半導体チップ２１０−１及び２により生成される信号を、４つの経路により、基板２００に設けられている外部端子２０９に出力する例を説明する。半導体チップ２１０に信号が入力される場合については、第１の実施の形態と同様に、その説明は省略する。なお、変換回路２３６にかかる動作については、図５を参照して説明する。このとき、第１半導体チップの変換回路２３６を符号２３６−１と称し、第２半導体チップの変換回路２３６を符号２３６−２と称する。

１）第１の経路
第１の半導体チップ２１０−１の回路素子領域２２５−１で生成された信号Ａは、配線構造２３０−１を経由して第１主電極パッド２１２ａ−１に出力される。

次いで、第１主電極パッド２１２ａ−１に出力された信号Ａは、図５に示すように、これに接続されている第１変換配線２３６ａ−１を経由して、第１電極パッドの第２の電極パッド２１４ｂ−１に出力される。

第２の電極パッド２１４ｂ−１に出力された信号Ａは、第１ボンディングワイヤ２４２の第２ワイヤ２４２ｂを経由して、第１ボンディングパッド２０４の第２サブボンディングパッド２０４ｂに出力される。

第２サブボンディングパッド２０４ｂに出力された信号Ａは、埋込みヴィア２０８を経由して外部端子２０９に出力される。

同様に、第１半導体チップ２１０−１の第３主電極パッド２１２ｃ−１に出力された信号Ａは、第２変換配線２３６ｂ−１、第３電極パッド２１４ｃ−１、第１ボンディングワイヤ２４２の第３ワイヤ２４２ｃ、第１ボンディングパッド２０４の第３サブボンディングパッド２０４ｃを順次に経由して、埋込みヴィア２０８を経由して外部端子２０９に出力される。

第１半導体チップ２１０−１の第５主電極パッド２１２ｅ−１から出力される信号Ａは、第３変換配線２３６ｃ−１、第４の電極パッド２１４ｄ−１、第１ボンディングワイヤ２４２の第４ワイヤ２４２ｄ、及び第１ボンディングパッド２０４の第４サブボンディングパッド２０４ｄを順次に経由して、埋込みヴィア２０８を経由して外部端子２０９に出力される。

第１半導体チップ２１０−１の第７主電極パッド２１２ｇ−１から出力される信号Ａは、第４変換配線２３６ｄ−１、第１の電極パッド２１４ａ−１、第１ボンディングワイヤ２４２の第１ワイヤ２４２ａ、及び第１ボンディングパッド２０４の第１サブボンディングパッド２０４ａを順次に経由して、埋込みヴィア２０８を経由して外部端子２０９に出力される。

２）第２の経路
第２半導体チップ２１０−２の回路素子領域２２５−２は、信号Ｂを生成する。信号Ｂは、配線構造２３０−２を経由して第１主電極パッド２１２ａ−２に出力される。

次いで、信号Ｂは、第２ボンディングワイヤ２４４の第１ワイヤ２４４ａを経由して、第１半導体チップ２１０−１の第１主電極パッド２１２ａ−１に出力される。

信号Ｂは、図５に示すように、第１主電極パッド２１２ａ−１に接続されている第１変換配線２３６ａ−１を経由して、第１電極パッド２１４の第２の電極パッド２１４ｂ−１に出力される。

第２の電極パッド２１４ｂ−１に出力された信号Ｂは、第１ボンディングワイヤ２４２の第２ワイヤ２４２ｂを経由して、第１ボンディングパッド２０４の第２サブボンディングパッド２０４ｂに出力される。

第２サブボンディングパッド２０４ｂに出力された信号Ｂは、埋込みヴィア２０８を経由して外部端子２０９に出力される。

同様に、信号Ｂは、配線構造２３０−２を経由して第３主電極パッド２１２ｃ−２に出力される。

次いで、信号Ｂは、第２ボンディングワイヤ２４４の第３ワイヤ２４４ｃを経由して、第１半導体チップ２１０−１の第３主電極パッド２１２ｃ−１に出力される。

信号Ｂは、図５に示すように、第３主電極パッド２１２ｃ−１に接続されている第２変換配線２３６ｂ−１を経由して、第１電極パッド２１４の第３の電極パッド２１４ｃ−１に出力される。

第３の電極パッド２１４ｃ−１に出力された信号Ｂは、第１ボンディングワイヤ２４２の第３ワイヤ２４２ｃを経由して、第１ボンディングパッド２０４の第３サブボンディングパッド２０４ｃに出力される。

第３サブボンディングパッド２０４ｃに出力された信号Ｂは、埋込みヴィア２０８を経由して外部端子２０９に出力される。

同様に、信号Ｂは、配線構造２３０−２を経由して第５主電極パッド２１２ｅ−２に出力される。

次いで、信号Ｂは、第２ボンディングワイヤ２４４の第５ワイヤ２４４ｅを経由して、第１半導体チップ２１０−１の第５主電極パッド２１２ｅ−１に出力される。

信号Ｂは、図５に示すように、第５主電極パッド２１２ｅ−１に接続されている第３変換配線２３６ｃ−１を経由して、第１電極パッド２１４の第４の電極パッド２１４ｄ−１に出力される。

第４の電極パッド２１４ｄ−１に出力された信号Ｂは、第１ボンディングワイヤ２４２の第４ワイヤ２４２ｄを経由して、第１ボンディングパッド２０４の第４サブボンディングパッド２０４ｄに出力される。

第４サブボンディングパッド２０４ｄに出力された信号Ｂは、埋込みヴィア２０８を経由して外部端子２０９に出力される。

同様に、信号Ｂは、配線構造２３０−２を経由して第７主電極パッド２１２ｇ−２に出力される。

次いで、信号Ｂは、第２ボンディングワイヤ２４４の第７ワイヤ２４４ｇを経由して、第１半導体チップ２１０−１の第７主電極パッド２１２ｇ−１に出力される。

信号Ｂは、図５に示すように、第７主電極パッド２１２ｇ−１に接続されている第４変換配線２３６ｄ−１を経由して、第１電極パッド２１４の第１の電極パッド２１４ａ−１に出力される。

第１の電極パッド２１４ａ−１に出力された信号Ｂは、第１ボンディングワイヤ２４２の第１ワイヤ２４２ａを経由して、第１ボンディングパッド２０４の第１サブボンディングパッド２０４ａに出力される。

第１サブボンディングパッド２０４ａに出力された信号Ｂは、埋込みヴィア２０８を経由して外部端子２０９に出力される。

３）第３の経路
第２の半導体チップ２１０−２の回路素子領域２２５−２は、信号Ｃを生成する。信号Ｃは、配線構造２３０−２を経由して主電極パッド２１２ｂ−２、２１２ｄ−２、２１２ｆ−２及び２１２ｈ−２に出力される。

次いで、信号Ｃは、主電極パッド２１２ｂ−２、２１２ｄ−２、２１２ｆ−２及び２１２ｈ−２に接続されている第２パッド間配線２３４−２を経由して、第２電極パッド２１６−２に出力される。

第２電極パッド２１６−２に出力された信号Ｃは、第３ボンディングワイヤ２４８を経由して、基板２００の第２ボンディングパッド２０５に出力される。

第２ボンディングパッド２０５に出力された信号Ｃは、埋込みヴィア２０８を経由して外部端子２０９に出力される。

４）第４の経路
信号Ｄは、第１の半導体チップ２１０−１の回路素子領域２２５−１で生成される。信号Ｄは、配線構造２３０−１を経由して第２主電極パッド２１２ｂ−１、２１２ｄ−１、２１２ｆ−１及び２１２ｈ−１のいずれかに出力される。

第２主電極パッド２１２ｂ−１、２１２ｄ−１、２１２ｆ−１及び２１２ｈ−１のいずれかに出力された信号Ｄは、これらに接続されている第２ボンディングワイヤ２４４を経由して、第２半導体チップ２１０−２の主電極パッド２１２−２に出力される。

主電極パッド２１２−２に出力された信号Ｄは、主電極パッド２１２−２に接続されている第２パッド間配線２３４−２を経由して、第２電極パッド２１６−２に出力される。

第２電極パッド２１６−２に出力された信号Ｄは、第３ボンディングワイヤ２４８を経由して、基板２００の第２ボンディングパッド２０５に出力される。

第２ボンディングパッド２０５に出力された信号Ｄは、埋込みヴィア２０８を経由して外部端子２０９に出力される。

この実施の形態の半導体装置の構成によれば、第１の実施の形態の半導体装置と同様の効果に加えて、例えば、所定の主電極パッドに出力される出力信号を、予め設定された任意好適な第１電極パッドに出力することができる変換回路を具えている。従って、半導体チップが搭載される基板のボンディングパッドの配置の自由度を増すことができる。すなわち、基板のボンディングパッドの位置に応じて、所定の出力信号を出力することができる。従って、汎用の基板に搭載することが容易であるので、半導体装置の製造コスト削減にも寄与する。

〈第３の実施の形態〉
この発明の第３の実施の形態の半導体チップ３１０の構成例について、図９を参照して説明する。

図９（Ａ）は、半導体チップ３１０の構成要素の配置関係を説明するための概略的な斜視図である。

図９（Ｂ）は、図９（Ａ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。また、図９（Ｃ）は、図９（Ａ）のＩＩ−ＩＩ’で示した一点破線で切断した切り口を示す模式的な図である。

３−１．半導体チップの構成
第３の実施の形態の半導体チップ３１０は、第１主電極パッド３１２の形状にのみ特徴を有し、他の構成要素は第１の実施の形態の半導体チップ１１０と同一である。

以下、この第１主電極パッド３１２に主眼をおいて説明し、第１の実施の形態と同一の構成については下二桁が同一となる符号を付してその詳細な説明を省略する。

主電極パッド群３１２Ｘは、第１の端縁３１１ａの近傍に、かつ第１の端縁３１１ａに対して平行に、配列されている。これらの主電極パッド群３１２Ｘは、複数の主電極パッド３１２を含んでいる。

複数の主電極パッド３１２は、２本のボンディングワイヤが接続できる広さ（面積）の領域を有して設けられている。主電極パッド３１２の形状は、特に問わないが、好ましくは矩形状であって、その側縁、従って長尺方向が、第１の端縁３１１ａに対して直交する方向に延在するように半導体チップ３１０の主面３１０ａ上に設けられている。

主電極パッド３１２は、第１の端縁３１１ａ側に位置する第１部分領域３１２ａ（以下、第１部分主電極パッド３１２ａとも称する。）及びこれに直結して隣接する第２部分領域３１２ｂ（以下、第２部分主電極パッド３１２ｂとも称する。）を一体的に有している。これら第１部分領域３１２ａ及び第２部分領域３１２ｂそれぞれには、ボンディングワイヤが１本ずつ接続される。

第２電極パッド群３１６Ｘは、複数の第２電極パッド３１６を含んでいる。これら第２電極パッド３１６は、第２の辺３１１ｂに沿って配列されている。

複数の第２電極パッド３１６は、１本のボンディングワイヤが接続できる面積として設けられている。

第２電極パッド３１６は、この構成例では、正方形状としてある。

この実施の形態の半導体チップの構成によれば、第１の実施の形態の半導体チップと同様の効果を得ることができるとともに、第１の実施の形態の第１パッド間配線に相当する構成が不要なので、半導体チップをより小型化できる。

３−２．半導体装置
この発明の第３の実施の形態の半導体チップ３１０を積層した積層構造を有する半導体装置の構成例について、図１０を参照して説明する。

積層構造の積層形態については、第１の実施の形態の半導体装置と、主電極パッド３１２とボンディングワイヤとの接続関係を除き、実質的に同一であるので、ここでは複数の主電極パッド３１２それぞれと各ボンディングワイヤとの接続についてのみ説明する。

図１０（Ａ）は、２つの半導体チップ３１０を積層した積層構造を有する半導体装置３０００を説明するための概略的な斜視図である。

図１０（Ｂ）は、図１０（Ａ）のＩＩＩ−ＩＩＩ’で示す一点破線で切断した切り口を示す模式的な図である。また、図１０（Ｃ）は、図１０（Ａ）のＩＶ−ＩＶ’で示した一点破線で切断した切り口を示す模式的な図である。

第１ボンディングワイヤ３４２は、基板３００の第１ボンディングパッド３０４と、第１半導体チップ３１０−１の第１部分主電極パッド３１２ａ−１とを１対１の関係で接続するワイヤである。これら第１ボンディングワイヤ３４２は、同一の長さのワイヤである。

第２ボンディングワイヤ３４４は、第１半導体チップ３１０−１の第１ボンディングワイヤ３４２と接続されている第１部分主電極パッド３１２ａ−１に隣接する第２部分主電極パッド３１２ｂ−１と、第２半導体チップ３１０−２の第１部分主電極パッド３１２ａ−２とを接続するワイヤである。これら第２ボンディングワイヤ３４４は、同一の長さのワイヤである。

第３ボンディングワイヤ３４６は、第１半導体チップ３１０−１の第１部分主電極パッド３１２ａ−１に第１ボンディングワイヤが非接続の第２部分主電極パッド３１２ｂ−１と、第２半導体チップ３１０−２の第２部分主電極パッド３１２ｂ−２とを接続するワイヤである。第３ボンディングワイヤ３４６は、同一の長さのワイヤである。

第４ボンディングワイヤ３４８それぞれは、第２半導体チップ３１０−２の第２電極パッド３１６−２と、基板３００の第２ボンディングパッド３０５とを接続する同一の長さのワイヤである。

なお、第１部分主電極パッド３１２ａと第２部分主電極パッド３１２ｂからは、同一の信号が出力されるか、又はこれら第１部分主電極パッド３１２ａと第２部分主電極パッド３１２ｂには同一の信号が入力できるので、特に上述で説明した第２半導体チップ３１０−２の第２部分主電極パッド３１２ｂ−２にボンディングされるボンディングワイヤは、いずれも第１部分主電極パッド３１２ａ−２にボンディングすることができる。

このような構成とすれば、第１の実施の形態と同様に、ボンディングワイヤ同士の接触による電気的な短絡は、効果的に防止される。従って、信頼性の高い半導体装置が提供できる。加えて、装置を小型化することができる。

３−３．動作
ここで、図１０を再び参照して、半導体装置３０００の動作につき説明する。

この実施の形態の半導体装置３０００によれば、第１の実施の形態と同様に、４つの経路で信号を外部装置に出力する。半導体チップ３１０に信号が入力される場合については、第１の実施の形態と同様に、その説明は省略する。

１）第１の経路
第１の半導体チップ３１０−１の回路素子領域３２５−１で生成された信号Ａは、配線構造３３０−１を経由して主電極パッド３１２−１、すなわち第１部分主電極パッド３１２ａ−１に出力される。

第１部分主電極パッド３１２ａ−１に出力された信号Ａは、第１ボンディングワイヤ３４２を経由して、基板３００の第１ボンディングパッド３０４に出力される。

第１ボンディングパッド３０４に出力された信号Ａは、埋込みヴィア３０８を経由して外部端子３０９に出力される。

２）第２の経路
第２の半導体チップ３１０−２の回路素子領域３２５−２で生成された信号Ｂは、配線構造３３０−２を経由して主電極パッド３１２−２、すなわち第１及び第２部分主電極３１２ａ−２及び３１２ｂ−２に出力される。

第１部分主電極３１２ａ−２に出力された信号Ｂは、第２ボンディングワイヤ３４４を経由して、第１半導体チップ３１０−１の主電極パッド３１２−１、すなわち第１及び第２部分主電極３１２ａ−１及び３１２ｂ−２に出力される。

第２部分主電極３１２ｂ−２に出力された信号Ｂは、第１ボンディングワイヤ３４２を経由して、基板３００の第１ボンディングパッド３０４に出力される。

第１ボンディングパッド３０４に出力された信号Ｂは、埋込みヴィア３０８を経由して外部端子３０９に出力される。

３）第３の経路
第２の半導体チップ３１０−２の回路素子領域３２５−２で生成された信号Ｃは、配線構造３３０−２を経由して主電極パッド３１２−２、すなわち第１及び第２部分主電極３１２ａ−２及び３１２ｂ−２に出力される。

次いで、主電極パッド３１２−２に出力された信号Ｃは、これに接続されている第２パッド間配線３３４−２を経由して、第２電極パッド３１６−２に出力される。

第２電極パッド３１６−２に出力された信号Ｃは、第４ボンディングワイヤ３４８を経由して、基板３００の第２ボンディングパッド３０５に出力される。

第２ボンディングパッド３０５に出力された信号Ｃは、埋込みヴィア３０８を経由して外部端子３０９に出力される。

４）第４の経路
第１の半導体チップ３１０−１の回路素子領域３２５−１で生成された信号Ｄは、配線構造３３０−１を経由して主電極パッド３１２−１、すなわち第１及び第２部分主電極３１２ａ−１及び３１２ｂ−１に出力される。

主電極パッド３１２−１に出力された信号Ｄは、これに接続されている第３ボンディングワイヤ３４６を経由して、第２半導体チップ３１０−２の主電極パッド３１２−２、すなわち第１及び第２部分主電極３１２ａ−２及び３１２ｂ−２に出力される。

次いで、主電極パッド３１２−２に出力された信号Ｄは、これに接続されている第２パッド間配線３３４−２を経由して、第２電極パッド３１６−２に出力される。

第２電極パッド３１６−２に出力された信号Ｄは、第４ボンディングワイヤ３４８を経由して、基板３００の第２ボンディングパッド３０５に出力される。

第２ボンディングパッド３０５に出力された信号Ｄは、埋込みヴィア３０８を経由して外部端子３０９に出力される。

図１１に示す第２の実施の形態の半導体装置のパッケージ例の構成要素及び製造工程は、既に説明した第１の実施の形態と実質的に同一であるのでその詳細な説明は省略する。

この実施の形態の半導体装置の構成によれば、第１の実施の形態の半導体装置と同様の効果に加え、装置をより小型化することができる。

〈第４の実施の形態〉
この発明の第４の実施の形態の半導体チップ４１０の構成例について、図１２を参照して説明する。

図１２（Ａ）は、半導体チップ４１０の構成要素の配置関係を説明するための概略的な斜視図である。

図１２（Ｂ）は、図１２（Ａ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。また、図１２（Ｃ）は、図１２（Ａ）のＩＩ−ＩＩ’で示した一点破線で切断した切り口を示す模式的な図である。

４−１．半導体チップの構成
第４の実施の形態の半導体チップ４１０は、実質的に第３の実施の形態の半導体チップ３１０と同様の構成を具えている。すなわち第４の実施の形態の半導体チップ４１０は、第１主電極パッド４１２の形状にのみ特徴を有し、他の構成要素は第１及び第３の実施の形態の半導体チップ１１０及び３１０と同一である。

従って、以下、この第１主電極パッド４１２に主眼をおいて説明し、第１から第３の実施の形態と同一の構成については下二桁が同一となる符号を付してその詳細な説明を省略する。

主電極パッド群４１２Ｘは、第１の端縁４１１ａの近傍に、かつ第１の端縁４１１ａに対して平行に、配列されている。これらの主電極パッド群４１２Ｘは、複数の主電極パッド４１２を含んでいる。

主電極パッド４１２は、第１の端縁４１１ａ側に位置する第１部分領域４１２ａ（以下、第１部分主電極パッド４１２ａとも称する。）及び第２部分領域４１２ｂ（以下、第２部分主電極パッド４１２ｂとも称する。）を有している。第２部分主電極パッド４１２ｂは、これら第１及び第２部分電極パッドの幅より狭い幅で形成されている接続領域４１２ｃにより、第１部分主電極パッド４１２ａに対して、第１の端縁４１１ａに直交する方向に接続されている。

すなわち、主電極パッド４１２は、半導体チップ４１０の主面４１０ａ上に第１の端縁４１１ａに対して直交する方向に延在するように設けられている。

換言すれば、主電極パッド４１２は、第３の実施の形態で説明した主電極パッド３１２について、第１部分主電極パッド３１２ａと第２部分主電極パッド３１２ｂとを、切れ込みを設けて、切れ込みにより細くなった部分領域を接続領域４１２ｃとした形態を有している。

これら第１部分主電極パッド４１２ａと第２部分主電極パッド４１２ｂ（第１部分領域４１２ａ及び第２部分領域４１２ｂ）それぞれには、ボンディングワイヤを１本ずつ接続することができる。

この実施の形態の半導体チップの構成によれば、第１の実施の形態と同様の効果を得ることができる。

４−２．半導体装置
この発明の第４の実施の形態の半導体チップ４１０を３個積層した積層構造を有する半導体装置の構成例について、図１３を参照して説明する。

図１３（Ａ）は、３つの半導体チップ４１０を積層した積層構造を有する半導体装置４０００を説明するための概略的な斜視図である。

図１３（Ｂ）は、図１３（Ａ）のＩＩＩ−ＩＩＩ’で示す一点破線で切断した切り口を示す模式的な図である。また、図１３（Ｃ）は、図１３（Ａ）のＩＶ−ＩＶ’で示した一点破線で切断した切り口を示す模式的な図である。

第１ボンディングワイヤ４４２それぞれは、基板４００の第１ボンディングパッド４０４と、第１半導体チップ４１０−１の第１部分主電極パッド４１２ａ−１とをそれぞれ接続する同一の長さのワイヤである。

第２ボンディングワイヤ４４４それぞれは、第２部分主電極パッド４１２ｂ−１と、第２半導体チップ４１０ａ−２の第１部分主電極パッド４１２ａ−２とをそれぞれ接続する同一の長さのワイヤである。

第３ボンディングワイヤ４４５それぞれは、第２半導体チップ４１０−２の第２部分主電極パッド４１２ｂ−２と、第３半導体チップ４１０−３の第１部分主電極パッド４１２ａ−３とをそれぞれ接続する同一の長さのワイヤである。

第４ボンディングワイヤ４４８それぞれは、第３半導体チップ４１０−３の第２電極パッド４１６−３と、基板４００の第２ボンディングパッド４０５とをそれぞれ接続する同一の長さのワイヤである。

なお、第１部分主電極４１２ａと第２部分主電極４１２ｂからは、同一の信号が出力されるか、又はこれらの部分主電極パッドには、同一の信号が入力できるので、特に上述で説明した第３半導体チップ４１０−３の第２部分主電極パッド４１２ｂ−３にのみボンディングされているボンディングワイヤは、第１又は第２部分主電極パッド４１２ａ−３又は４１２ｂ−３のいずれにもボンディングすることができる。

積層構造の積層形態については、第１〜３の実施の形態で説明した半導体装置と、３個の半導体チップ４１０が積層されることを除き、実質的に同一である。

第３半導体チップ４１０−３は、第２半導体チップ４１０−２の積層領域４２０ｂ−２上に第３ダイスボンド材４５６により接着されて、積層されている。第３ダイスボンド材４５６は、上述した第２ダイスボンド材と同一のものを使用することができる。

また、第１〜３の実施の形態と同様に２個の半導体チップ４１０を積層する構造としてももちろんよい。

図１４は、図１３を参照して説明した半導体装置４０００を封止樹脂により封止したパッケージ形態とした構成例を説明するための図である。図１４は、図１３（Ｂ）と同じ位置で、半導体装置４０００を切断した切断面を示す模式的な図である。

図１４に示す第４の実施の形態の半導体装置のパッケージ例の構成要素及び製造工程は、既に説明した第１の実施の形態のものと実質的に同一であるのでその詳細な説明は省略する。

このような構成とすれば、第１の実施の形態と同様に、ボンディングワイヤ同士の接触による電気的な短絡の発生は、効果的に防止できる。また、半導体装置のさらなる高機能化及び高集積化が可能となる。また、ワイヤボンディング工程において、ボンディング装置は、第１及び第２部分主電極パッドが接続領域により離間されているために、それぞれの電極パッドを認識しやすいので、これらの電極パッドに対するボンディングがより確実に行える。

４−３．動作
ここで、図１３を再び参照して、半導体装置４０００の動作につき説明する。

この実施の形態の半導体装置４０００によれば、６つの経路で信号を外部装置に出力する。半導体チップ４１０に信号が入力される場合については、第１の実施の形態と同様に、その説明は省略する。

１）第１の経路
第１の半導体チップ４１０−１の回路素子領域４２５−１で生成された信号Ａは、配線構造４３０−１を経由して主電極パッド４１２−１、すなわち第１部分主電極パッド４１２ａ−１に出力される。

第１部分主電極パッド４１２ａ−１に出力された信号Ａは、第１ボンディングワイヤ４４２を経由して、基板４００の第１ボンディングパッド４０４に出力される。

第１ボンディングパッド４０４に出力された信号Ａは、埋込みヴィア４０８を経由して外部端子４０９に出力される。

２）第２の経路
第２の半導体チップ４１０−２の回路素子領域４２５−２で生成された信号Ｂは、配線構造４３０−２を経由して主電極パッド４１２−２、すなわち第１及び第２部分主電極パッド４１２ａ−２及び４１２ｂ−２に出力される。

第１部分主電極パッド４１２ａ−２に出力された信号Ｂは、第２ワイヤボンディングワイヤ４４４を経由して、第１半導体チップ４１０−１の主電極パッド４１２−１、すなわち第１及び第２部分主電極パッド４１２ａ−１及び４１２ｂ−１に出力される。

第２部分主電極パッド４１２ｂ−１に出力された信号Ｂは、第１ボンディングワイヤ４４２を経由して、基板４００の第１ボンディングパッド４０４に出力される。

第１ボンディングパッド４０４に出力された信号Ｂは、埋込みヴィア４０８を経由して外部端子４０９に出力される。

３）第３の経路
第３の半導体チップ４１０−３の回路素子領域４２５−３で生成された信号Ｃは、配線構造４３０−３を経由して主電極パッド４１２−３、すなわち第１及び第２部分主電極パッド４１２ａ−３及び４１２ｂ−３に出力される。

主電極パッド４１２−３に出力された信号Ｃは、第３ボンディングワイヤ４４５を経由して、第２半導体チップ４１０−２の主電極パッド４１２−２、すなわち第１及び第２部分主電極パッド４１２ａ−２及び４１２ｂ−２に出力される。

主電極パッド４１２−２に出力された信号Ｃは、第２ボンディングワイヤ４４４を経由して、第１半導体チップ４１０−１の主電極パッド４１２−１、すなわち第１及び第２部分主電極パッド４１２ａ−１及び４１２ｂ−１に出力される。

主電極パッド４１２−１に出力された信号Ｃは、第１ボンディングワイヤ４４２を経由して、基板４００の第１ボンディングパッド４０４に出力される。

第１ボンディングパッド４０４に出力された信号Ｃは、埋込みヴィア４０８を経由して外部端子４０９に出力される。

４）第４の経路
第３の半導体チップ４１０−３の回路素子領域４２５−３で生成された信号Ｄは、配線構造４３０−３を経由して主電極パッド４１２−３、すなわち第１及び第２部分主電極４１２ａ−３及び４１２ｂ−３に出力される。

次いで、主電極パッド４１２−３に出力された信号Ｄは、主電極パッド４１２−３に接続されている第２パッド間配線４３４−３を経由して、第２電極パッド４１６−３に出力される。

第２電極パッド４１６−３に出力された信号Ｄは、第４ボンディングワイヤ４４８を経由して、基板４００の第２ボンディングパッド４０５に出力される。

第２ボンディングパッド４０５に出力された信号Ｄは、埋込みヴィア４０８を経由して外部端子４０９に出力される。

５）第５の経路
第２の半導体チップ４１０−２の回路素子領域４２５−２で生成された信号Ｅは、配線構造４３０−２を経由して主電極パッド４１２−２、すなわち第１及び第２部分主電極パッド４１２ａ−２及び４１２ｂ−２に出力される。

主電極パッド４１２−２に出力された信号Ｅは、これに接続されている第３ボンディングワイヤ４４５を経由して、第３半導体チップ４１０−３の主電極パッド４１２−３、すなわち第１及び第２部分主電極パッド４１２ａ−３及び４１２ｂ−３に出力される。

次いで、主電極パッド４１２−３に出力された信号Ｅは、主電極パッド４１２−３に接続されている第２パッド間配線４３４−３を経由して、第２電極パッド４１６−３に出力される。

第２電極パッド４１６−３に出力された信号Ｅは、第４ボンディングワイヤ４４８を経由して、基板４００の第２ボンディングパッド４０５に出力される。

第２ボンディングパッド４０５に出力された信号Ｅは、埋込みヴィア４０８を経由して外部端子４０９に出力される。

６）第６の経路
第１の半導体チップ４１０−１の回路素子領域４２５−１で生成された信号Ｆは、配線構造４３０−１を経由して主電極パッド４１２−１、すなわち第１及び第２部分主電極パッド４１２ａ−１及び４１２ｂ−１に出力される。

主電極パッド４１２−１に出力された信号Ｆは、これに接続されている第２ボンディングワイヤ４４４を経由して、第２半導体チップ４１０−２の主電極パッド４１２−２、すなわち第１及び第２部分主電極パッド４１２ａ−２及び４１２ｂ−２に出力される。

主電極パッド４１２−２に出力された信号Ｆは、これに接続されている第３ボンディングワイヤ４４５を経由して、第３半導体チップ４１０−３の主電極パッド４１２−３、すなわち第１及び第２部分主電極パッド４１２ａ−３及び４１２ｂ−３に出力される。

次いで、主電極パッド４１２−３に出力された信号Ｆは、主電極パッド４１２−３に接続されている第２パッド間配線４３４−３を経由して、第２電極パッド４１６−３に出力される。

第２電極パッド４１６−３に出力された信号Ｆは、第４ボンディングワイヤ４４８を経由して、基板４００の第２ボンディングパッド４０５に出力される。

第２ボンディングパッド４０５に出力された信号Ｆは、埋込みヴィア４０８を経由して外部端子４０９に出力される。

〈第５の実施の形態〉
この発明の第５の実施の形態の半導体チップ５１０の構成例について、図１５を参照して説明する。

図１５（Ａ）は、半導体チップ５１０の構成要素の配置関係を説明するための概略的な斜視図である。図１５（Ｂ）は、図１５（Ａ）のＩ−Ｉ’で示した一点破線で切断した切り口を示す模式的な図である。

５−１．半導体チップの構成
第５の実施の形態の半導体チップ５１０は、実質的に第４の実施の形態の半導体チップ４１０と同様の構成を具えている。すなわち第５の実施の形態の半導体チップ５１０は、第２電極パッド５１６の形状と、第１主電極パッド５１２との接続関係に特徴を有し、他の構成要素は第４の実施の形態の半導体チップ４１０と同一である。

従って、以下、この第２電極パッド５１６に主眼をおいて説明し、第４の実施の形態と同一の構成については下二桁が同一となる符号を付してその詳細な説明を省略する。

第２電極パッド群５１６Ｘは、第２の辺５１１ｂの近傍に、かつ第２の端縁５１１ｂに対して平行に、配列されている。第２電極パッド群５１６Ｘは、複数の第２電極パッド５１６を含んでいる。

この実施の形態では、第２電極パッド５１６は、半導体チップ５１０の主面５１０ａ上に主電極パッド５１２と同数が設けられている。第２電極パッド５１６は、第１及び第２の端縁に対して直交する方向に、主電極パッド５１２それぞれに１対１の対応関係で対応するように設けられている。

主電極パッド５１２と第２電極パッド５１６とは、１対１の対応関係で、パッド間配線５３４により接続されている。すなわち、主電極パッド５１２、第２電極パッド５１６及びパッド間配線５３４は、それぞれ同数が設けられている。

第２電極パッド５１６は、第２の端縁５１１ｂ側に位置する第１部分領域５１６ａ（以下、第１部分電極パッド５１６ａとも称する。）及びこれに直結して隣接する第２部分領域５１６ｂ（以下、第２部分電極パッド５１６ｂとも称する。）を有している。第２部分電極パッド５１６ｂは、接続領域５１６ｃにより、第１部分電極パッド５１６ａから、第２の端縁５１１ｂと直交する方向に延在するように接続されている。

第２電極パッド５１６は、これら第１及び第２部分電極パッドの幅より狭い幅で形成されている接続領域５１６ｃにより、第１部分主電極パッド５１６ａに対して、第２の辺５１１ｂと直交する方向に接続されている。

すなわち、第２電極パッド５１６は、第２の端縁５１１ｂに対して直交する方向に延在するように設けられている。

これら第１部分電極パッド５１６ａ及び第２部分電極パッド５１６ｂそれぞれには、ボンディングワイヤを１本ずつ接続することができる。

この構成例の半導体チップ５１０には、他の半導体チップが積層されたときに当該他の半導体チップから露出し、主電極パッド群１１２Ｘ及び第１電極パッド群１１４Ｘを含む領域である第１領域５２０ａ及び第２電極パッド群を含む領域である第２領域５２０ｂと、これら第１領域５２０ａ及び第２領域５２０ｂに挟まれて接している第３領域５２０ｃとが設定される。

この第３領域５２０ｃ、及び第１領域５２０ａ又は第２領域５２０ｂのいずれかに渡って、他の半導体チップが搭載される。

この実施の形態の半導体チップの構成によれば、第１の実施の形態と同様の効果を得ることができる。また、パッド間配線５３４により、主電極パッド５１２と第２電極パッドの双方に主電極パッドが出力する信号を出力することができるので、基板のボンディングパッドの配置の自由度を増大させることができる。

５−２．半導体装置
この発明の第５の実施の形態の半導体チップ５１０を逆Ｖ字形に５個積層した積層構造を有する半導体装置の構成例を、図１６及び図１７を参照して説明する。なお、上述の実施の形態と同一の構成については下二桁が同一となる符号を付してその詳細な説明を省略する。

図１６は、５つの半導体チップ５１０を積層した積層構造を有する半導体装置５０００を説明するための概略的な斜視図である。

図１７（Ａ）は、図１６のＩＩＩ−ＩＩＩ’で示す一点破線で切断した切り口を示す模式的な図である。また、図１７（Ｂ）は、図１６のＩＶ−ＩＶ’で示した一点破線で切断した切り口を示す模式的な図である。

半導体装置５０００は、基板５００を最下層に含んでいる。この実施の形態の半導体装置５０００は、上述した基板５００の半導体チップ搭載領域５０２上に逆Ｖ字形に５個の半導体チップ５１０を積層し、その積層の全体形状を逆Ｖ字形にした構造を有している。

半導体チップ搭載領域５０２は、５個の半導体装置を逆Ｖ字形に積層するために、２つの半導体チップ５１０を、互いに十分に離間して設けることができるような広い領域（面積）として設定される。

上述した構成を有する第１半導体チップ５１０−１は、その第１端を領域５０２の第１の辺５０１ａに合わせて、第１ダイスボンド材５５２により、接着搭載されている。

第２半導体チップ５１０−２は、その第２端を領域５０２の第２の辺５０１ｂに合わせて、第１ダイスボンド材５５２により、接着搭載されている。すなわち、２つの半導体チップ５１０−１及び５１０−２は、第１半導体チップ５１０−１の第２端と、第２半導体チップ５１０−２の第１端とが離間して対向するように、換言すれば、２つの半導体チップが同一方向を向くように、かつ半導体チップ５１０−１及び５１０−２の第１主面を上側に向けて、半導体チップ搭載領域５０２（第３領域５００ｃ）上に搭載される。

従って、第１半導体チップ５１０−１の第１端より外側すなわち基板の一端側の基板５００の表面領域（第１領域５００ａ）には、第１ボンディングパッド５０４が露出している。第２半導体チップ５１０−２の第２端より外側（すなわち基板の他端側）の基板５００の表面領域（第２領域５００ｂ）には、第２ボンディングパッド５０５が露出している。

第３半導体チップ５１０−３は、第１半導体チップ５１０−１の積層領域５２０ｂ−１（第２領域５２０ｂ及び第３領域５２０ｃ）上に、第２ダイスボンド材５５４により、その第２主表面５１０ｂ−１が接着搭載されている。第３半導体チップ５１０−３は、その第１の辺側が第１半導体チップ５１０−１の第１の辺側に来るように搭載される。

第４半導体チップ５１０−４は、第２半導体チップ５１０−２の第１領域５２０ａ及び第３領域５２０ｃ上に、第２ダイスボンド材５５４により、その第２主表面が接着搭載されている。第４半導体チップ５１０−４は、第１の辺側が第２半導体チップ５１０−２の第１の辺側に来るように、同一の向きで搭載される。

このとき、第３半導体チップ５１０−３の第２端と、第４半導体チップ５１０−４の第１端とは、なるべく小さい間隔で、対向して離間するように搭載するのがよい。

第５の半導体チップ５１０−５は、第３半導体チップ５１０−３の積層領域５２０ｂ−３（第２領域５２０ｂ及び第３領域５２０ｃ）と第４半導体チップ５１０−４の第１領域５２０ａ及び第３領域５２０ｃとにまたがって、その第２の主表面を、第３ダイスボンド材５５６により、接着搭載される。第５半導体チップ５１０−５は、第１の辺側が第３半導体チップ５１０−３の第１の辺側に来るように搭載されている。第５半導体チップ５１０−５は、好ましくは、第３半導体チップ５１０−３と第４半導体チップ５１０−４とに、均等にまたがるように搭載するのがよい。このようにすれば、ボンディングワイヤの長さを均等にできるので、装置をより小型にできる。

また、第５半導体チップ５１０−５の主電極パッド５１２−５は、好ましくは、第１半導体チップ５１０−１上に、かつ第２電極パッド５１６−５は、第２半導体チップ５１０−２上に位置するように搭載されるのがよい。

第１ボンディングワイヤ５４２それぞれは、基板５００の第１ボンディングパッド５０４と、第１半導体チップ５１０−１の第１部分主電極パッド５１２ａ−１とをそれぞれ接続する同一の長さのワイヤである。

第２ボンディングワイヤ５４４のそれぞれは、第１半導体チップ５１０−１の第２部分主電極パッド５１２ｂ−１と、第３半導体チップ５１０−３の第１部分主電極パッド５１２ａ−３とをそれぞれ接続する同一の長さのワイヤである。

第３ボンディングワイヤ５４５それぞれは、第３半導体チップ５１０−３の第２部分主電極パッド５１２ｂ−３と、第５半導体チップ５１０−５の第１部分主電極パッド５１２ａ−５とをそれぞれ接続する同一の長さのワイヤである。

第４ボンディングワイヤ５４８それぞれは、第５半導体チップ５１０−５の第２電極パッド５１６−５の第１部分電極パッド５１６ａ−５と、第４半導体チップ５１０−４の第２部分電極パッド５１６ｂ−４とをそれぞれ接続する同一の長さのワイヤである。上述したように、第３ボンディングワイヤ５４５と、第４ボンディングワイヤ５４８とは、好ましくは同一の長さとするのがよい。

第５ボンディングワイヤ５４９それぞれは、第４半導体チップ５１０−４の第１部分電極パッド５１６ａ−４と、第２半導体チップ５１０−２の第２部分電極パッド５１６ｂ−２とをそれぞれ接続する同一の長さのワイヤである。

第６ボンディングワイヤ５５０それぞれは、第２半導体チップ５１０−２の第１部分電極パッド５１６ａ−２と、基板５００の第２ボンディングパッド５０５とをそれぞれ接続する同一の長さのワイヤである。

この例では、各半導体チップ５１０の向きをいずれも同一方向に向けて、基板上に搭載する例を説明したが、例えば第１及び第２半導体チップ５１０−１及び５１０−２を、それぞれの第２端同士が、離間して対向するように、基板の第３の領域に搭載し、全ての半導体チップの第１領域５２０ａが露出するように、５つの半導体チップを積層する構成とすることもできる。

このように積層すれば、応力に弱い回路素子が集積されている第１領域５２０ａ上に、他の半導体チップが搭載されないので、半導体装置の動作をより安定させることができる。

図１８は、図１６及び図１７を参照して説明した半導体装置５０００を封止樹脂により封止したパッケージ形態とした構成例を説明するための図である。図１８は、図１７（Ａ）と同じ位置で、半導体装置５０００を切断した切断面を示す模式的な図である。

第５の実施の形態の半導体装置のパッケージ例の構成要素及び製造工程は、既に説明した第１の実施の形態と実質的に同一であるのでその詳細な説明は省略する。

この実施の形態の半導体装置５０００は、５つの半導体チップ５１０を積層する例のみを示したが、２〜４個の半導体チップを積層する構成としてもよい。

第５の実施の形態の半導体装置によれば、第４の実施の形態の半導体装置により得られる効果に加え、より多くの半導体チップを積層できるので、半導体チップのさらなる高集積化及び半導体装置の高機能化が可能となる。

５−３．動作
ここで、図１６及び図１７を再び参照して、半導体装置５０００の動作につき説明する。

この実施の形態の半導体装置５０００によれば、１０通りの経路で信号を外部装置に出力する。半導体チップ５１０に信号が入力される場合については、第１の実施の形態と同様に、その詳細な説明は省略する。

１）第１の経路
第１の半導体チップ５１０−１の回路素子領域５２５−１で生成された信号Ａは、配線構造５３０−１を経由して主電極パッド５１２−１、すなわち第１部分主電極パッド５１２ａ−１に出力される。

第１部分主電極パッド５１２ａ−１に出力された信号Ａは、第１ボンディングワイヤ５４２を経由して、基板５００の第１ボンディングパッド５０４に出力される。

第１ボンディングパッド５０４に出力された信号Ａは、埋込みヴィア５０８を経由して外部端子５０９に出力される。

２）第２の経路
第３の半導体チップ５１０−３の回路素子領域５２５−３で生成された信号Ｂは、配線構造５３０−３を経由して主電極パッド５１２−３、すなわち第１及び第２部分主電極パッド５１２ａ−３及び５１２ｂ−３に出力される。

第１部分主電極パッド５１２ａ−３に出力された信号Ｂは、第２ワイヤボンディングワイヤ５４４を経由して、第１半導体チップ５１０−１の主電極パッド５１２−１、すなわち第１及び第２部分主電極パッド５１２ａ−２及び５１２ｂ−２に出力される。

主電極パッド５１２−１に出力された信号Ｂは、第１ボンディングワイヤ５４２を経由して、基板５００の第１ボンディングパッド５０４に出力される。

第１ボンディングパッド５０４に出力された信号Ｂは、埋込みヴィア５０８を経由して外部端子５０９に出力される。

３）第３の経路
第５の半導体チップ５１０−５の回路素子領域５２５−５で生成された信号Ｃは、配線構造５３０−５を経由して主電極パッド５１２−５、すなわち第１及び第２部分主電極パッド５１２ａ−５及び５１２ｂ−５に出力される。

主電極パッド５１２ａ−５に出力された信号Ｃは、第３ボンディングワイヤ５４５を経由して、第３半導体チップ５１０−３の主電極パッド５１２−３、すなわち第１及び第２部分主電極パッド５１２ａ−３及び５１２ｂ−３に出力される。

主電極パッド５１２−３に出力された信号Ｃは、第２ボンディングワイヤ５４４を経由して、第１半導体チップ５１０−１の主電極パッド５１２−１、すなわち第１及び第２部分主電極パッド５１２ａ−２及び５１２ｂ−２に出力される。

主電極パッド５１２−１に出力された信号Ｃは、第１ボンディングワイヤ５４２を経由して、基板５００の第１ボンディングパッド５０４に出力される。

第１ボンディングパッド５０４に出力された信号Ｃは、埋込みヴィア５０８を経由して外部端子５０９に出力される。

４）第４の経路
第１の半導体チップ５１０−１の回路素子領域５２５−１で生成された信号Ｄは、配線構造５３０−１を経由して主電極パッド５１２−１、すなわち第１及び第２部分主電極５１２ａ−１及び５１２ｂ−１に出力される。

第１主電極パッド５１２−１に出力された信号Ｄは、第２ボンディングワイヤ５４４を経由して、第３半導体チップ５１０−３の主電極パッド５１２−３、すなわち第１及び第２部分主電極パッド５１２ａ−３及び５１２ｂ−３に出力される。

主電極パッド５１２−３に出力された信号Ｄは、第３ボンディングワイヤ５４５を経由して、第５半導体チップ５１０−５の主電極パッド５１２−５、すなわち第１及び第２部分主電極パッド５１２ａ−５及び５１２ｂ−５に出力される。

次いで、主電極パッド５１２−５に出力された信号Ｄは、主電極パッド５１２−５に接続されているパッド間配線５３４−５を経由して、第２電極パッド５１６−５に出力される。

第２電極パッド５１６−５に出力された信号Ｄは、第４ボンディングワイヤ５４８を経由して、第４半導体チップ５１０−４の第２電極パッド５１６−４、すなわち第１及び第２部分電極パッド５１６ａ−４及び５１６ｂ−４に出力される。

第２部分電極パッド５１６−４に出力された信号Ｄは、第５ボンディングワイヤ５４９を経由して、第２半導体チップ５１０−２の第２電極パッド５１６−２、すなわち第１及び第２部分電極パッド５１６ａ−２及び５１６ｂ−２に出力される。

第２電極パッド５１６−２に出力された信号Ｄは、第６ボンディングワイヤ５５０を経由して、基板５００の第２ボンディングパッド５０５に出力される。

第２ボンディングパッド５０５に出力された信号Ｄは、埋込みヴィア５０８を経由して外部端子５０９に出力される。

５）第５の経路
第３の半導体チップ５１０−３の回路素子領域５２５−３で生成された信号Ｅは、配線構造５３０−３を経由して主電極パッド５１２−３、すなわち第１及び第２部分主電極５１２ａ−３及び５１２ｂ−３に出力される。

主電極パッド５１２−３に出力された信号Ｅは、第３ボンディングワイヤ５４５を経由して、第５半導体チップ５１０−５の主電極パッド５１２−５、すなわち第１及び第２部分主電極パッド５１２ａ−５及び５１２ｂ−５に出力される。

次いで、主電極パッド５１２−５に出力された信号Ｅは、主電極パッド５１２−５に接続されているパッド間配線５３４−５を経由して、第２電極パッド５１６−５に出力される。

第２電極パッド５１６−５に出力された信号Ｅは、第４ボンディングワイヤ５４８を経由して、第４半導体チップ５１０−４の第２電極パッド５１６−４、すなわち第１及び第２部分電極パッド５１６ａ−４及び５１６ｂ−４に出力される。

第２電極パッド５１６−４に出力された信号Ｅは、第５ボンディングワイヤ５４９を経由して、第２半導体チップ５１０−２の第２電極パッド５１６−２、すなわち第１及び第２部分電極パッド５１６ａ−２及び５１６ｂ−２に出力される。

第２電極パッド５１６−２に出力された信号Ｅは、第６ボンディングワイヤ５５０を経由して、基板５００の第２ボンディングパッド５０５に出力される。

第２ボンディングパッド５０５に出力された信号Ｅは、埋込みヴィア５０８を経由して外部端子５０９に出力される。

６）第６の経路
第５の半導体チップ５１０−５の回路素子領域５２５−５で生成された信号Ｆは、配線構造５３０−５を経由して主電極パッド５１２−５、すなわち第１及び第２部分主電極５１２ａ−５及び５１２ｂ−５に出力される。

次いで、主電極パッド５１２−５に出力された信号Ｆは、主電極パッド５１２−５に接続されているパッド間配線５３４−５を経由して、第２電極パッド５１６−５に出力される。

第２電極パッド５１６−５に出力された信号Ｆは、第４ボンディングワイヤ５４８を経由して、第４半導体チップ５１０−４の第２電極パッド５１６−４、すなわち第１及び第２部分電極パッド５１６ａ−４及び５１６ｂ−４に出力される。

第２電極パッド５１６−４に出力された信号Ｆは、第５ボンディングワイヤ５４９を経由して、第２半導体チップ５１０−２の第２電極パッド５１６−２、すなわち第１及び第２部分電極パッド５１６ａ−２及び５１６ｂ−２に出力される。

第２電極パッド５１６−２に出力された信号Ｆは、第６ボンディングワイヤ５５０を経由して、基板５００の第２ボンディングパッド５０５に出力される。

第２ボンディングパッド５０５に出力された信号Ｆは、埋込みヴィア５０８を経由して外部端子５０９に出力される。

７）第７の経路
第４の半導体チップ５１０−４の回路素子領域５２５−４で生成された信号Ｇは、配線構造５３０−４を経由して主電極パッド５１２−４、すなわち第１及び第２部分主電極５１２ａ−４及び５１２ｂ−４に出力される。

主電極パッド５１２−４に出力された信号Ｇは、主電極パッド５１２−４に接続されているパッド間配線５３４−４を経由して、第２電極パッド５１６−４に出力される。

第２電極パッド５１６−４に出力された信号Ｇは、第５ボンディングワイヤ５４９を経由して、第２半導体チップ５１０−２の第２電極パッド５１６−２、すなわち第１及び第２部分電極パッド５１６ａ−２及び５１６ｂ−２に出力される。

第２電極パッド５１６−２に出力された信号Ｇは、第６ボンディングワイヤ５５０を経由して、基板５００の第２ボンディングパッド５０５に出力される。

第２ボンディングパッド５０５に出力された信号Ｇは、埋込みヴィア５０８を経由して外部端子５０９に出力される。

８）第８の経路
第２の半導体チップ５１０−２の回路素子領域５２５−２で生成された信号Ｈは、主電極パッド５１２−２に接続されているパッド間配線５３４−２を経由して、第２電極パッド５１６−２に出力される。

第２電極パッド５１６−２に出力された信号Ｈは、第６ボンディングワイヤ５５０を経由して、基板５００の第２ボンディングパッド５０５に出力される。

第２ボンディングパッド５０５に出力された信号Ｈは、埋込みヴィア５０８を経由して外部端子５０９に出力される。

９）第９の経路
第２の半導体チップ５１０−２の回路素子領域５２５−２で生成された信号Ｉは、配線構造５３０−２を経由して主電極パッド５１２−２、すなわち第１及び第２部分主電極パッド５１２ａ−２及び５１２ｂ−２に出力される。

主電極パッド５１２−２に出力された信号Ｉは、主電極パッド５１２−２に接続されているパッド間配線５３４−２を経由して、第２電極パッド５１６−２に出力される。

第２電極パッド５１６−２に出力された信号Ｉは、第５ボンディングワイヤ５４９を経由して、第４半導体チップ５１０−４の第２電極パッド５１６−４、すなわち第１及び第２部分電極パッド５１６ａ−４及び５１６ｂ−４に出力される。

第２電極パッド５１６−４に出力された信号Ｉは、第４ボンディングワイヤ５４８を経由して、第５半導体チップ５１０−５の第２電極パッド５１６−５に出力される。

次いで、第２電極パッド５１６−５に出力された信号Ｉは、第２電極パッド５１６−５に接続されているパッド間配線５３４−５を経由して、主電極パッド５１２−５、すなわち第１及び第２部分主電極パッド５１２ａ−５及び５１２ｂ−５に出力される。

主電極パッド５１２ａ−５に出力された信号Ｉは、第３ボンディングワイヤ５４５を経由して、第３半導体チップ５１０−３の主電極パッド５１２−３、すなわち第１及び第２部分主電極パッド５１２ａ−３及び５１２ｂ−３に出力される。

主電極パッド５１２−３に出力された信号Ｉは、第２ワイヤボンディングワイヤ５４４を経由して、第１半導体チップ５１０−１の主電極パッド５１２−１、すなわち第１及び第２部分主電極パッド５１２ａ−２及び５１２ｂ−２に出力される。

主電極パッド５１２−１に出力された信号Ｉは、第１ボンディングワイヤ５４２を経由して、基板５００の第１ボンディングパッド５０４に出力される。

第１ボンディングパッド５０４に出力された信号Ｉは、埋込みヴィア５０８を経由して外部端子５０９に出力される。

１０）第１０の経路
第４の半導体チップ５１０−４の回路素子領域５２５−４で生成された信号Ｊは、配線構造５３０−４を経由して主電極パッド５１２−４、すなわち第１及び第２部分主電極パッド５１２ａ−４及び５１２ｂ−４に出力される。

主電極パッド５１２−４に出力された信号Ｉは、主電極パッド５１２−４に接続されているパッド間配線５３４−４を経由して、第２電極パッド５１６−４に出力される。

この発明の半導体チップは、複数の半導体チップが積層されて構成されるいわゆるマルチチップパッケージに適用して好適である。その構成によれば、出力信号を２方向に割り振って出力することができる。

また、この発明の半導体装置によれば、ボンディングワイヤを短くできるので、ボンディングワイヤ同士の接触による電気的な短絡は、効果的に防止される。従って、信頼性の高い半導体装置が、提供できる。

第１の実施の形態の半導体チップの構成要素の配置関係の一例を説明するための概略的な図である。第１の実施の形態の半導体チップの積層例を示す図である。第１の実施の形態の半導体チップのパッケージ例を示す図である。第２の実施の形態の半導体チップの構成要素の配置関係の一例を説明するための概略的な図である。第２の実施の形態の半導体チップの変換回路を説明するための概略的な図である。第２の実施の形態の半導体チップの積層例を示す図である。図６の領域Ｈを拡大して示した部分拡大図である。第２の実施の形態の半導体チップのパッケージ例を示す図である。第３の実施の形態の半導体チップの構成要素の配置関係の一例を説明するための概略的な図である。第３の実施の形態の半導体チップの積層例を示す図である。第３の実施の形態の半導体チップのパッケージ例を示す図である。第４の実施の形態の半導体チップの構成要素の配置関係の一例を説明するための概略的な図である。第４の実施の形態の半導体チップの積層例を示す図である。第４の実施の形態の半導体チップのパッケージ例を示す図である。第４の実施の形態の半導体チップの構成要素の配置関係の一例を説明するための概略的な図である。第５の実施の形態の半導体チップの積層例を示す図である。第５の実施の形態の半導体チップの積層例を示す図である。第５の実施の形態の半導体チップのパッケージ例を示す図である。

符号の説明

１００：基板
１００ａ：第１の領域
１００ｂ：第２の領域
１００ｃ：第３の領域
１０１：第１主表面
１０３：第２主表面
１０１ａ：第１の辺
１０１ｂ：第２の辺
１０４：第１ボンディングパッド
１０５：第２ボンディングパッド
１０６、１２２：ヴィアホール
１０８、１２４：埋込みヴィア
１０９：外部端子
１１０、２１０、３１０、４１０、５１０：半導体チップ
１１０ａ：主面
１１０ｂ：第２の主面
１１１ａ：第１の辺
１１１ｂ：第２の辺
１１１ｃ、１１１ｄ：側縁
１１２、２１２、３１２、４１２、５１２：主電極パッド
１１２Ｘ：主電極パッド群
１１４：第１電極パッド
１１４Ｘ：第１電極パッド群
１１６、２１６、３１６、４１６、５１６：第２電極パッド
１１６Ｘ：第２電極パッド群
１２０：アクティブ領域
１２０ａ：露出領域
１２０ｂ：積層領域
１２５：最下層
１２６：第１層間絶縁膜
１２７：第２層間絶縁膜
１２８：第３層間絶縁膜
１３１：第１配線層
１３３：第２配線層
１３２：第１パッド間配線
１３４：第２パッド間配線
１３４ａ：第１部分配線
１３４ｂ：第２部分配線
１３４ｃ：第３部分配線
１４２：第１ボンディングワイヤ
１４４：第２ボンディングワイヤ
１４６：第３ボンディングワイヤ
１４８：第４ボンディングワイヤ
１５２：第１ダイスボンド材
１５４：第２ダイスボンド材
４５６：第３ダイスボンド材
２３６：変換回路部
２３６Ｘ：変換配線構造
２３６ａ：第１変換配線
２３６ｂ：第２変換配線
２３６ｃ：第３変換配線
２３６ｄ：第４変換配線
２４２ａ、２４４ａ：第１ワイヤ
２４２ｂ、２４４ｂ：第２ワイヤ
２４２ｃ、２４４ｃ：第３ワイヤ
２４２ｄ、２４４ｄ：第４ワイヤ
２４４ｅ〜２４４ｈ：第５〜第８ワイヤ
１０００、２０００、３０００、４０００、５０００：半導体装置

Claims

主面が方形状であり、機能素子を具える素子形成領域を含む半導体チップであって、
前記主面を構成する第１の辺と、
前記第１の辺と対向する第２の辺と、
前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群と、
前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群と、
前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群と、
前記主電極パッド及び前記第１電極パッドを接続する第１パッド間配線と、
前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線とを具えていることを特徴とする半導体チップ。
前記第１パッド間配線及び前記第２パッド間配線は、前記半導体チップの主面に設けられている
ことを特徴とする請求項１に記載の半導体チップ。
前記第１パッド間配線及び前記第２パッド間配線は、前記半導体チップ内に設けられている
ことを特徴とする請求項１に記載の半導体チップ。
前記第１パッド間配線及び前記第２パッド間配線のいずれか一方又は両方は、多層配線構造を有している
ことを特徴とする請求項３に記載の半導体チップ。
主面が方形状であり、機能素子を具える素子形成領域を含む半導体チップであって、
前記主面を構成する第１の辺と、
前記第１の辺と対向する第２の辺と、
前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群と、
前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群と、
前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群と、
前記主電極パッド及び前記第１電極パッド間を１対１の対応関係で、かつ前記主電極パッドを、複数の前記第１電極パッドのうち任意の位置の当該第１電極パッドに接続する複数の変換配線と、
前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線と
を具えていることを特徴とする半導体チップ。
前記変換配線及び第２パッド間配線のいずれか一方または両方は、同一配線層内に形成されている配線であることを特徴とする請求項５に記載の半導体チップ。
前記半導体チップは、多層配線構造を具えていて、前記変換配線及び第２パッド間配線のいずれか一方または両方は、ヴィアホールを埋め込む埋込みヴィアにより複数の配線層が接続される多層配線構造を有していることを特徴とする請求項５に記載の半導体チップ。
主面が方形状であり、機能素子を具える素子形成領域を含む半導体チップであって、
前記主面を構成する第１の辺と、
前記第１の辺と対向する第２の辺と、
前記第１の辺に沿って、前記主面に配置される複数の主電極パッドであって、それぞれ１本ずつのボンディングワイヤが接続できる面積の第１部分領域及び当該第１部分領域に一体的に隣接する第２部分領域を有している複数の前記主電極パッドからなる主電極パッド群と、
前記第２の辺に沿って前記主面に配置される、１本のボンディングワイヤが接続できる面積の複数の第２電極パッドからなる第２電極パッド群と、
前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線とを具えていることを特徴とする半導体チップ。
前記主電極パッドは矩形状であり、
該矩形の長尺方向は、前記第１の辺に直交する方向に延在しており、
前記第１の辺側の前記第１部分領域を第１部分主電極パッドとし、該第１部分主電極パッドに一体的に隣接する前記第２部分領域を第２部分主電極パッドとして有していることを特徴とする請求項８に記載の半導体チップ。
主面が方形状であり、機能素子を具える素子形成領域を含む半導体チップであって、
前記主面を構成する第１の辺と、
前記第１の辺と対向する第２の辺と、
前記第１の辺に沿って、前記主面に配置される複数の主電極パッドであって、前記第１の辺側の第１部分領域及び前記第２の辺側の第２部分領域、並びに前記第１部分領域と前記第２部分領域との間を前記主電極パッドの延在方向に直交する方向の幅が該第１及び第２部分領域よりも狭い幅で接続する接続領域を有している複数の前記主電極パッドからなる主電極パッド群と、
前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群と、
前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線とを具えていることを特徴とする半導体チップ。
前記第２電極パッドは、前記第２の辺側の第１部分領域及び前記第１の辺側の第２部分領域、並びに前記第１部分領域と前記第２部分領域との間を前記第２電極パッドの延在方向に直交する方向の幅が該第１及び第２部分領域よりも狭い幅で接続する接続領域を有していることを特徴とする請求項１０に記載の半導体チップ。
前記主電極パッド群は、前記第２電極パッドの個数よりも多く設けられている前記主電極パッドを含み、該主電極パッド群は、前記第２パッド間配線が接続されている電極パッドと、前記第２パッド間配線が接続されていない前記主電極パッドとが、配列されているパッド群であることを特徴とする請求項８から１１のいずれか１項に記載の半導体チップ。
前記第２パッド間配線は、前記主電極パッド及び前記主電極パッドと同数の前記第２電極パッドとを、互いに１つずつ接続する配線であることを特徴とする請求項８から１１のいずれか１項に記載の半導体チップ。
前記第２パッド間配線は、同一配線層内に形成されている配線であることを特徴とする請求項８から１３のいずれか１項に記載の半導体チップ。
前記半導体チップは多層配線構造を具えていて、前記第２パッド間配線は、ヴィアホールを埋め込む埋込みヴィアにより複数の配線層が接続される多層配線構造を有していることを特徴とする請求項８から１３のいずれか１項に記載の半導体チップ。
前記主電極パッド群の下側近傍の領域内には、応力に弱い回路素子を集積してあることを特徴とする請求項１から１５のいずれか１項に記載の半導体チップ。
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
前記主表面の前記第３の領域に積層される第１の半導体チップ、及び当該第１の半導体チップにさらに搭載される第２の半導体チップを少なくとも含み、前記主表面上に順次に積層されていて、各々が同一構造を有している複数の半導体チップであって、機能素子を具える素子形成領域を含み、方形状の主面を有し、該主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群、前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第１電極パッドを接続する第１パッド間配線、及び前記主電極パッド及び前記第２電極パッドを接続する第２パッド間配線を有している、複数の前記半導体チップと、
前記第１ボンディングパッド及び前記第１の半導体チップの前記第１電極パッドを電気的に接続する第１のボンディングワイヤと、
前記半導体チップの前記主電極パッド及び当該半導体チップの直上に搭載される別の前記半導体チップの第１電極パッドを電気的に接続する第２のボンディングワイヤと、
前記半導体チップの前記主電極パッド及び当該半導体チップの直上に搭載される別の前記半導体チップの主電極パッドを電気的に接続する第３のボンディングワイヤと、
前記第２ボンディングパッド及び最上層に位置する前記半導体チップの前記第２電極パッドを電気的に接続する第４のボンディングワイヤとを具え、
複数の前記半導体チップの各々は、前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを直上の前記半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
前記主表面の前記第３の領域に積層される第１の半導体チップ、及び当該第１の半導体チップにさらに搭載される第２の半導体チップを少なくとも含み、前記主表面上に順次に積層されていて、各々が同一構造を有している複数の半導体チップであって、機能素子を具える素子形成領域を含み、方形状の主面を有し、当該方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される複数の主電極パッドからなる主電極パッド群、前記第１の辺及び前記主電極パッド群の間に配置される複数の第１電極パッドからなる第１電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第１電極パッド間を１対１の対応関係で、かつ前記主電極パッドを、複数の前記第１電極パッドのうち任意の当該第１電極パッドに接続する複数の変換配線、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で電気的に接続する第２パッド間配線を有している、複数の前記半導体チップと
前記第１ボンディングパッド及び前記第１の半導体チップの前記第１電極パッドを電気的に接続する第１のボンディングワイヤと、
前記半導体チップの前記主電極パッド及び当該半導体チップの直上に搭載される別の前記半導体チップの主電極パッドを電気的に接続する第２のボンディングワイヤと、
前記第２ボンディングパッド及び最上層に位置する前記半導体チップの前記第２電極パッドを電気的に接続する第３のボンディングワイヤとを具え、
複数の前記半導体チップの各々は、前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを直上の前記半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
前記主表面の前記第３の領域に積層される第１の半導体チップ、及び当該第１の半導体チップにさらに搭載される第２の半導体チップを少なくとも含み、前記主表面上に順次に積層されていて、各々が同一構造を有している複数の半導体チップであって、機能素子を具える素子形成領域を含み、方形状の主面を有し、当該方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される複数の主電極パッドであって、第１部分領域及び当該第１部分領域に一体的に隣接する第２部分領域を有している複数の主電極パッドからなる前記主電極パッド群と、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を有している、複数の前記半導体チップと、
前記第１ボンディングパッド及び前記第１の半導体チップの前記第１部分領域を電気的に接続する第１のボンディングワイヤと、
前記半導体チップの前記第２部分領域及び当該半導体チップの直上に搭載される別の前記半導体チップの前記第１部分領域を電気的に接続する第２のボンディングワイヤと、
前記半導体チップの前記第２部分領域及び当該半導体チップの直上に搭載される別の前記半導体チップの第２部分領域を電気的に接続する第３のボンディングワイヤと、
前記第２ボンディングパッド及び最上層に位置する前記半導体チップの第２電極パッドを電気的に接続する第４のボンディングワイヤとを具え、
複数の前記半導体チップの各々は、前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを直上の前記半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
前記主表面の前記第３の領域に積層される第１の半導体チップ、及び当該第１の半導体チップにさらに搭載される第２の半導体チップを少なくとも含み、前記主表面上に順次に積層されていて、各々が同一構造を有している複数の半導体チップであって、機能素子を具える素子形成領域を含み、方形状の主面を有し、当該方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置される複数の主電極パッドであって、第１の辺側の第１部分領域及び第２の辺側の第２部分領域、並びに前記第１部分領域と前記第２部分領域との間を主電極パッドの延在方向に直交する方向の幅が該第１及び第２部分領域よりも狭い幅で接続する接続領域を有している複数の前記主電極パッドからなる主電極パッド群と、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を有している、複数の前記半導体チップと、
前記第１ボンディングパッド及び前記第１の半導体チップの前記第１部分領域を電気的に接続する第１のボンディングワイヤと、
前記半導体チップの前記第２部分領域及び当該半導体チップの直上に搭載される別の半導体チップの第１部分領域を電気的に接続する第２のボンディングワイヤと、
前記半導体チップの前記第２部分領域及び当該半導体チップの直上に搭載される別の半導体チップの第２部分領域を電気的に接続する第３のボンディングワイヤと、
前記第２ボンディングパッド及び最上層に位置する前記半導体チップの第２電極パッドを電気的に接続する第４のボンディングワイヤとを具え、
複数の前記半導体チップの各々は、前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッド及び前記第１電極パッドを直上の前記半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
機能素子を具える素子形成領域を含み、方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置され、矩形状であり、該矩形の長尺方向は、前記第１の辺に直交する方向に延在している複数の主電極パッドであって、第１部分領域及び当該第１部分領域に一体的に隣接する第２部分領域を有している複数の前記主電極パッドからなる主電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を具え、前記主表面の前記第３の領域に積層される第１半導体チップ、当該第１半導体チップと同一構造であって、前記第１半導体チップに搭載されている第２半導体チップ、前記第１及び第２半導体チップと同一構造であって、前記第２半導体チップに搭載されている第３半導体チップを含む半導体チップと、
前記第１半導体チップの前記第１部分領域及び前記基板の前記第１ボンディングパッドを接続する第１ボンディングワイヤと、
前記第１半導体チップの前記第２部分領域及び前記第２半導体チップの前記第１部分領域を接続する第２ボンディングワイヤと、
前記第２半導体チップの前記第２部分領域及び前記第３半導体チップの前記第１部分領域を接続する第３ボンディングワイヤと、
前記第３半導体チップの第２電極パッド及び前記基板の前記第２ボンディングパッドを接続する第４ボンディングワイヤとを具え、
複数の前記半導体チップは、それぞれの前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッドを上側に位置する前記半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
機能素子を具える素子形成領域を含み、方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置され、矩形状であり、該矩形の長尺方向は、前記第１の辺に直交する方向に延在している複数の主電極パッドであって、第１の辺側の第１部分領域及び第２の辺側の第２部分領域、並びに前記第１部分領域と前記第２部分領域との間を前記主電極パッドの延在方向に直交する方向の幅が該第１及び第２部分領域よりも狭い幅で接続する接続領域を有している複数の前記主電極パッドからなる主電極パッド群、前記第２の辺に沿って前記主面に配置される複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を具え、前記主表面の前記第３の領域に積層される第１半導体チップ、当該第１半導体チップと同一構造であって、前記第１半導体チップに搭載されている第２半導体チップ、前記第１及び第２半導体チップと同一構造であって、前記第２半導体チップに搭載されている第３半導体チップを含む半導体チップと、
前記第１半導体チップの前記第１部分領域及び前記基板の前記第１ボンディングパッドを接続する第１ボンディングワイヤと、
前記第１半導体チップの前記第２部分領域及び前記第２半導体チップの前記第１部分領域を接続する第２ボンディングワイヤと、
前記第２半導体チップの前記第２部分領域及び前記第３半導体チップの前記第１部分領域を接続する第３ボンディングワイヤと、
前記第３半導体チップの第２電極パッド及び前記基板の前記第２ボンディングパッドを接続する第４ボンディングワイヤとを具え、
複数の前記半導体チップは、それぞれの前記第１の辺を同一側に位置させ、それぞれの主面を同一方向に向け、かつ下側に位置する前記半導体チップの前記主電極パッドを上側に位置する前記半導体チップの第１の辺よりも外側に位置させて、互いに積層されていることを特徴とする半導体装置。
前記主電極パッド群の下側近傍の領域内には、応力に弱い回路素子が集積されていることを特徴とする請求項１７から２２のいずれか１項に記載の半導体装置。
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
機能素子を具える素子形成領域を含み、方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置され、矩形状であり、該矩形の長尺方向は、前記第１の辺に直交する方向に延在する複数の主電極パッドであって、第１部分領域及び当該第１部分領域に一体的に隣接する第２部分領域を有している複数の前記主電極パッドからなる主電極パッド群、前記第２の辺に沿って、前記主面に配置され、矩形状であり、該矩形の長尺方向は、前記第２の辺に直交する方向に延在しており、前記第２の辺側の第１部分領域及び当該第１部分領域に一体的に隣接する第２部分領域を有している複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を具え、前記主表面の前記第３の領域に積層される第１半導体チップと、
前記第１半導体チップと同一構造であって、前記第３の領域に搭載されている第２半導体チップと、
前記第１及び第２半導体チップと同一構造であって、前記第１半導体チップに搭載されている第３半導体チップと、
前記第１、第２及び第３半導体チップと同一構造であって、前記第２半導体チップに搭載されている第４半導体チップと、
前記第１、第２、第３及び第４半導体チップと同一構造であって、前記第３及び第４半導体チップにまたがって搭載されている第５半導体チップと、
前記第１半導体チップの前記主電極パッドの前記第１部分領域及び前記基板の前記第１ボンディングパッドを接続する第１ボンディングワイヤと、
前記第１半導体チップの前記主電極パッドの前記第２部分領域及び前記第３半導体チップの前記主電極パッドの前記第１部分領域を接続する第２ボンディングワイヤと、
前記第３半導体チップの前記主電極パッドの前記第２部分領域及び前記第５半導体チップの前記主電極パッドの前記第１部分領域を接続する第３ボンディングワイヤと、
前記第５半導体チップの前記第２電極パッドの前記第１部分領域及び前記第４半導体チップの前記第２電極パッドの前記第２部分領域を接続する第４ボンディングワイヤと、
前記第４半導体チップの前記第２電極パッドの前記第１部分領域及び前記第２半導体チップの前記第２電極パッドの前記第２部分領域を接続する第５ボンディングワイヤと、
前記第２半導体チップの前記第２電極パッドの第１部分領域及び前記基板の前記第２ボンディングパッドを接続する第６ボンディングワイヤとを具え、
前記第１及び第２半導体チップは、それぞれの前記第１の辺を同一側に向けて直列にそれぞれの主面を同一方向に向けて前記第３の領域に積層され、前記第３半導体チップは、下側に位置する前記第１半導体チップの前記主電極パッドを前記第１の辺よりも外側に位置させて積層され、前記第４半導体チップは、下側に位置する前記第２半導体チップの前記第２電極パッドを前記第２の辺よりも外側に位置させて積層され、前記第５半導体チップは、前記第３半導体チップの前記主電極パッド及び前記第４半導体チップの前記第２電極パッドを露出して積層されていることを特徴とする半導体装置。
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成される第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する主表面を有する基板と、
機能素子を具える素子形成領域を含み、方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置され、矩形状であり、該矩形の長尺方向は、前記第１の辺に直交する方向に延在する複数の主電極パッドであって、前記第１の辺側の第１部分領域及び前記第２の辺側の第２部分領域、並びに前記第１部分領域と前記第２部分領域との間を主電極パッドの延在方向に直交する方向の幅が該第１及び第２部分領域よりも狭い幅で接続する接続領域を有している複数の前記主電極パッドからなる主電極パッド群、前記第２の辺に沿って、前記主面に配置され、矩形状であり、該矩形の長尺方向は、前記第２の辺に直交する方向に延在しており、前記第２の辺側の第１部分領域及び当該第１部分領域に一体的に隣接する第２部分領域を有している複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を具え、前記主表面の前記第３の領域に積層される第１半導体チップと、
前記第１半導体チップと同一構造であって、前記第３の領域に搭載されている第２半導体チップと、
前記第１及び第２半導体チップと同一構造であって、前記第１半導体チップに搭載されている第３半導体チップと、
前記第１、第２及び第３半導体チップと同一構造であって、前記第２半導体チップに搭載されている第４半導体チップと、
前記第１、第２、第３及び第４半導体チップと同一構造であって、前記第３及び第４半導体チップにまたがって搭載されている第５半導体チップと、
前記第１半導体チップの前記主電極パッドの前記第１部分領域及び前記基板の前記第１ボンディングパッドを接続する第１ボンディングワイヤと、
前記第１半導体チップの前記主電極パッドの前記第２部分領域及び前記第３半導体チップの前記主電極パッドの前記第１部分領域を接続する第２ボンディングワイヤと、
前記第３半導体チップの前記主電極パッドの前記第２部分領域及び前記第５半導体チップの前記主電極パッドの前記第１部分領域を接続する第３ボンディングワイヤと、
前記第５半導体チップの前記第２電極パッドの前記第１部分領域及び前記第４半導体チップの前記第２電極パッドの前記第２部分領域を接続する第４ボンディングワイヤと、
前記第４半導体チップの前記第２電極パッドの前記第１部分領域及び前記第２半導体チップの前記第２電極パッドの前記第２部分領域を接続する第５ボンディングワイヤと、
前記第２半導体チップの前記第２電極パッドの第１部分領域及び前記基板の前記第２ボンディングパッドを接続する第６ボンディングワイヤとを具え、
前記第１及び第２半導体チップは、それぞれの前記第１の辺を同一側に向けて直列にそれぞれの主面を同一方向に向けて前記第３の領域に積層され、前記第３半導体チップは、下側に位置する前記第１半導体チップの前記主電極パッドを前記第１の辺よりも外側に位置させて積層され、前記第４半導体チップは、下側に位置する前記第２半導体チップの前記第２電極パッドを前記第２の辺よりも外側に位置させて積層され、前記第５半導体チップは、前記第３半導体チップの前記主電極パッド及び前記第４半導体チップの前記第２電極パッドを露出して積層されていることを特徴とする半導体装置。
第１ボンディングパッドが形成される第１の領域と、第２ボンディングパッドが形成さ
れる第２の領域と、該第１の領域及び該第２の領域の間に存在する第３の領域とを有する
主表面を有する基板と、
機能素子を具える素子形成領域を含み、方形状の主面を構成する第１の辺、該第１の辺と対向する第２の辺、前記第１の辺に沿って、前記主面に配置され、矩形状であり、該矩形の長尺方向は、前記第１の辺に直交する方向に延在する複数の主電極パッドであって、第１の辺側の第１部分領域及び第２の辺側の第２部分領域、並びに前記第１部分領域と前記第２部分領域との間を主電極パッドの延在方向に直交する方向の幅が該第１及び第２部分領域よりも狭い幅で接続する接続領域を有している複数の前記主電極パッドからなる主電極パッド群、前記第２の辺に沿って、前記主面に配置され、矩形状であり、該矩形の長尺方向は、前記第２の辺に直交する方向に延在しており、前記第２の辺側の第１部分領域及び前記第１の辺側の第２部分領域、並びに前記第１部分領域と前記第２部分領域との間を主電極パッドの延在方向に直交する方向の幅が該第１及び第２部分領域よりも狭い幅で接続する接続領域を有している複数の第２電極パッドからなる第２電極パッド群、前記主電極パッド及び前記第２電極パッドを１対１の対応関係で接続する第２パッド間配線を具え、前記主表面の前記第３の領域に積層される第１半導体チップと、
前記第１半導体チップと同一構造であって、前記第３の領域に搭載されている第２半導体チップと、
前記第１及び第２半導体チップと同一構造であって、前記第１半導体チップに搭載されている第３半導体チップと、
前記第１、第２及び第３半導体チップと同一構造であって、前記第２半導体チップに搭載されている第４半導体チップと、
前記第１、第２、第３及び第４半導体チップと同一構造であって、前記第３及び第４半導体チップにまたがって搭載されている第５半導体チップと、
前記第１半導体チップの前記主電極パッドの前記第１部分領域及び前記基板の前記第１ボンディングパッドを接続する第１ボンディングワイヤと、
前記第１半導体チップの前記主電極パッドの前記第２部分領域及び前記第３半導体チップの前記主電極パッドの前記第１部分領域を接続する第２ボンディングワイヤと、
前記第３半導体チップの前記主電極パッドの前記第２部分領域及び前記第５半導体チップの前記主電極パッドの前記第１部分領域を接続する第３ボンディングワイヤと、
前記第５半導体チップの前記第２電極パッドの前記第１部分領域及び前記第４半導体チップの前記第２電極パッドの前記第２部分領域を接続する第４ボンディングワイヤと、
前記第４半導体チップの前記第２電極パッドの前記第１部分領域及び前記第２半導体チップの前記第２電極パッドの前記第２部分領域を接続する第５ボンディングワイヤと、
前記第２半導体チップの前記第２電極パッドの第１部分領域及び前記基板の前記第２ボンディングパッドを接続する第６ボンディングワイヤとを具え、
前記第１及び第２半導体チップは、それぞれの前記第１の辺を同一側に向けて直列にそれぞれの主面を同一方向に向けて前記第３の領域に積層され、前記第３半導体チップは、下側に位置する前記第１半導体チップの前記主電極パッドを前記第１の辺よりも外側に位置させて積層され、前記第４半導体チップは、下側に位置する前記第２半導体チップの前記第２電極パッドを前記第２の辺よりも外側に位置させて積層され、前記第５半導体チップは、前記第３半導体チップの前記主電極パッド及び前記第４半導体チップの前記第２電極パッドを露出して積層されていることを特徴とする半導体装置。
前記基板には、前記主表面から前記主表面に対向する裏面に至るヴィアホール及び当該ヴィアホールを埋め込んで前記複数の第１及び第２ボンディングパッドに接続されるヴィアと、該ヴィアに接続される外部端子が設けられていて、前記基板上に全てのボンディングワイヤを封止する封止部を具えていることを特徴とする請求項１７から２６のいずれか一項に記載の半導体装置。