KR102559237B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 제1 개구부 및 상기 제1 개구부로부터 돌출된 제2 개구부들을 포함하는 개구부; 상기 제2 개구부들 내에 위치된 채널 영역들; 및 상기 제2 개구부들의 일부와 상기 제1 개구부 내에서 상기 채널 영역들로부터 연장되고, 상기 채널 영역들에 비해 불순물 농도가 높은 불순물 영역들을 포함하는 채널막을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 제1 개구부 및 상기 제1 개구부로부터 돌출된 제2 개구부들을 포함하는 개구부; 상기 제2 개구부들 내에 위치된 채널 영역들; 및 상기 제2 개구부들의 일부와 상기 제1 개구부 내에서 상기 채널 영역들로부터 연장되고, 상기 채널 영역들에 비해 불순물 농도가 높은 불순물 영역들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 제1 개구부 및 상기 제1 개구부로부터 돌출된 제2 개구부들을 포함하는 개구부; 상기 제2 개구부들 내에 위치된 반도체 영역; 및 상기 제2 개구부들의 일부와 상기 제1 개구부 내에서 상기 반도체 영역으로부터 연장된 도전 영역을 포함하는 채널막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물을 관통하는 관통부 및 상기 관통부의 측벽으로부터 돌출된 돌출부들을 포함하는 갭필막; 및 상기 돌출부들을 각각 감싸는 채널 영역들 및 상기 관통부를 감싸고 상기 채널 영역들에 비해 불순물 농도가 높은 불순물 영역들을 포함하는 채널막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하는 제1 개구부를 형성하는 단계; 상기 제1 개구부로부터 돌출된 제2 개구부들을 형성하는 단계; 상기 제1 및 제2 개구부들 내에 채널막을 형성하는 단계; 상기 제2 개구부들 내에 배리어 패턴들을 형성하는 단계; 및 상기 배리어 패턴들에 의해 노출된 채널막 내에, 상기 채널막의 불순물 농도보다 높은 불순물 농도를 가지는 불순물 영역들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하는 제1 개구부를 형성하는 단계; 상기 제1 개구부로부터 돌출된 제2 개구부들을 형성하는 단계; 상기 제1 및 제2 개구부들 내에 채널막을 형성하는 단계; 및 상기 제2 개구부들 내에 위치한 채널막을 반도체 영역으로 형성하고, 상기 제1 개구부 내에 위치한 채널막을 도전 영역으로 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 1a를 참조하면, 반도체 장치는 적층물(ST) 및 적층물(ST)을 관통하는 채널막(13)을 포함한다. 또한, 반도체 장치는 메모리막(13), 갭필막(15) 및 제3 물질막(16)을 더 포함할 수 있다.
적층물(ST)은 제1 물질막(11) 및 제2 물질막(12)을 포함한다. 예를 들어, 적층물(ST)은 교대로 적층된 제1 물질막들(11) 및 제2 물질막들(12)을 포함한다. 여기서, 제1 물질막들(11)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극으로 사용하기 위한 도전막일 수 있다. 예를 들어, 제1 물질막들(11)은 텅스텐 등의 금속막을 포함하거나, 폴리실리콘막, 실리사이드막 등을 포함할 수 있다. 제2 물질막들(12)은 적층된 게이트 전극들을 상호 절연시키기 위한 절연막일 수 있다. 예를 들어, 제2 물질막들(12)은 산화물, 질화물 등을 포함한다.
적층물(ST)은 제2 방향(Ⅱ)으로 적층물(ST)을 관통하는 적어도 하나의 개구부(OP)를 포함한다. 여기서, 제2 방향(Ⅱ)은 제1 및 제2 물질막들(11, 12)의 적층 방향일 수 있다. 본 도면에서는 하나의 개구부(OP)가 도시되었지만, 적층물(ST)은 복수의 개구부들(OP)을 포함할 수 있다. 또한, 개구부들(OP)은 매트릭스 형태로 배열되거나, 중심축이 어긋난 스태거드 형태로 배열될 수 있다.
개구부(OP)는 적어도 하나의 제1 개구부(OP1)와 적어도 하나의 제2 개구부(OP2)를 포함한다. 여기서, 제1 개구부(OP1)는 적층 방향으로 적층물(ST)을 관통할 수 있고, 제2 개구부들(OP2)은 제1 개구부(OP1)로부터 돌출될 수 있다. 예를 들어, 제2 개구부들(OP2)은 제1 개구부(OP1)의 측벽으로부터 돌출된다. 하나의 제1 개구부(OP1)에 복수의 제2 개구부들(OP2)이 연결되어, 하나의 개구부(OP)를 형성할 수 있다. 또한, 제2 개구부들(OP2)은 제1 물질막들(11)과 대응되는 레벨에 위치될 수 있다. 따라서, 제2 개구부들(OP2)은 적층된 제2 물질막들(12)의 사이에 위치될 수 있다.
채널막(14)은 개구부(OP) 내에 위치된다. 채널막(14)은 제2 개구부들(OP2)을 완전히 채우지 않는 두께를 가질 수 있으며, 제1 및 제2 개구부들(OP1, OP2)의 내면을 따라 형성될 수 있다. 채널막(14)은 영역에 따라 상이한 농도로 불순물을 포함할 수 있고, 영역에 따라 반도체 특성을 갖거나 도전성을 가질 수 있다. 예를 들어, 채널막(14)은 실리콘(Si), 저마늄(Ge) 등을 포함할 수 있고, N타입 또는 P타입의 불순물을 포함할 수 있다.
채널막(14)은 채널 영역들(14A)과 불순물 영역들(14B)을 포함한다. 여기서, 채널 영역들(14A)은 제2 개구부들(OP2) 내에 각각 위치될 수 있고, C 형태의 단면을 가질 수 있다. 불순물 영역들(14B)은 제1 개구부들(OP1) 내에 위치될 수 있고, 제1 개구부(OP1)의 내면을 따라 제2 방향(Ⅱ)으로 확장된다. 또한, 불순물 영역(14B)은 제1 개구부(OP1)와 제2 개구부(OP2)가 연결되는 영역을 감싸면서 제1 방향(I)으로 확장될 수 있다. 여기서, 제1 방향(I)은 제2 방향(Ⅱ)과 교차되며, 기판(미도시됨)의 표면에 평행할 수 있다.
여기서, 채널 영역들(14A)은 제1 물질막들(11)과 대응되는 레벨에 위치되고, 불순물 영역들(14B)은 제2 물질막들(12)과 대응되는 레벨에 위치될 수 있다. 따라서, 채널막(14) 내에서, 복수의 채널 영역들(14A)과 복수의 불순물 영역들(14B)이 교대로 배열될 수 있다.
불순물 영역들(14B)은 채널 영역들(14A)에 비해 불순물 농도가 높다. 또한, 불순물 영역들(14B)은 불순물 농도에 따라 반도체 특성을 갖거나 도전성을 가질 수 있다. 일 예로, 불순물 영역(14B)은 채널 영역(14A)에 비해 불순물 농도가 높은 반도체 영역일 수 있다. 이러한 경우, 채널막(14)은 불순물의 농도가 상이한 반도체 영역들이 교대로 배열된, 반도체막일 수 있다. 다른 예로, 불순물 영역(14B)은 채널 영역(14A)에 비해 불순물 농도가 높은 도전 영역일 수 있다. 이러한 경우, 채널막(14)은 교대로 배열된 반도체 영역들과 도전 영역들을 포함할 수 있다.
채널막(14)은 불순물 영역들(14B)에 한해 불순물을 포함하거나, 채널 영역들(14A)과 불순물 영역들(14B)은 동일한 타입의 불순물을 포함하거나, 상이한 타입의 불순물을 포함할 수 있다. 일 예로, 채널막(14)은 폴리실리콘막이고, 채널 영역들(14A)은 불순물을 포함하지 않는 언도프드 폴리실리콘막이고, 불순물 영역들(14B)은 도프드 폴리실리콘막일 수 있다. 여기서, 불순물 영역들(14B)은 N타입의 불순물을 포함하거나 P타입의 불순물을 포함할 수 있다. 다른 예로, 채널막(14)은 N타입의 폴리실리콘막이고, 채널 영역들(14A)은 제1 농도로 N타입의 불순물을 포함하고, 불순물 영역들(14B)은 제1 농도보다 높은 제2 농도로 N타입 또는 P타입의 불순물을 포함할 수 있다. 또 다른 예로, 채널막(14)은 P타입의 폴리실리콘막이고, 채널 영역들(14A)은 제1 농도로 P타입의 불순물을 포함하고, 불순물 영역들(14B)은 제1 농도보다 높은 제2 농도로 N타입 또는 P타입의 불순물을 포함할 수 있다.
채널 영역들(14A)과 불순물 영역들(14B)이 동일한 타입의 불순물을 포함하는 경우, 불순물 영역들(14B)은 채널 영역들(14A)에 비해 높은 도전성을 갖게 된다. 따라서, 채널막(14)의 전체 저항을 감소시킬 수 있다. 또한, 채널 영역들(14A)과 불순물 영역들(14B)이 상이한 타입의 불순물을 포함하는 경우, 불순물 영역들(14B)은 적층된 메모리 셀들의 정션으로서 사용될 수 있다.
불순물 영역들(14B)은 균일한 농도로 불순물을 포함하거나, 두께 방향으로 농도 구배를 가질 수 있다. 예를 들어, 각각의 불순물 영역들(14B)은, 갭필막(15)과 접한 제1 면(S1)에서의 불순물 농도가 메모리막(13)과 접한 제2 면(S2)에서의 불순물 농도에 비해 높을 수 있다. 다시 말해, 각각의 불순물 영역들(14B) 내에서, 제1 개구부(OP1)의 중심(C)으로부터 멀어질수록 농도가 낮아지도록 불순물이 분포할 수 있다.
메모리막(13)은 채널막(14)을 감싸도록 형성된다. 여기서, 메모리막(13)은 터널절연막(13C), 데이터 저장막(13B) 및 전하차단막(13A) 중 적어도 하나를 포함할 수 있다. 또한, 데이터 저장막(13B)은 플로팅 게이트, 전하트랩물질, 실리콘, 질화물, 가변 저항 물질, 상변화 물질, 나노 닷 등을 포함할 수 있다.
갭필막(15)은 채널막(14) 내에 형성된다. 갭필막(15)은 적층물(ST)을 관통하는 관통부(15B)와 관통부(15B)로부터 돌출된 적어도 하나의 돌출부(15A)를 포함할 수 있다. 따라서, 채널막(14)은 갭필막(15)을 감싸는 구조를 갖고, 채널 영역들(14A)은 돌출부들(15A)을 각각 감싸고, 불순물 영역들(14B)은 관통부(15B)를 감싸도록 형성될 수 있다. 갭필막(15)은 산화물, 질화물 등의 절연막을 포함할 수 있다. 또한, 갭필막(15)의 내부에 보이드가 존재할 수 있다.
제3 물질막들(16)은 제1 물질막들(11)을 각각 감싸도록 형성된다. 제3 물질막(16)은 제2 물질막(12)과 제1 물질막(11)의 사이 및 제1 물질막(11)과 메모리막(13)의 사이에 개재될 수 있다. 제3 물질막들(16)은 제1 물질막들(11)의 접착력, 콘택 저항 등을 개선시키기 위한 배리어막일 수 있다. 또한, 제3 물질막들(16)은 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 텅스텐 질화물(WN) 등을 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 채널막(14)을 따라 복수의 메모리 셀들이 적층될 수 있다. 또한, 불순물 영역들(14B)을 메모리 셀들의 정션으로 사용하거나, 도전성의 불순물 영역들(14B)을 이용하여 채널막(14)의 전체 저항을 감소시킬 수 있다. 따라서, 셀 전류를 증가시킬 수 있다.
한편, 본 도면에는 도시되지 않았으나, 적층물(ST)의 하부에는 주변회로, 인터커넥션 등의 하부 구조물이 위치될 수 있다. 예를 들어, 적층물(ST)을 포함하는 셀 영역의 하부에 주변회로, 인터커넥션 등을 포함하는 주변회로 영역이 위치될 수 있다.
도 1b 내지 도 1d는 도 1a의 변형 예를 나타낸다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 1b를 참조하면, 반도체 장치는 배리어 패턴들(17)을 더 포함할 수 있다. 배리어 패턴들(17)은 채널막(14) 내에 위치되며, 채널 영역들(17A) 내에 각각 위치될 수 있다. 배리어 패턴들(17)은 채널막(14)과 갭필말(15)의 사이에 개재된다. 배리어 패턴들(17)은 채널막(14)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 예를 들어, 배리어 패턴들(17)은 산화물, 질화물 등의 절연막을 포함할 수 있고, 금속을 포함할 수 있다.
여기서, 배리어 패턴들(17)은 불순물 영역들(17A)을 형성할 때 비도핑 영역을 마스킹하기 위해 사용된 배리어일 수 있다. 따라서, 배리어 패턴들(17)과 갭필막(15)의 계면은 채널 영역들(14A)과 불순물 영역들(14B)의 계면과 동일 평면(CP)에 위치될 수 있다.
도 1c를 참조하면, 채널막(14)은 영역에 따라 상이한 형태(morphology)를 가질 수 있다. 예를 들어, 채널막(14)은 영역에 따라 두께가 상이하거나, 표면의 거칠기(roughness)가 상이할 수 있다.
채널막(14) 중 배리어 패턴들(17)에 의해 노출된 영역은 배리어 패턴들(17)에 의해 커버된 영역에 비해 얇은 두께(T2<T1)를 가질 수 있다. 또한, 노출된 영역은 커버된 영역에 비해 거친 표면을 가질 수 있다. 이러한 형태의 차이는 불순물을 도핑하는 과정에서 노출된 채널막(14)이 손상되어 유발된 것일 수 있다.
참고로, 채널막(14) 중 두께가 얇거나 표면이 거친 영역은 불순물 영역일 수 있고, 두께가 두껍거나 표면이 매끄러운 영역은 채널 영역일 수 있다. 즉, 불순물 영역들(14B)이 채널 영역들(14A)에 비해 얇은 두께(T2<T1)를 갖거나, 거친 표면을 가질 수 있다. 한편, 얇은 두께를 갖거나 거친 표면을 갖는 영역이 불순물 영역들(14B)과 완전히 일치하지 않을 수도 있다. 예를 들어, 불순물의 확산으로 인해 불순물 영역들(14B)이 확장된 경우, 불순물 영역들(14B) 중 채널 영역들(14A)과 인접한 영역은 두꺼운 두께(T2)를 가질 수 있다.
도 1d를 참조하면, 배리어 패턴들(17)과 갭필막(15)의 제1 계면(I1)은 채널 영역들(14A)과 불순물 영역들(14B)의 제2 계면(I2)과 상이한 평면에 위치될 수 있다. 예를 들어, 제1 계면(I1)이 제2 계면(I2)에 비해 제1 개구부(OP1)에 더 가깝게 위치될 수 있다. 다시 말해, 제1 개구부(OP1)의 중심(C)으로부터 제1 계면(I1)까지의 거리가 제1 개구부(OP1)의 중심(C)으로부터 제2 계면(I2)까지의 거리에 비해 가까울 수 있다. 이러한 거리 차이는 불순물의 확산에 의한 것일 수 있다.
한편, 도 1c 및 도 1d는 반도체 장치가 배리어 패턴들(17)을 포함하는 경우에 대해 도시하였으나, 반도체 장치가 배리어 패턴들(17)을 포함하지 않는 것도 가능하다. 또한, 도 1a 내지 도 1d를 참조하여 설명한 실시예들을 조합하는 것도 가능하다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 적어도 하나의 제1 물질막(21) 및 적어도 하나의 제2 물질막(22)을 포함하는 적층물(ST)을 형성한다. 여기서, 제1 물질막들(21)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(22)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다.
제1 물질막들(21)은 제2 물질막들(22)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(21)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(21)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(21)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(22)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 적층물(ST)을 형성하기 전에 하부 구조물을 형성할 수 있다. 예를 들어, 주변 회로를 형성하거나, 콘택 플러그, 배선 등을 포함하는 인터커넥션 구조를 형성할 수 있다.
이어서, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한다. 본 도면에는 하나의 제1 개구부(OP1)가 도시되었으나, 복수의 제1 개구부들(OP1)이 형성될 수 있다. 또한, 복수의 제1 개구부들(OP1)은 매트릭스 형태로 배열되거나, 중심축이 어긋난 스태거드 형태로 배열될 수 있다.
도 2b를 참조하면, 제1 개구부(OP1)로부터 돌출된 제2 개구부들(OP2)을 형성한다. 제2 개구부들(OP2)은 제1 개구부(OP1)의 측벽으로부터 돌출될 수 있다. 예를 들어, 제1 개구부(OP1) 내에 노출된 제1 물질막들(21)을 선택적으로 식각하여 제2 개구부들(OP2)을 형성한다. 이를 통해, 제1 물질막들(21)과 대응되는 레벨에 위치된 제2 개구부들(OP2)을 형성할 수 있다.
도 2c를 참조하면, 제1 및 제2 개구부들(OP1, OP2) 내에 메모리막(23)을 형성한다. 메모리막(23)은 전하차단막(23A), 데이터 저장막(23B) 및 터널절연막(23C) 중 적어도 하나를 포함한다. 예를 들어, 제1 및 제2 개구부들(OP1, OP2)의 내면을 따라 전하차단막(23A), 데이터 저장막(23B) 및 터널절연막(23C)을 차례로 형성한다.
이어서, 채널막(24)을 형성한다. 채널막(24)은 실리콘(Si), 저마늄(Ge) 등을 포함하는 반도체막일 수 있다. 예를 들어, 채널막(24)은 언도프드 폴리실리콘막이거나, N타입 또는 P타입의 불순물을 포함한 폴리실리콘막일 수 있다.
채널막(24)은 제1 및 제2 개구부들(OP1, OP2)의 내면을 따라 형성될 수 있다. 예를 들어, 메모리막(23)상에 채널막(24)을 형성한다. 채널막(24)은 제1 및 제2 개구부들(OP1, OP2)을 완전히 채우지 않을 정도의 두께로 형성될 수 있다. 또한, 채널막(24)은 증착 공정을 이용하여 형성될 수 있다.
도 2d를 참조하면, 배리어막(25)을 형성한다. 배리어막(24)은 채널막(24)에 대해 식각 선택비를 갖는 물질을 포함한다. 예를 들어, 배리어막(24)은 산화물, 질화물 등의 절연막을 포함하거나, 금속을 포함할 수 있다.
배리어막(25)은 제1 개구부(OP1)를 완전히 채우지 않을 정도의 두께로 형성될 수 있다. 또한, 배리어막은(25) 증착 공정을 이용하여 형성될 수 있으며, 제2 개구부들(OP2)과 대응되는 위치에 심(S)을 포함할 수 있다.
도 2e를 참조하면, 배리어 패턴들(25A)을 형성한다. 예를 들어, 배리어막(25)을 일부 식각하여, 제2 개구부들(OP2) 내에 각각 위치된 배리어 패턴들(25A)을 형성한다. 이때, 세정 공정을 이용하여 배리어막(25)을 식각할 수 있으며, 건식 세정 공정을 이용할 수 있다.
배리어 패턴들(25A)은 후속 불순물 도핑 공정에서 불순물이 도핑되지 않는 영역을 마스킹하기 위한 것이다. 따라서, 불순물 도핑 방식, 조건 등에 따라 배리어 패턴들(25A)의 물질, 형태 등을 조절할 수 있다. 예를 들어, 식각 공정 후에 제1 개구부(OP1) 내에 배리어 물질이 잔류하는 것도 가능하다. 이러한 경우, 제1 개구부(OP1) 내에 잔류한 배리어 물질은, 불순물이 배리어 물질을 통과하여 채널막(24)에 도달할 수 있을 정도로 얇은 두께를 갖는다.
도 2f를 참조하면, 배리어 패턴들(25A)에 의해 노출된 채널막(24) 내에 불순물 영역들(24B)을 형성한다. 예를 들어, 플라즈마 도핑 공정, 가스 트리트먼트 공정 등을 이용하여 불순물을 도핑함으로써, 불순물 영역들(24B)을 형성한다. 이때, 배리어 패턴들(25A)에 의해 커버된 영역들은 불순물이 도핑되지 않으며, 해당 영역은 채널 영역들(24A)이 된다. 또한, 배리어 패턴들(25A)에 의해 노출된 영역들은 불순물이 도핑되고, 해당 영역은 불순물 영역들(24B)이 된다. 이를 통해, 채널막(24') 내에, 교대로 배열된 채널 영역들(24A) 및 불순물 영역들(24B)이 정의된다.
여기서, 불순물은 N타입 또는 P타입 불순물일 수 있다. 일 예로, 채널막(24')이 불순물을 포함하지 않는 언도프드막인 경우, N타입 또는 P타입 불순물을 도핑하여 불순물 영역(24B)을 형성한다. 다른 예로, 채널막(24')이 N타입의 불순물을 포함하는 도프드막인 경우, N타입 또는 P타입의 불순물을 도핑하여 불순물 영역(24B)을 형성한다. 또 다른 예로, 채널막(24')이 P타입의 불순물을 포함하는 도프드막인 경우, N타입 또는 P타입의 불순물을 도핑하여 불순물 영역(24B)을 형성한다. 이를 통해, 채널 영역(24A)에 비해 불순물 농도가 높은 불순물 영역(24B)을 형성할 수 있다.
또한, 불순물 도핑 농도에 따라 불순물 영역(24B)의 물성이 변경될 수 있다. 일 예로, 불순물 영역(24B)은 채널 영역(24A)에 비해 불순물 농도가 높은 반도체 영역일 수 있다. 다른 예로, 불순물 영역(24B)은 채널 영역(24A)에 비해 불순물 농도가 높은 도전 영역일 수 있다.
불순물 도핑 방식에 따라, 불순물 영역들(24B)과 채널 영역들(24A)은 상이한 형태(morphology)를 가질 수 있다. 예를 들어, 플라즈마 도핑 공정을 이용하는 경우, 불순물 도핑 과정에서 채널막(24)의 표면이 플라즈마 가스에 노출된다. 따라서, 불순물 영역들(24B)이 채널 영역들(24A)에 비해 얇은 두께를 가질 수 있고, 채널 영역들(24A)에 비해 거친 표면을 가질 수 있다.
또한, 불순물 도핑 방식에 따라, 불순물 영역들(24B)은 다양한 형태의 불순물 분포를 가질 수 있다. 일 예로, 플라즈마 도핑 공정을 이용하는 경우, 불순물 영역들(24B)의 두께 방향으로 불순물 농도가 변경될 수 있다. 불순물 영역들(24B)의 표면에서 불순물의 농도가 상대적으로 높고, 메모리막(23)에 가까워질수록 불순물의 농도가 감소할 수 있다. 다른 예로, 불순물 소스 가스를 이용하여 채널막(24)을 처리하는 경우, 불순물 영역들(24B)은 두께 방향으로 균일한 불순물 농도를 가질 수 있다.
채널막(24') 내에 불순물 도핑한 후, 열처리 공정을 수행할 수 있다. 열처리 공정은 도핑된 불순물들을 활성화시킬 수 있다. 또한, 열처리 공정에 의해, 채널막(24') 중 배리어막(25A)과 중첩된 영역까지 불순물들이 확산될 수 있다. 따라서, 앞서 도 1d를 참조하여 설명한 바와 같이, 불순물 영역들(24B)을 확장시킬 수 있다.
도 2g를 참조하면, 제1 및 제2 개구부들(OP1, OP2) 내에 갭필막(26)을 형성한다. 갭필막(26)은 산화막, 질화막 등의 절연막을 포함할 수 있다. 예를 들어, 유동성 산화막을 이용하여 갭필막(26)을 형성하거나, ALD 등의 증착 방식으로 갭필막(26)을 형성할 수 있다. 또한, 갭필막(26)을 형성하기 전에 배리어 패턴들(25A)을 제거하는 것도 가능하다. 예를 들어, 절연막을 포함하는 배리어 패턴들(25A)은 잔류시킬 수 있고, 금속막을 포함하는 배리어 패턴들(25A)은 제거할 수 있다.
이어서, 제1 물질막들(21)의 물질에 따라 추가 공정을 실시한다. 일 예로, 제1 물질막들(21)이 희생막이고 제2 물질막들(22)이 절연막인 경우, 제1 물질막들(21)을 제3 물질막들(27)로 대체한다. 여기서, 제3 물질막들(27)은 텅스텐 등의 금속을 포함하거나, 폴리실리콘 등의 도전 물질을 포함할 수 있다. 또한, 제3 물질막들(27)을 형성하기 전에, 제4 물질막들(28)을 형성할 수 있다. 여기서, 제4 물질막(28)은 제3 물질막들(27)의 접착력, 콘택 저항 등을 개선하기 위한 것일 수 있다. 예를 들어, 제4 물질막(28)은 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물 등을 포함한다.
다른 예로, 제1 물질막들(21)은 도전막이고 제2 물질막들(22)은 절연막인 경우, 제1 물질막들(21)을 실리사이드화하는 공정을 추가로 수행할 수 있다. 또 다른 예로, 제1 물질막들(21)은 도전막이고 제2 물질막들(22)은 희생막인 경우, 제2 물질막들(22)을 절연막들로 대체하는 공정을 추가로 수행할 수 있다.
전술한 바와 같은 공정에 따르면, 채널막(24') 내에 채널 영역들(24A) 및 불순물 영역들(24B)을 형성할 수 있다. 여기서, 불순물 영역들(24B)은 적층된 메모리 셀들의 정션으로서 사용될 수 될 수 있으며, 이를 통해, 메모리 셀들의 동작 특성을 개선할 수 있다. 또는, 도전성의 불순물 영역들(14B)을 이용하여 채널막(14)의 전체 저항을 감소시킴으로써, 셀 전류를 증가시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 2g를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 2g를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 제1 개구부 및 상기 제1 개구부로부터 돌출된 제2 개구부들을 포함하는 개구부; 및 상기 제2 개구부들 내에 위치된 채널 영역들 및 상기 제1 개구부 내에 위치되고 상기 채널 영역들에 비해 불순물 농도가 높은 불순물 영역들을 포함하는 채널막을 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 2g를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 2g를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 제1 개구부 및 상기 제1 개구부로부터 돌출된 제2 개구부들을 포함하는 개구부; 및 상기 제2 개구부들 내에 위치된 채널 영역들 및 상기 제1 개구부 내에 위치되고 상기 채널 영역들에 비해 불순물 농도가 높은 불순물 영역들을 포함하는 채널막을 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 2g를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 2g를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 제1 개구부 및 상기 제1 개구부로부터 돌출된 제2 개구부들을 포함하는 개구부; 및 상기 제2 개구부들 내에 위치된 채널 영역들 및 상기 제1 개구부 내에 위치되고 상기 채널 영역들에 비해 불순물 농도가 높은 불순물 영역들을 포함하는 채널막을 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 4를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable MultimediaPlayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 2g를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 2g를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 제1 개구부 및 상기 제1 개구부로부터 돌출된 제2 개구부들을 포함하는 개구부; 및 상기 제2 개구부들 내에 위치된 채널 영역들 및 상기 제1 개구부 내에 위치되고 상기 채널 영역들에 비해 불순물 농도가 높은 불순물 영역들을 포함하는 채널막을 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 제1 물질막 12: 제2 물질막
13: 메모리막 13A: 전하차단막
13B: 데이터 저장막 13C: 터널절연막
14: 채널막 14A: 채널 영역
14B: 불순물 영역 15: 갭필막
15A: 돌출부 15B: 관통부
16: 제3 물질막

Claims (38)

  1. 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물을 관통하는 제1 개구부 및 상기 제1 개구부로부터 돌출된 제2 개구부들을 포함하는 개구부;
    상기 제2 개구부들 내에 위치된 채널 영역들; 및
    상기 제2 개구부들의 일부와 상기 제1 개구부 내에서 상기 채널 영역들로부터 연장되고, 상기 채널 영역들에 비해 불순물 농도가 높은 불순물 영역들을 포함하는 채널막
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 채널 영역들은 상기 도전막들에 대응되는 레벨에 위치되고, 상기 불순물 영역들은 상기 절연막들에 대응되는 레벨에 위치된
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 채널 영역들과 상기 불순물 영역들은 교대로 배열된
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 불순물 영역들은 도전성을 갖는
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 채널 영역 내에 형성된 배리어 패턴들; 및
    상기 채널막 내에 형성된 갭필막
    을 더 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 배리어 패턴들과 상기 갭필막의 계면은 상기 채널 영역들과 상기 불순물 영역들의 계면과 동일 평면 상에 위치된
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 배리어 패턴들과 상기 갭필막의 계면은 상기 채널 영역들과 상기 불순물 영역들의 계면에 비해 상기 제1 개구부에 더 가깝게 위치된
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 배리어 패턴들은 상기 채널막에 대해 식각 선택비가 높은 물질을 포함하는
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 배리어 패턴들은 산화물, 질화물 또는 금속을 포함하는
    반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 불순물 영역들은 상기 채널 영역들에 비해 얇은 두께를 갖는
    반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 불순물 영역들은 상기 채널 영역들에 비해 거친 표면을 갖는
    반도체 장치.
  12. 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물을 관통하는 제1 개구부 및 상기 제1 개구부로부터 돌출된 제2 개구부들을 포함하는 개구부;
    상기 제2 개구부들 내에 위치된 반도체 영역; 및
    상기 제2 개구부들의 일부와 상기 제1 개구부 내에서 상기 반도체 영역으로부터 연장된 도전 영역을 포함하는 채널막
    을 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 반도체 영역들은 상기 도전막들에 대응되는 레벨에 위치되고, 상기 도전 영역들은 상기 절연막들에 대응되는 레벨에 위치된
    반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 반도체 영역 내에 형성된 배리어 패턴들
    을 더 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 배리어 패턴들은 상기 채널막에 대해 식각 선택비가 높은 물질을 포함하는
    반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 배리어 패턴들은 산화물, 질화물 또는 금속을 포함하는
    반도체 장치.
  17. 적층물;
    상기 적층물을 관통하는 관통부 및 상기 관통부의 측벽으로부터 돌출된 돌출부들을 포함하는 갭필막; 및
    상기 돌출부들을 각각 감싸는 채널 영역들 및 상기 관통부를 감싸고 상기 채널 영역들에 비해 불순물 농도가 높은 불순물 영역들을 포함하는 채널막
    을 포함하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 적층물은 교대로 적층된 도전막들 및 절연막들을 포함하고, 상기 돌출부들은 상기 도전막들에 대응되는 레벨에 위치된
    반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 채널 영역들과 상기 돌출부들의 사이에 개재된 배리어 패턴들
    을 더 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 배리어 패턴들은 산화물, 질화물 또는 금속을 포함하는
    반도체 장치.
  21. 적층물을 형성하는 단계;
    상기 적층물을 관통하는 제1 개구부를 형성하는 단계;
    상기 제1 개구부로부터 돌출된 제2 개구부들을 형성하는 단계;
    상기 제1 및 제2 개구부들 내에 채널막을 형성하는 단계;
    상기 제2 개구부들 내에 배리어 패턴들을 형성하는 단계; 및
    상기 배리어 패턴들에 의해 노출된 채널막 내에, 상기 채널막의 불순물 농도보다 높은 불순물 농도를 가지는 불순물 영역들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 삭제
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 배리어 패턴들을 형성하는 단계는,
    상기 채널막 내에 배리어막을 형성하는 단계; 및
    상기 배리어막을 식각하여 상기 배리어 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    건식 세정 공정을 이용하여 상기 배리어막을 식각하는
    반도체 장치의 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 불순물 영역을 형성하는 단계는,
    플라즈마 가스를 이용하여 상기 채널막 내에 불순물을 도핑하는
    반도체 장치의 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 불순물 영역을 형성하는 단계는,
    불순물 소스 가스를 이용하여 상기 채널막 내에 불순물을 도핑하는
    반도체 장치의 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 불순물 영역을 형성한 후, 열처리 공정을 수행하는
    반도체 장치의 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 배리어 패턴들은 상기 채널막에 대해 높은 식각 선택비를 갖는 물질을 포함하는
    반도체 장치의 제조 방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 배리어 패턴들은 산화물, 질화물 또는 금속을 포함하는
    반도체 장치의 제조 방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 불순물 영역을 형성한 후, 상기 배리어 패턴들을 제거하는 단계; 및
    상기 채널막 내에 갭필막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 불순물 영역을 형성한 후, 상기 채널막 내에 갭필막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 적층물은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하고, 상기 제1 개구부를 통해 노출된 상기 제1 물질막들을 선택적으로 식각하여 상기 제2 개구부들을 형성하는
    반도체 장치의 제조 방법.
  33. 적층물을 형성하는 단계;
    상기 적층물을 관통하는 제1 개구부를 형성하는 단계;
    상기 제1 개구부로부터 돌출된 제2 개구부들을 형성하는 단계;
    상기 제1 및 제2 개구부들 내에 채널막을 형성하는 단계; 및
    상기 제2 개구부들 내에 위치한 채널막을 반도체 영역으로 형성하고, 상기 제1 개구부 내에 위치한 채널막을 도전 영역으로 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제33항에 있어서,
    상기 채널막을 상기 반도체 영역과 상기 도전 영역으로 형성하는 단계는,
    상기 채널막이 형성된 상기 제2 개구부들 내에 배리어 패턴들을 형성하는 단계; 및
    상기 배리어 패턴들에 의해 노출된 채널막 내에 불순물을 도핑하여, 상기 불순물이 주입된 영역을 상기 도전 영역으로 형성하고, 상기 배리어 패턴들에 의해 상기 불순물이 주입되지 않은 영역을 상기 반도체 영역으로 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제34항에 있어서,
    상기 배리어 패턴들을 형성하는 단계는,
    상기 채널막 내에 배리어막을 형성하는 단계; 및
    상기 배리어막을 식각하여 상기 배리어 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  36. ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈
    제35항에 있어서,
    건식 세정 공정을 이용하여 상기 배리어막을 식각하는
    반도체 장치의 제조 방법.
  37. ◈청구항 37은(는) 설정등록료 납부시 포기되었습니다.◈
    제34항에 있어서,
    상기 불순물을 도핑하는 단계는,
    플라즈마 가스를 이용하여 상기 채널막 내에 상기 불순물을 도핑하는
    반도체 장치의 제조 방법.
  38. ◈청구항 38은(는) 설정등록료 납부시 포기되었습니다.◈
    제34항에 있어서,
    상기 불순물을 도핑하는 단계는,
    불순물 소스 가스를 이용하여 상기 채널막 내에 상기 불순물을 도핑하는
    반도체 장치의 제조 방법.
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