KR102055942B1 - 수직형 메모리 소자 및 그의 제조 방법 - Google Patents

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김태환
이준규
정현수
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한양대학교 산학협력단
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Abstract

본 발명은 수직형 메모리 소자 및 그의 제조 방법을 개시한다. 본 발명의 실시예에 따른 수직형 메모리 소자는 게이트 및 상기 게이트를 절연하는 층간 절연층이 기판에 교대로 적층되어 상기 기판에 수직한 제1 방향을 따라 다수의 메모리 셀 영역 및 메모리 셀간 영역이 구분되는 게이트 스택 구조물; 상기 게이트 스택 구조물을 관통하도록 상기 기판 상에서 상기 제1 방향을 따라 연장하는 채널 구조물; 및 상기 게이트 스택 구조물과 상기 채널 구조물 사이에 배치되고, 상기 게이트 스택 구조물로 내로 매립되도록 순차적으로 형성된 전하 저장 요소를 포함하고, 상기 채널 구조물은 중심부에 형성된 절연 필라 및 상기 절연 필라를 둘러싸도록 형성된 채널층을 포함하고, 상기 채널층은 비도핑된 채널 영역, 상기 비도핑된 채널 영역을 둘러싸도록 형성된 n-형 도핑된 매립 채널 영역 및 상기 n-형 도핑된 매립 채널 영역을 둘러싸도록 형성된 p-형 도핑된 베리어 영역을 포함으로 한다.

Description

수직형 메모리 소자 및 그의 제조 방법{VERTICAL MEMORY DEVICE AND METHODE FOR FABRICATING THE SAME}
본 발명은 수직형 메모리 소자를 구비하는 저항변화 메모리 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, 플래쉬 메모리(NAND flash memory)의 읽기 임계 전압(read threshold voltage: Vth .read) 감소 및 트랩에 의한 무작위 전신 잡음(random telegraph noise; RTN)를 감소시킬 수 있는 수직형 메모리 소자 및 그의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
보다 구체적으로, 종래의 2차원(two-dimensional: 2D) 평면형 플래쉬 메모리 장치는 높은 면적 밀도 및 낮은 전력소비전력(high area density and low power consumption)을 갖기 위해 스케일-다운(scale-down) 과정을 진행하였다. 하지만, 셀 간 간섭, 질화물 층의 축적 전하 수의 감소 및 패터닝 과정의 어려움과 같은 한계가 있고, 이를 극복하기 위해 3D NAND 플래쉬 기술에 대한 연구가 진행되고 있다.
3D NAND 플래쉬 메모리 장치는 기존의 2D NAND 플래쉬 메모리에 비해 셀 간 간섭을 크게 줄일 뿐만 아니라 메모리 셀을 수직으로 연속적으로 쌓아 셀 용량을 증가시킬 수 있다.
3D NAND 플래쉬 메모리는 실리콘 대신 폴리 실리콘 채널을 사용하기 때문에 결정형 경계에 위치한 트랩(grain boundary trap: GB)으로 인해 전기적 특성이 변동하는 현상이 발생하기 때문에, 전기적 특성이 변동되는 현상을 최소화하기 위해 원통형 채널의 내부를 산화물 층으로 채운 마카로니형 소자(macaroni type devices)가 제시되었다. 따라서, 폴리 실리콘 채널의 면적이 감소되어 채널 내에 존재하는 결정형 경계에 위치한 트랩(grain boundary trap: GB)으로 인해 전기적 특성의 변동되는 현상이 감소되었다.
또한, Triple-level-cell(TLC) 또는 Multi-level-cell(MLC) 소자에 나타나는 소자의 채널, 경계면, 터널 산화막의 트랩(grain boundary trap, interface trap, and tunnel oxide trap)으로 인한 신뢰성 저하는 소자의 수명과 관련하여 매우 중요한 문제로 대두되고 있다.
대한민국공개특허 제 10-2013-0086778호, "수직형 비휘발성 메모리 소자의 제조 방법" 대한민국공개특허 제 10-2017-0142774호, "수직형 비휘발성 메모리 소자 및 그 제조방법"
본 발명의 실시예의 목적은 채널층에 제1 이온 주입 및 제2 이온 주입을 진행하여 n-형 도핑된 매립 채널 영역 및 p-형 도핑된 베리어 영역을 형성하여, 플래쉬 메모리(NAND flash memory)의 읽기 임계 전압(read threshold voltage: Vth .read) 감소에 의해 전력 소비 효율을 증가시키고, 채널, 경계면, 터널산화막의 트랩(grain boundary trap, interface trap, and tunnel oxide trap)에 따른 무작위 전신 잡음(random telegraph noise; RTN)으로 인한 성능 저하를 감소시켜, 신뢰성이 향상된 수직형 메모리 소자를 제조하기 위한 것이다.
보다 구체적으로, 본 발명의 실시예의 목적은 채널층에 제1 이온 주입을 진행하여 n-형 도핑된 매립 채널 영역을 형성하여, 소자의 온-커런트 레벨(on-current level)을 높이고, 워드라인(word line) 읽기 동작 시에 필요한 전압(pass voltage: Vpass)을 감소시켜 전력 소비 효율이 증가된 된 수직형 메모리 소자를 제조하기 위한 것이다.
보다 구체적으로, 본 발명의 실시예의 목적은 채널층에 제2 이온 주입을 진행하여 p-형 도핑된 베리어 영역을 형성하여, 무작위 전신 잡음(RTN)의 주요 전도 메커니즘인 프렌켈-풀 터널링(Frenkel-Poole tunneling)을 통해 트랩 내의 전자가 전이 가능한 거리를 증가시켜 트랩으로 인한 영향이 감소된 수직형 메모리 소자를 제조하기 위한 것이다.
본 발명의 실시예의 목적은 비도핑된 채널 영역 및 p-형 도핑된 베리어 영역 사이에 매립된 n-형 도핑된 매립 채널 영역을 형성하여, 채널 내에 존재하는 결정형 경계에 위치한 트랩(grain boundary trap: GB)로 인한 소자의 성능저하(예; low-current level 또는 current fluctuation)가 감소된 수직형 메모리 소자를 제조하기 위한 것이다.
더욱이, 본 발명의 실시예의 목적은 복수의 이온 주입 공정을 이용하여 매립형 채널을 제조하여, 비도핑된 채널 영역과 터널 산화막 사이의 불균일로 인해 발생되는 트랩(Interface trap)이 감소된 수직형 메모리 소자를 제조하기 위한 것이다.
본 발명의 실시예의 목적은 다층 구조의 채널구조물을 형성하여 프로그램/이레이즈(Program/Erase) 과정을 반복할 때, 터널 산화막에서 발생되는 터널 산화막 트랩(tunnel oxide trap)의 영향을 감소시키고, 무작위 전신 잡음으로 인한 읽기 오류(read failure) 현상을 방지하여 신뢰성이 향상된 수직형 메모리 소자를 제조하기 위한 것이다.
본 발명의 실시예에 따른 수직형 메모리 소자는 게이트 및 상기 게이트를 절연하는 층간 절연층이 기판에 교대로 적층되어 상기 기판에 수직한 제1 방향을 따라 다수의 메모리 셀 영역 및 메모리 셀간 영역이 구분되는 게이트 스택 구조물; 상기 게이트 스택 구조물을 관통하도록 상기 기판 상에서 상기 제1 방향을 따라 연장하는 채널 구조물; 및 상기 게이트 스택 구조물과 상기 채널 구조물 사이에 배치되고, 상기 게이트 스택 구조물로 내로 매립되도록 순차적으로 형성된 전하 저장 요소를 포함하고, 상기 채널 구조물은 중심부에 형성된 절연 필라 및 상기 절연 필라를 둘러싸도록 형성된 채널층을 포함하고, 상기 채널층은 비도핑된 채널 영역, 상기 비도핑된 채널 영역을 둘러싸도록 형성된 n-형 도핑된 매립 채널 영역 및 상기 n-형 도핑된 매립 채널 영역을 둘러싸도록 형성된 p-형 도핑된 베리어 영역을 포함한다.
상기 n-형 도핑된 매립 채널 영역은 상기 수직형 메모리 온-커런트 레벨(on-current level)을 높이고, 워드라인(word line) 읽기 동작 시에 필요한 전압(pass voltage: Vpass)을 감소시킬 수 있다.
상기 p-형 도핑된 베리어 영역은 프렌켈-풀 터널링(Frenkel-Poole tunneling)을 유도하여 전자의 전이 가능한 거리를 증가시킬 수 있다.
상기 채널층의 두께는 상기 비도핑된 채널 영역의 두께, 상기 n-형 도핑된 매립 채널 영역의 두께 및 p-형 도핑된 베리어 영역의 두께의 합과 동일할 수 있다.
상기 n-형 도핑된 매립 채널 영역의 두께는 5nm 내지 8nm 일 수 있다.
상기 p-형 도핑된 베리어 영역의 두께는 3nm 내지 5nm일 수 있다.
상기 n-형 도핑된 매립 채널 영역은 1 x 1019 atoms/cm3 의 도핑 농도로 도핑될 수 있다.
상기 p-형 도핑된 베리어 영역은 1 x 1019 atoms/cm3 의 도핑 농도로 도핑될 수 있다.
상기 제1 이온 주입은 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 어느 하나의 n-형 도펀트를 사용할 수 있다.
상기 제2 이온 주입은 붕소(B), 알루미늄(Al), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나의 p-형 도펀트를 사용할 수 있다.
상기 채널층은 에피택셜 공정을 통해 형성될 수 있다.
상기 채널층은 다결정 실리콘(Poly Silicon), 다결정 실리콘 게르마늄(, Poly SiGe) 및 에피 실리콘(Epi Si) 중 적어도 어느 하나를 포함할 수 있다.
상기 전하 저장 요소는 터널 산화막, 전하 트랩막 및 블록킹 절연막을 포함할 수 있다.
상기 터널 산화막은 실리콘 산화물 및 금속 산화물 중 적어도 어느 하나를 포함할 수 있다.
상기 전하 트랩막은 실리콘 질화물 및 금속 산화물 중 적어도 어느 하나를 포함할 수 있다.
상기 블록킹 절연막은 실리콘 산화물 및 금속 산화물 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 기판 상에 상기 기판과 수직한 제1 방향을 따라 절연 필라(insulating pilar)를 형성하는 단계; 상기 절연 필라를 둘러싸도록 채널층을 형성하는 단계; 상기 채널층에 제1 이온 주입을 진행하여 상기 채널층의 표면에 n-형 도핑된 매립 채널 영역을 형성하고, 상기 n-형 도핑된 매립 채널 영역에 제2 이온 주입을 진행하여 상기 n-형 도핑된 채널 영역의 표면에 p-형 도핑된 베리어 영역을 형성하여, 상기 절연 필라, 상기 비도핑된 채널 영역, 상기 n-형 도핑된 매립 채널 영역 및 p-형 도핑된 베리어 영역을 포함하는 채널 구조물을 형성하는 단계; 상기 채널 구조물이 형성된 기판 상에 상기 기판과 수직한 제1 방향을 따라 교대로 배열된 복수 개의 희생층 및 층간 절연층을 포함하는 게이트 스택 구조물 전구체를 형성하는 단계; 상기 희생층을 선택적으로 제거하여 리세스(recess)를 형성하는 단계; 상기 리세스가 부분적으로 매립되도록 상기 기판과 수평한 제2 방향을 따라 전하 저장 요소를 형성하는 단계; 및 상기 리세스가 완전히 매립되도록 상기 기판과 수평한 제2 방향을 따라 게이트를 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면 채널층에 제1 이온 주입 및 제2 이온 주입을 진행하여 n-형 도핑된 매립 채널 영역 및 p-형 도핑된 베리어 영역을 형성하여, 플래쉬 메모리(NAND flash memory)의 읽기 임계 전압(read threshold voltage: Vth .read) 감소에 의해 전력 소비 효율을 증가시키고, 채널, 경계면, 터널산화막의 트랩(grain boundary trap, interface trap, and tunnel oxide trap)에 따른 무작위 전신 잡음(random telegraph noise; RTN)으로 인한 성능 저하를 감소시켜, 수직형 메모리 소자의 신뢰성을 향상시킬 수 있다.
보다 구체적으로, 본 발명의 실시예의 목적은 채널층에 제1 이온 주입을 진행하여 n-형 도핑된 매립 채널 영역을 형성하여, 소자의 온-커런트 레벨(on-current level)을 높이고, 워드라인(word line) 읽기 동작 시에 필요한 전압(pass voltage: Vpass)을 감소시켜 수직형 메모리 소자의 전력 소비 효율을 증가시킬 수 있다.
보다 구체적으로, 본 발명의 실시예의 목적은 채널층에 제2 이온 주입을 진행하여 p-형 도핑된 베리어 영역을 형성하여, 무작위 전신 잡음(RTN)의 주요 전도 메커니즘인 프렌켈-풀 터널링(Frenkel-Poole tunneling)을 통해 트랩 내의 전자가 전이 가능한 거리를 증가시켜 트랩으로 인한 영향이 감소된 수직형 메모리 소자를 제조할 수 있다.
본 발명의 실시예의 목적은 비도핑된 채널 영역 및 p-형 도핑된 베리어 영역 사이에 매립된 n-형 도핑된 매립 채널 영역을 형성하여, 채널 내에 존재하는 결정형 경계에 위치한 트랩(grain boundary trap: GB)로 인한 소자의 성능저하(예; low-current level 또는 current fluctuation)가 감소된 수직형 메모리 소자를 제조할 수 있다.
더욱이, 본 발명의 실시예의 목적은 복수의 이온 주입 공정을 이용하여 매립형 채널(n-형 도핑된 매립 채널 영역)을 제조하여, 비도핑된 채널 영역과 터널 산화막 사이의 불균일로 인해 발생되는 트랩(Interface trap)이 감소된 수직형 메모리 소자를 제조할 수 있다.
본 발명의 실시예의 목적은 다층 구조의 채널구조물을 형성하여 프로그램/이레이즈(Program/Erase) 과정을 반복할 때, 터널 산화막에서 발생되는 터널 산화막 트랩(tunnel oxide trap)의 영향을 감소시키고, 무작위 전신 잡음으로 인한 읽기 오류(read failure) 현상을 방지하여 수직형 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 수직형 메모리 소자를 도시한 단면도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법을 도시한 단면도이다.
도 3a는 종래의 수직형 메모리 소자의 퍼콜레이션 전류 경로(percolation current path)를 도시한 개념도이고, 도 3b는 종래의 수직형 메모리 소자의 퍼콜레이션 전류 경로의 시뮬레이션을 도시한 도면이다.
도 3c는 본 발명의 실시예에 따른 수직형 메모리 소자의 퍼콜레이션 전류 경로를 도시한 개념도이고, 도 3d는 본 발명의 실시예에 따른 수직형 메모리 소자의 퍼콜레이션 전류 경로의 시뮬레이션을 도시한 도면이다.
도 4는 종래의 수직형 메모리 소자 및 본 발명의 실시예에 따른 수직형 메모리 소자의 전류-전압 곡선(I-V curve)을 도시한 그래프이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예를 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하에서는 도 1을 참조하여 본 발명의 실시예에 따른 수직형 메모리 소자에 대해 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 수직형 메모리 소자를 도시한 단면도이다.
본 발명의 실시예에 따른 수직형 메모리 소자는 게이트(160) 및 게이트(160)를 절연하는 층간 절연층(141)이 기판에 교대로 적층되어 기판에 수직한 제1 방향을 따라 다수의 메모리 셀 영역 및 메모리 셀간 영역이 구분되는 게이트 스택 구조물, 게이트 스택 구조물을 관통하도록 기판 상에서 제1 방향을 따라 연장하는 채널 구조물 및 게이트 스택 구조물과 채널 구조물 사이에 배치되고, 게이트 스택 구조물로 내로 매립되도록 순차적으로 형성된 전하 저장 요소(150)를 포함한다.
채널 구조물은 중심부에 형성된 절연 필라(120) 및 절연 필라(120)를 둘러싸도록 형성된 채널층(130)을 포함하고, 채널층(130)은 비도핑된 채널 영역(131), 비도핑된 채널 영역(131)을 둘러싸도록 형성된 n-형 도핑된 매립 채널 영역(132) 및 n-형 도핑된 매립 채널 영역(132)을 둘러싸도록 형성된 p-형 도핑된 베리어 영역(133)을 포함한다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자는 채널층(130)에 제1 이온 주입 및 제2 이온 주입을 진행하여 n-형 도핑된 매립 채널 영역(132) 및 p-형 도핑된 베리어 영역(133)을 형성함으로써, 플래쉬 메모리(NAND flash memory)의 읽기 임계 전압(read threshold voltage: Vth .read) 감소에 의해 전력 소비 효율을 증가시키고, 채널, 경계면, 터널산화막의 트랩(grain boundary trap, interface trap, and tunnel oxide trap)에 따른 무작위 전신 잡음(random telegraph noise; RTN)으로 인한 성능 저하를 감소시켜, 수직형 메모리 소자의 신뢰성을 향상시킬 수 있다.
더욱이, 본 발명의 실시예에 따른 수직형 메모리 소자는 다층 구조의 채널 구조물을 형성하여 프로그램/이레이즈(Program/Erase) 과정을 반복할 때, 터널 산화막에서 발생되는 터널 산화막 트랩(tunnel oxide trap)의 영향을 감소시키고, 무작위 전신 잡음으로 인한 읽기 오류(read failure) 현상을 방지하여 수직형 메모리 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 수직형 메모리 소자의 메모리 셀 영역은 각 게이트(160)에 대응하는 채널층(130) 및 전하 저장 요소(150)를 포함하는 영역일 수 있고, 메모리 셀간 영역은 게이트(160)의 표면과 수평한 방향으로 나란히 형성된 층간 절연층(141)을 포함하는 영역일 수 있다.
또한, 본 발명의 실시예에 따른 수직형 메모리 소자는 기판(110) 상에 불순물이 도핑된 소스/드레인 영역을 포함할 수 있다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자는 기판(110) 표면 아래에는 공통 소스 라인으로 제공되는 불순물 영역이 구비되어 있고, 불순물 영역이 구비됨으로써, 채널층(130)이 형성된 각 스트링들의 하부가 서로 연결될 수 있다.
보다 구체적으로, 본 발명의 실시예에 따른 수직형 메모리 소자는 기판(110) 표면 아래에는 공통 소스 라인으로 제공되는 불순물 영역이 구비될 수 있고, 채널층(130)의 상부(제2 방향; 기판과 수직한 방향)에는 도전 패턴을 형성하여 수직형 메모리 소자의 드레인 접합영역으로 제공될 수 있으며, 각 게이트 전극(160)과 인접한 채널층(130)은 각 메모리 셀들의 채널로써 제공될 수 있다.
또한, 본 발명의 실시예에 따른 수직형 메모리 소자는 채널층(130)들의 상부면과 접촉하고, 제1 방향(기판과 평행한 방향)으로 배치된 채널층(130)들을 전기적으로 연결시키는 비트 라인들을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 수직형 메모리 소자는 채널층(130)의 최 상부 및 최 하부의 각 측벽에는 층간 절연층(141) 및 게이트(160)이 구비된 GSL(Ground source line), SSL(String select line) 전극 게이트가 형성될 수 있다. 따라서, 상부 선택 트랜지스터 SSL(String select line)은 비트 라인과 최상부 메모리 셀(메모리를 저장하는 셀 트랜지스터일 수 있음) 사이에 구비되고, 하부 선택 트랜지스터 GSL(Ground source line)은 기판(110)과 최하부 셀 메모리 셀 (메모리를 저장하는 셀 트랜지스터일 수 있음) 사이에 구비될 수 있다.
또한, 본 발명의 실시예에 따른 수직형 메모리 소자는 평면형(planar) 및 원통형(cylindrical) 중 적어도 어느 하나의 형태일 수 있다.
본 발명의 실시예에 따른 수직형 메모리 소자는 수직 채널 구조를 가지는 수직형 NAND 플래쉬 메모리 소자(VNAND)일 수 있다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자는 USB(Universal Serial Bus), SSD(Solid State Driver) 또는 모바일과 같은 플래쉬 메모리를 사용하는 휴대용 장치에 사용될 수 있다.
이하에서는, 도 2a 내지 도 2h에 도시된 본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법을 참조하여, 본 발명의 실시예에 따른 수직형 메모리 소자에 대해 보다 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법을 도시한 단면도이다.
도 2a는 절연 필라가 형성된 기판을 도시한 단면도이다.
본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 기판(110) 상에 기판(110)과 수직한 제1 방향을 따라 절연 필라(insulating pilar; 120)를 형성한다.
기판(110)은 일정한 도전형을 갖는 반도체 기판을 포함할 수 있다. 예를 들면, 기판(110)은 Ⅳ족 반도체, Ⅲ?-Ⅴ족 화합물 반도체 또는 Ⅱ?-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들면, Ⅳ족 반도체는 실리콘, 게르마늄 및 실리콘-게르마늄 중 어느 하나를 포함할 수 있다.
또한, 기판(110)은 단결정 실리콘막, SOI(silicon on insulator) 또는 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막 및 절연막 상에 형성된 폴리실리콘막 중의 어느 하나를 포함할 수 있다.
또한, 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
절연 필라(120)는 기판(110) 상에 절연 필라(120)를 형성하기 위한 막을 형성하고, 절연 필라(120)를 형성하기 위한 막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 절연 필라(120)를 형성하기 위한 막을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다.
절연 필라(120)는 실리콘 산화물, USG(Undoped Silica Glass), SOG(Spin On Glass) 및 TOSZ(Tonen SilaZene) 중 적어도 어느 하나를 포함할 수 있다.
또한, 절연 필라(120)는 기판(110) 상에 적어도 하나 이상 형성될 수 있다.
도 2b는 채널층이 형성된 기판을 도시한 단면도이다.
본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 절연 필라(120)를 둘러싸도록 채널층(130)을 형성한다.
채널층(130)은 도핑되지 않은 반도체 물질을 사용하여 형성되기에 비도핑된 채널 영역을 포함할 수 있다.
채널층(130)은 에피택셜 공정을 통해 형성될 수 있고, 바람직하게는, 채널층(130)은 기판(110)의 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 절연 필라(120)의 표면을 둘러싸도록 형성될 수 있다.
채널층(130)은 다결정 실리콘(Poly Silicon), 다결정 실리콘 게르마늄(Poly SiGe) 및 에피 실리콘(Epi Si) 중 적어도 어느 하나를 포함할 수 있다.
도 2c는 채널층에 제1 이온 주입이 진행되는 과정을 도시한 단면도이고, 도 2d는 채널층 상에 제2 이온 주입이 진행되는 과정을 도시한 단면도이다.
본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 채널층(130)에 제1 이온 주입(1st implant)을 진행하여 채널층(130)의 표면에 n-형 도핑된 매립 채널 영역(132)을 형성하고, n-형 도핑된 매립 채널 영역(132)에 제2 이온 주입(2nd implant)을 진행하여 n-형 도핑된 채널 영역(132)의 표면에 p-형 도핑된 베리어 영역(133)을 형성한다.
따라서, 채널층(130)은 비도핑된 채널 영역(131) 및 n-형 도핑된 매립 채널 영역(132) 및 p-형 도핑된 베리어 영역(133)을 포함할 수 있다.
먼저, 도 2c를 참조하면, n-형 도핑된 매립 채널 영역(132)은 제1 이온 주입을 진행하여 채널층(130)의 표면에 특정 두께를 갖도록 형성될 수 있다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 채널층(130)에 제1 이온 주입을 진행하여 n-형 도핑된 매립 채널 영역(132)을 형성함으로써, 수직형 메모리 소자의 온-커런트 레벨(on-current level)을 높이고, 워드라인(word line) 읽기 동작 시에 필요한 전압(pass voltage: Vpass)을 감소시켜 수직형 메모리 소자의 전력 소비 효율을 증가시킬 수 있다.
n-형 도핑된 매립 채널 영역(132)은 1 x 1019 atoms/cm3 의 도핑 농도로 도핑 될 수 있고, n-형 도핑된 매립 채널 영역(132)의 도핑 농도가 1 x 1019 atoms/cm3 미만이면, 수직형 메모리 소자의 온-커런트 레벨(on-current level)을 높이고, 워드라인(word line) 읽기 동작 시에 필요한 전압(pass voltage: Vpass)을 감소시키지 못하는 문제가 있고, 1 x 1019 atoms/cm3를 초과하면 채널층(130)이 손상되는 문제가 있다.
제1 이온 주입은 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 어느 하나의 n-형 도펀트를 사용할 수 있다.
이후, 도 2d를 참조하면, p-형 도핑된 베리어 영역(133)은 제2 이온 주입을 진행하여 n-형 도핑된 채널 영역(132)의 표면에 특정 두께를 갖도록 형성될 수 있다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 채널층(130)에 제2 이온 주입을 진행하여 p-형 도핑된 베리어 영역(133) 형성함으로써, 무작위 전신 잡음(RTN)의 주요 전도 메커니즘인 프렌켈-풀 터널링(Frenkel-Poole tunneling)을 유도하여 트랩 내의 전자가 전이 가능한 거리를 증가시켜 트랩으로 인한 영향이 감소된 수직형 메모리 소자를 제조할 수 있다.
p-형 도핑된 베리어 영역(133)은 1 x 1019 atoms/cm3 의 도핑 농도로 도핑 될 수 있고, p-형 도핑된 베리어 영역(133)의 도핑 농도가 1 x 1019 atoms/cm3 미만이면, 트랩 내의 전자가 전이 가능한 거리를 충분히 증가시키지 못하는 문제가 있고, 1 x 1019 atoms/cm3 를 초과하면 채널층(130)이 손상되는 문제가 있다.
제2 이온 주입은 붕소(B), 알루미늄(Al), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나의 p-형 도펀트를 사용할 수 있다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 제1 이온 주입 및 제2 이온 주입을 진행함으로써, 절연 필라(120), 비도핑된 채널 영역(131), n-형 도핑된 매립 채널 영역(132) 및 p-형 도핑된 베리어 영역(133)을 포함하는 채널 구조물을 형성한다.
채널 구조물은 내부에 절연 필라(120)를 포함함으로써, 채널 내의 그레인(grain)으로 인한 결함을 감소시킬 수 있다.
채널층(130)의 두께(T1)는 비도핑된 채널 영역(131)의 두께(T2), n-형 도핑된 매립 채널 영역(132)의 두께(T3) 및 p-형 도핑된 베리어 영역(133)의 두께(T4)의 합과 동일할 수 있다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 채널 구조물을 다층 형성하기 위한 공정으로, 매번 증착 및 식각 공정을 반복 진행하지 않고, 1회 형성된 채널층(131)에 이온 주입을 진행하여 형성함으로써, 수직형 메모리 소자를 형성하기 위한 공정을 단순화시킬 수 있다.
n-형 도핑된 매립 채널 영역(132)의 두께(T3)는 5nm 이상일 수 있고, n-형 도핑된 매립 채널 영역(132)의 두께(T3)는 소자의 온-오프 동작 기준에 따라 조절될 수 있다.
바람직하게는, 온 동작이 1 x 10-5 A 이상이고, 오프 동작이 1 x 10-10 A 이하인 수직형 메모리 소자를 기준으로 제조 하는 경우, n-형 도핑된 매립 채널 영역(132)의 두께(T3)는 5nm 내지 8nm 일 수 있다.
n-형 도핑된 매립 채널 영역(132)의 두께(T3)가 5nm 이하이면 온-커런트 레벨(on-current level)이 너무 낮아 소자가 온-상태로 동작하지 않고, n-형 도핑된 베리어 영역(132)이 8nm를 초과하면 소자가 노말리-온(normally-on) 상태가 되어 오프-상태로 동작하지 못하는 문제가 있다.
만약, 오프 동작이 1 x 10-12 A 이하인 수직형 메모리 소자를 기준으로 제조하는 경우, n-형 도핑된 매립 채널 영역(132)의 두께(T3)는 7 nm일 수 있다.
p-형 도핑된 베리어 영역(133)의 두께(T4)는 3nm 내지 5nm일 수 있고, p-형 도핑된 베리어 영역(133)의 두께(T4)가 3nm 이하이면 p-형 도핑된 베리어 영역(133)의 두께(T4)가 너무 얇아 트랩으로 인한 영향을 감소시키지 못하는 문제(electron-path가 변하지 않음)가 있고, 5nm를 초과하면 p-형 도핑된 베리어 영역(133)의 두께(T4)가 너무 두꺼워져 프렌켈-풀 터널링(Frenkel-Poole tunneling)을 유도하지 못하는 문제가 있다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 비도핑된 채널 영역(131) 및 p-형 도핑된 베리어 영역(133) 사이에 매립된 n-형 도핑된 매립 채널 영역(132)을 형성함으로써, 채널 내에 존재하는 결정형 경계에 위치한 트랩(grain boundary trap: GB)으로 인한 수직형 메모리 소자의 성능저하(예; low-current level 또는 current fluctuation)를 감소시킬 수 있다.
또한, 본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 복수의 이온 주입 공정을 이용하여 매립형 채널을 제조하여, 비도핑된 채널 영역(131)과 터널 산화막 사이의 불균일로 인해 발생되는 트랩(Interface trap)을 감소시킬 수 있다.
실시예에 따라, 본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 제1 이온 주입 및 제2 이온 주입 시 이온 충격에 따른 비도핑된 채널 영역(131)의 격자 손상을 회복시키고 주입된 도펀트를 활성화시키기 위한 열처리가 수행될 수 있다.
예를 들면, 제1 이온 주입 및 제2 이온 주입된 도펀트들은 대부분 격자 위치가 아닌 틈새에 위치하게 되어 활성화되어 있지 않으므로, 이들을 활성화시키기 위해 열처리가 수행될 수 있다.
열처리는 비도핑된 채널 영역(131)의 용융 온도보다 낮으면서도 격자 손상의 회복 및 도펀트의 활성화를 위해 고온에서 수행될 수 있고, 예를 들면, 950℃ ~ 1100℃? 이하의 고온에서 질소 분위기 또는 산소 분위기에서 열처리가 진행될 수 있다.
도 2e는 채널층 둘레에 형성된 게이트 스택 구조물 전구체를 도시한 단면도이다.
본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 채널 구조물이 형성된 기판(110) 상에 기판(110)과 수직한 제1 방향을 따라 교대로 배열된 복수 개의 희생층(142) 및 층간 절연층(141)을 포함하는 게이트 스택 구조물 전구체(140)를 형성한다.
게이트 스택 구조물 전구체(140)는 수직으로 적층된 메모리 셀들을 포함하는 메모리 스트링들을 형성하기 위한 것으로, 큰 종횡비를 가질 수 있다.
희생층(142)은 메모리 셀 또는 선택 트랜지스터의 게이트를 형성하기 위한 것일 수 있고, 층간 절연층(141)은 적층된 게이트를 상호 절연시키기 위한 절연막일 수 있다.
여기서, 희생층(142)은 층간 절연층(141)에 대해 식각 선택비가 높은 물질로 형성될 수 있고, 예를 들면, 희생층(142)은 실리콘 질화물 또는 실리콘 산질화물과 같은 희생막이며, 층간 절연층(141)은 산화물을 포함하는 절연막일 수 있다. 또한, 희생층(142)은 폴리실리콘 또는 텅스텐과 같은 도전막이고, 층간 절연층(141)은 산화물과 같은 절연막일 수 있다.
희생층(142) 및 층간 절연층(141)이 교대로 배치되는 적층 층수는 다양하게 변형될 수 있으며, 적층되는 방법 역시 다양한 방법(예; 화학적 기상 증착 방법)이 이용될 수 있다.
도 2f는 희생층이 제거된 게이트 스택 구조물 전구체를 도시한 단면도이다.
본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 희생층(142)을 선택적으로 제거하여 리세스(recess; R)를 형성한다.
희생층(142)은 식각 용액을 사용함으로써, 선택적으로 제거될 수 있고, 제거 공정은 채널층(130)의 측면이 노출될 때까지 수행될 수 있다.
또한, 희생층(142)으로 층간 절연층(141)에 대해 식각 선택비를 갖는 물질을 사용함으로써, 희생층(142)이 식각되는 과정에서, 층간 절연층(141)의 식각은 최소화되고, 희생층(142)만을 선택적으로 식각할 수 있다.
예를 들면, 희생층(142)으로 실리콘 질화물이나 실리콘 산질화물로 구성되는 경우, 희생층(142)은 인산 수용액을 식각 용액으로 이용하는 습식 식각에 의해 제거될 수 있다.
실시예에 따라, 층간 절연층(141)은 희생층(142)을 제거하기 전 또는 희생층(142)을 제거한 후(바람직하게, 게이트를 형성하는 공정을 진행한 후)에 식각 공정을 진행하여 제거하고, 고절연성 물질로 대체될 수 있다.
도 2g는 리세스 내에 전하 저장 요소가 형성된 게이트 스택 구조물을 도시한 단면도이다.
본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 리세스(R)가 부분적으로 매립되도록 기판(110)과 수평한 제2 방향을 따라 전하 저장 요소(150)를 형성한다.
전하 저장 요소(150)는 터널 산화막(151), 전하 트랩막(152) 및 블록킹 절연막(153)을 포함할 수 있고, 터널 산화막(151)은 채널층(130)의 측벽에 인접하며, 블록킹 절연막(153)은 게이트에 인접하고, 전하 트랩막(152)은 터널 산화막(151) 및 블록킹 절연막(153) 사이에 개재될 수 있다.
전하 저장 요소(150)는 리세스(R)를 부분적으로 매립하도록, 터널 산화막(151), 전하 트랩막(152) 및 블록킹 절연막(153)을 형성하기 위한 물질을 순차적으로 증착시키거나 성장시켜 형성될 수 있다.
또한, 실시예에 따라, 터널 산화막(151)은 열 산화 공정에 의해 형성될 수 있고, 수직 방향으로 적층되는 각 메모리 셀 트랜지스터들에 포함되는 터널 산화막(151)이 열 산화막으로 형성되면, 메모리 셀 트랜지스터의 내구성을 향상시킬 수 있다.
터널 산화막(151)은 F-N 방식으로 전하를 전하 트랩막(152)으로 터널링시킬 수 있는 층으로, 터널 산화막(151)은 실리콘 산화물 및 금속 산화물 중 적어도 어느 하나를 포함할 수 있다.
예를 들면, 터널 산화막(151)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy) 및 하프늄 실리케이트(HfSixOy) 중 적어도 어느 하나를 포함할 수 있다.
전하 트랩막(152)은 전하를 저장할 수 있는 트랩들을 갖는 유전 물질로, 실리콘 질화물 및 금속 산화물 중 적어도 어느 하나를 포함할 수 있다.
예를 들면, 전하 트랩막(152)은 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리케이트(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGa-xNy) 중 적어도 어느 하나를 포함할 수 있다.
블록킹 절연막(153)은 터널 산화막(151) 보다 높은 유전상수를 갖는 고유전율(high-k) 유전물질이 사용될 수 있고, 블록킹 절연막(153)은 실리콘 산화물 및 금속 산화물 중 적어도 어느 하나를 포함할 수 있다.
예를 들면, 블록킹 절연막(153)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON) 및 고유전율(high-k) 유전물 중 적어도 어느 하나를 포함할 수 있고, 고유전율(high-k) 유전물은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리케에트(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나를 포함할 수 있다.
바람직하게는, 터널 산화막(151)은 실리콘 산화물(SiO2)이고, 전하 트랩막(152)은 실리콘 질화물(Si3N4)이며, 블록킹 절연막(153)은 실리콘 산화물(SiO2)인 산화물-질화물-산화물(oxide-nitride-oxide; ONO) 구조일 수 있다.
또한, 터널 산화막(151), 전하 트랩막(152) 및 블록킹 절연막(153)은 각각 단일층(single layered) 또는 다층(multi-layered)일 수 있다.
도 2h는 본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법에 따라 제조된 본 발명의 실시예에 따른 수직형 메모리 소자를 도시한 단면도이다.
본 발명의 실시예에 따른 수직형 메모리 소자의 제조 방법은 리세스(R)가 완전히 매립되도록 기판(110)과 수평한 제2 방향을 따라 게이트(160)를 형성한다.
예를 들면, 게이트(160)는 게이트(160)를 형성하기 위한 막을 원자층 증착 공정 또는 화학기상증착 공정과 같은 증착 공정에 의해 형성될 수 있다.
또한, 게이트(160)는 도핑된 실리콘, 텅스텐, 티타늄, 탄탈륨 또는 백금과 같은 저저항 금속, 금속 질화물, 금속 실리사이드들 또는 이들의 조합 중 적어도 어느 하나를 포함할 수 있다.
또한, 게이트(160)는 접지 선택 트랜지스터(GST)의 접지 선택 라인(GSL)으로 제공될 수 있고, 복수개의 게이트(160)는 복수개의 메모리 셀 영역(메모리 셀들)의 워드 라인으로 제공될 수 있다. 또한, 최상 부에 형성된 게이트(160)은 스트링 선택 트랜지스터(SST)의 스트링 선택 라인(SSL)으로 제공될 수 있다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자는 기판(110) 상에는 층간 절연층(141)에 의해 분리되어 이격되어 배치되고, 게이트(160) 및 층간 절연층(141)이 교대로 적층된 다수의 게이트 스택 구조물이 배치될 수 있다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자는 기판(110) 상에 배치된 채널 구조물 및 채널 구조물의 측벽을 따라 배치된 복수의 메모리 셀들을 포함할 수 있다. 채널층(130)은 메모리 셀의 채널로서 이용될 수 있다.
복수의 메모리 셀들은 기판(110)에 대해 수직 방향으로 배열된 채널 구조물의 측면을 따라 배열될 수 있다. 또한, 채널 구조물의 측면을 따라 기판(110)으로부터 수평한 방향으로 연장되는 메모리 셀이 배열될 수 있다.
본 발명의 실시예에 따른 수직형 메모리 소자의 게이트(160)들은 비트 라인 및 소스 라인과 직렬로 연결되어 수직형 메모리 소자의 메모리 셀 스트링으로 제공될 수 있고, 하나의 메모리 셀 스트링은, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 복수개의 메모리 셀들을 포함할 수 있다. 선택 트랜지스터들(SST, GST) 및 복수개의 메모리 셀들은 하나의 활성 구조물에 제공될 수 있다.
또한, 기판(110) 상에 하나의 메모리 셀 스트링은 적어도 하나 이상 형성될 수 있고, 각 메모리 셀 스트링은 2개의 접지 선택 트랜지스터, 복수개의 메모리 셀들 및 2개의 스트링 선택 트랜지스터를 포함할 수 있다. 실시예에 따라서, 접지 선택 트랜지스터 및 스트링 선택 트랜지스터는 1개씩 구비될 수도 있다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자는 저잡음을 가지는 채널 매립형 3차원 플래쉬 메모리 소자일 수 있다.
비교예
다이클로로실란(Dichlorosilane; SiH2Cl2)을 사용하여 700℃의 고온에서 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)시켜 20nm의 두께를 갖는 폴리 실리콘 채널층을 제조하였다.
제조예
다이클로로실란(Dichlorosilane; SiH2Cl2)을 사용하여 700℃의 고온에서 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)시켜 20nm의 두께를 갖는 폴리 실리콘을 제조하였다.
이 후, 폴리 실리콘의 표면에 300 keV의 이온 에너지로 인(P)을 이온 주입하여 n-형 도핑된 매립 채널 영역을 형성하고, n-형 도핑된 매립 채널 영역의 표면에 150 keV의 이온 에너지로 붕소(B)를 이온 주입하여 p-형 도핑된 베리어 영역을 형성함으로써, 10nm의 두께를 갖는 비도핑된 채널 영역, 5nm의 두께를 갖는 n-형 도핑된 매립 채널 영역 및 4nm의 두께를 갖는 p-형 도핑된 베리어 영역을 순차적으로 포함하는 채널층을 제조하였다.
이온 주입 공정 시, n-형 도핑된 매립 채널 영역은 1 x 1019 atoms/cm3 의 도핑 농도로 도핑되도록 제어되고, p-형 도핑된 베리어 영역은 1 x 1019 atoms/cm3 의 도핑 농도로 도핑되도록 제어되었다.
이하에서는, 도 3a 내지 도 4를 참조하여, 본 발명의 실시예에 따른 수직형 메모리 소자의 특성에 대해 설명하기로 한다.
도 3a는 종래의 수직형 메모리 소자의 퍼콜레이션 전류 경로(percolation current path)를 도시한 개념도이고, 도 3b는 종래의 수직형 메모리 소자의 퍼콜레이션 전류 경로의 시뮬레이션을 도시한 도면이다.
도 3c는 본 발명의 실시예에 따른 수직형 메모리 소자의 퍼콜레이션 전류 경로를 도시한 개념도이고, 도 3d는 본 발명의 실시예에 따른 수직형 메모리 소자의 퍼콜레이션 전류 경로의 시뮬레이션을 도시한 도면이다.
도 3a 내지 도 3d를 참조하면, 종래의 수직형 메모리 소자는 n-형 도핑된 매립 채널 영역 및 p-형 도핑된 베리어 영역을 포함하지 않기 때문에 폴리 실리콘 채널(131)의 하부에서 퍼콜레이션 전류 경로가 생성되나, 본 발명의 실시예에 따른 수직형 메모리 소자는 폴리 실리콘 영역(비도핑된 채널 영역; 131)과 p-형 도핑된 폴리실리콘 영역(p-형 도핑된 베리어 영역; 133) 사이의 매립된 영역인 n-형 도핑된 폴리실리콘 영역(n-형 도핑된 매립 채널 영역; 132)에서 퍼콜레이션 전류 경로가 생성되는 것을 알 수 있다.
따라서, 본 발명의 실시예에 따른 수직형 메모리 소자는 프로그램/이레이즈(Program/Erase) 과정을 반복될 때, 터널 산화막에서 발생되는 터널 산화막(151) 트랩(tunnel oxide trap)의 영향을 감소되고, 무작위 전신 잡음으로 인한 읽기 오류(read failure) 현상이 감소되는 것을 알 수 있다.
도 4는 종래의 수직형 메모리 소자 및 본 발명의 실시예에 따른 수직형 메모리 소자의 전류-전압 곡선(I-V curve)을 도시한 그래프이다.
도 4를 참조하면, 본 발명의 실시예에 따른 수직형 메모리 소자(DBC Device)는 비도핑된 채널 영역 및 p-형 도핑된 베리어 영역 사이에 매립된 n-형 도핑된 매립 채널 영역을 형성하기 때문에, 채널 내에 존재하는 결정형 경계에 위치한 트랩(grain boundary trap: GB)으로 인한 소자의 성능저하(예; low-current level 또는 current fluctuation)가 종래의 수직형 메모리 소자(conventional Device) 대비 감소되어 전기적 특성 및 신뢰성이 향상되는 것을 알 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
110: 기판 120: 절연 필라
130: 채널층 131: 비도핑된 채널 영역
132: n-형 도핑된 매립 채널 영역 133: p-형 도핑된 베리어 영역
140: 게이트 스택 구조물 전구체 141: 층간 절연층
142: 희생층 150: 전하 저장 요소
151: 터널 산화막 152: 전하 트랩막
153: 블록킹 절연막 160: 게이트

Claims (17)

  1. 게이트 및 상기 게이트를 절연하는 층간 절연층이 기판에 교대로 적층되어 상기 기판에 수직한 제1 방향을 따라 다수의 메모리 셀 영역 및 메모리 셀간 영역이 구분되는 게이트 스택 구조물;
    상기 게이트 스택 구조물을 관통하도록 상기 기판 상에서 상기 제1 방향을 따라 연장하는 채널 구조물; 및
    상기 게이트 스택 구조물과 상기 채널 구조물 사이에 배치되고, 상기 게이트 스택 구조물로 내로 매립되도록 순차적으로 형성된 전하 저장 요소
    를 포함하고,
    상기 채널 구조물은 중심부에 형성된 절연 필라 및 상기 절연 필라를 둘러싸도록 형성된 채널층을 포함하고,
    상기 채널층은 비도핑된 채널 영역, 제1 이온 주입을 진행하여 상기 비도핑된 채널 영역을 둘러싸도록 형성된 n-형 도핑된 매립 채널 영역 및 제2 이온 주입을 진행하여 상기 n-형 도핑된 매립 채널 영역을 둘러싸도록 형성된 p-형 도핑된 베리어 영역을 포함하는 것을 특징으로 하는 수직형 메모리 소자.
  2. 제1항에 있어서,
    상기 n-형 도핑된 매립 채널 영역은 상기 수직형 메모리 소자의 온-커런트 레벨(on-current level)을 높이고, 워드라인(word line) 읽기 동작 시에 필요한 전압(pass voltage: Vpass)을 감소시키는 것을 특징으로 하는 수직형 메모리 소자.
  3. 제1항에 있어서,
    상기 p-형 도핑된 베리어 영역은 프렌켈-풀 터널링(Frenkel-Poole tunneling)을 유도하여 전자의 전이 가능한 거리를 증가시키는 것을 특징으로 하는 수직형 메모리 소자.
  4. 제1항에 있어서,
    상기 채널층의 두께는 상기 비도핑된 채널 영역의 두께, 상기 n-형 도핑된 매립 채널 영역의 두께 및 p-형 도핑된 베리어 영역의 두께의 합과 동일한 것을 특징으로 하는 수직형 메모리 소자.
  5. 제1항에 있어서,
    상기 n-형 도핑된 매립 채널 영역의 두께는 5nm 내지 8nm인 것을 특징으로 하는 수직형 메모리 소자.
  6. 제1항에 있어서,
    상기 p-형 도핑된 베리어 영역의 두께는 3nm 내지 5nm인 것을 특징으로 하는 수직형 메모리 소자.
  7. 제1항에 있어서,
    상기 n-형 도핑된 매립 채널 영역은 1 x 1019 atoms/cm3 의 도핑 농도로 도핑되는 것을 특징으로 하는 수직형 메모리 소자.
  8. 제1항에 있어서,
    상기 p-형 도핑된 베리어 영역은 1 x 1019 atoms/cm3의 도핑 농도로 도핑되는 것을 특징으로 하는 수직형 메모리 소자.
  9. 제1항에 있어서,
    상기 제1 이온 주입은 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 어느 하나의 n-형 도펀트를 사용하는 것을 특징으로 하는 수직형 메모리 소자.
  10. 제1항에 있어서,
    상기 제2 이온 주입은 붕소(B), 알루미늄(Al), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나의 p-형 도펀트를 사용하는 것을 특징으로 하는 수직형 메모리 소자.
  11. 제1항에 있어서,
    상기 채널층은 에피택셜 공정을 통해 형성되는 것을 특징으로 하는 수직형 메모리 소자.
  12. 제1항에 있어서,
    상기 채널층은 다결정 실리콘(Poly Silicon), 다결정 실리콘 게르마늄(, Poly SiGe) 및 에피 실리콘(Epi Si) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 수직형 메모리 소자.
  13. 제1항에 있어서,
    상기 전하 저장 요소는 터널 산화막, 전하 트랩막 및 블록킹 절연막을 포함하는 것을 특징으로 하는 수직형 메모리 소자.
  14. 제13항에 있어서,
    상기 터널 산화막은 실리콘 산화물 및 금속 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 수직형 메모리 소자.
  15. 제13항에 있어서,
    상기 전하 트랩막은 실리콘 질화물 및 금속 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 수직형 메모리 소자.
  16. 제13항에 있어서,
    상기 블록킹 절연막은 실리콘 산화물 및 금속 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 수직형 메모리 소자.
  17. 기판 상에 상기 기판과 수직한 제1 방향을 따라 절연 필라(insulating pilar)를 형성하는 단계;
    상기 절연 필라를 둘러싸도록 채널층을 형성하는 단계;
    상기 채널층에 제1 이온 주입을 진행하여 상기 채널층의 표면에 n-형 도핑된 매립 채널 영역을 형성하고, 상기 n-형 도핑된 매립 채널 영역에 제2 이온 주입을 진행하여 상기 n-형 도핑된 채널 영역의 표면에 p-형 도핑된 베리어 영역을 형성하여, 상기 절연 필라, 도핑되지 않은 반도체 물질로 형성된 비도핑된 채널 영역, 상기 n-형 도핑된 매립 채널 영역 및 p-형 도핑된 베리어 영역을 포함하는 채널 구조물을 형성하는 단계;
    상기 채널 구조물이 형성된 기판 상에 상기 기판과 수직한 제1 방향을 따라 교대로 배열된 복수 개의 희생층 및 층간 절연층을 포함하는 게이트 스택 구조물 전구체를 형성하는 단계;
    상기 희생층을 선택적으로 제거하여 리세스(recess)를 형성하는 단계;
    상기 리세스가 부분적으로 매립되도록 상기 기판과 수평한 제2 방향을 따라 전하 저장 요소를 형성하는 단계; 및
    상기 리세스가 완전히 매립되도록 상기 기판과 수평한 제2 방향을 따라 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 수직형 메모리 소자의 제조 방법.
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