KR20220125031A - 반도체 메모리 장치 - Google Patents
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Abstract
본 기술은 순차로 배치된 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하고, 터널 절연막이 블로킹 절연막보다 낮은 유전율을 갖는 금속유기구조체를 포함하는 반도체 메모리 장치를 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 불휘발성 메모리 장치에 관한 것이다.
불휘발성 메모리 장치는 전원 공급이 중단되더라도 데이터를 유지할 수 있다. 플래시 메모리는 불휘발성 메모리 장치의 일종으로서, 다양한 휴대형 전자기기에 사용되고 있다. 플래시 메모리의 메모리 셀은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함할 수 있다.
본 발명의 실시 예들은 동작 전압을 낮출 수 있고 동작 속도를 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서로 교대로 적층된 층간 절연막들 및 워드라인들을 포함하는 적층체; 상기 적층체를 관통하는 채널막; 상기 워드라인들 각각과 상기 채널막 사이의 블로킹 절연막; 상기 블로킹 절연막과 상기 채널막 사이의 데이터 저장막; 및 상기 채널막과 상기 데이터 저장막 사이의 터널 절연막을 포함하고, 상기 터널 절연막은 상기 블로킹 절연막보다 낮은 유전율을 갖는 금속유기구조체(MOF: Metal Organic Frameworks)를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 반도체 기판 상의 게이트 전극; 상기 반도체 기판과 상기 게이트 전극 사이의 블로킹 절연막; 상기 반도체 기판과 상기 블로킹 절연막 사이의 데이터 저장막; 상기 반도체 기판과 상기 데이터 저장막 사이의 터널 절연막을 포함하고, 상기 터널 절연막은 상기 블로킹 절연막보다 낮은 유전율을 갖는 금속유기구조체(MOF: Metal Organic Frameworks)를 포함할 수 있다.
본 기술은 금속유기구조체(MOF: Metal Organic Frameworks)를 포함하는 터널 절연막을 통해, 반도체 메모리 장치의 동작 전압을 낮출 수 있고, 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 개략적인 회로도이다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e 및 도 2f는 반도체 메모리 장치에 대한 다양한 실시 예들을 나타내는 도면들이다.
도 3은 본 발명의 실시 예에 따른 터널 절연막을 나타내는 도면이다.
도 4는 전계가 인가되지 않은 상태에서, 본 발명의 실시 예에 따른 메모리 셀의 에너지 밴드 다이어그램(energy band diagram)을 나타낸다.
도 5는 본 발명의 일 실시 예에 따른 메모리 셀의 프로그램 동작을 설명하기 위한 에너지 밴드 다이어그램이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 셀의 소거 동작을 설명하기 위한 에너지 밴드 다이어그램이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e 및 도 2f는 반도체 메모리 장치에 대한 다양한 실시 예들을 나타내는 도면들이다.
도 3은 본 발명의 실시 예에 따른 터널 절연막을 나타내는 도면이다.
도 4는 전계가 인가되지 않은 상태에서, 본 발명의 실시 예에 따른 메모리 셀의 에너지 밴드 다이어그램(energy band diagram)을 나타낸다.
도 5는 본 발명의 일 실시 예에 따른 메모리 셀의 프로그램 동작을 설명하기 위한 에너지 밴드 다이어그램이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 셀의 소거 동작을 설명하기 위한 에너지 밴드 다이어그램이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 개략적인 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 3차원 불휘발성 메모리 장치이거나, 2차원 불휘발성 메모리 장치일 수 있다. 일 실시 예로서, 불휘발성 메모리 장치는 낸드 플래시 메모리 장치일 수 있다.
낸드 플래시 메모리 장치는 비트라인(BL) 및 공통소스라인(CSL)에 접속된 메모리 셀 스트링(CS)을 포함할 수 있다. 도면은 하나의 메모리 셀 스트링(CS)을 나타내고 있으나, 비트라인(BL)과 공통소스라인(CSL) 각각에 복수의 메모리 셀 스트링들이 병렬로 접속될 수 있다.
메모리 셀 스트링(CS)은 공통소스라인(CSL)과 비트라인(BL) 사이에 배치된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 셀렉트 트랜지스터(SST)는 복수의 메모리 셀들(MC)과 공통소스라인(CSL) 사이의 전기적인 연결을 제어할 수 있다. 공통소스라인(CSL)과 복수의 메모리 셀들(MC) 사이에 하나의 소스 셀렉트 트랜지스터(SST)가 배치될 수 있다. 도면에 도시되진 않았으나, 공통소스라인(CSL)과 복수의 메모리 셀들(MC) 사이에 직렬로 연결된 2이상의 소스 셀렉트 트랜지스터들이 배치될 수 있다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 동작은 소스 셀렉트 라인(SSL)에 인가되는 소스 게이트 신호에 의해 제어될 수 있다.
복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 배치될 수 있다. 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이의 메모리 셀들(MC)은 직렬로 연결될 수 있다. 메모리 셀들(MC)은 워드라인들(WL)에 각각 연결될 수 있다. 메모리 셀들(MC)의 동작은 워드라인들(WL)에 인가되는 셀 게이트 신호들에 의해 제어될 수 있다.
드레인 셀렉트 트랜지스터(DST)는 복수의 메모리 셀들(MC)과 비트라인(BL) 사이의 전기적인 연결을 제어할 수 있다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 동작은 드레인 셀렉트 라인(DSL)에 인가되는 드레인 게이트 신호에 의해 제어될 수 있다.
각각의 메모리 셀(MC)은 싱글 비트 데이터 또는 멀티 비트 데이터를 저장할 수 있다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e 및 도 2f는 반도체 메모리 장치에 대한 다양한 실시 예들을 나타내는 도면들이다.
도 2a, 도 2b 및 도 2c는 3차원 낸드 플래시 메모리 장치에 대한 다양한 실시 예들을 나타내는 사시도들이다. 도 2a, 도 2b 및 도 2c를 참조하면, 반도체 메모리 장치는 적층체(100), 채널막(127A, 127B 또는 127C), 터널 절연막(125A, 125B 또는 125C), 데이터 저장막(123A, 123B 또는 123C) 및 블로킹 절연막(121A, 121B 또는 121C)을 포함할 수 있다.
적층체(100)는 층간 절연막들(101) 및 워드라인들(103)을 포함할 수 있다. 층간 절연막들(101) 및 워드라인들(103) 각각은 X-Y 평면에 나란할 수 있다. 층간 절연막들(101) 및 워드라인들(103)은 X-Y평면에 직교하는 Z축 방향으로 적층될 수 있다. 층간 절연막들(101)은 워드라인들(103)과 교대로 배치될 수 있다.
워드라인들(103)은 층간 절연막들(101)에 의해 서로 절연될 수 있다. 워드라인들(103)은 도 1을 참조하여 설명한 메모리 셀들(MC)의 게이트 전극들로 이용될 수 있다. 워드라인들(103)은 도프트 반도체, 금속, 금속 질화물 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 층간 절연막들(101)은 실리콘 산화막을 포함할 수 있다.
적층체(100)는 Z축 방향으로 연장된 홀(111)에 의해 관통될 수 있다. 층간 절연막들(101)의 측벽들은 홀(111)의 측벽의 일부들을 정의할 수 있다.
도 2a에 도시된 일 실시 예에 따르면, 워드라인들(103)의 측벽들은 홀(111)의 측벽의 다른 일부들을 정의할 수 있다.
도 2b 및 도 2c에 도시된 실시 예들에 따르면, 워드라인들(103) 각각은 층간 절연막들(101)보다 홀(111)의 중심축으로부터 더 멀리 배치된 측벽을 가질 수 있다. 이에 따라, Z축 방향으로 이웃한 층간 절연막들(101) 사이에 리세스 영역(115)이 정의될 수 있다.
채널막(127A, 127B 또는 127C)은 실리콘 등의 반도체를 포함할 수 있다. 채널막(127A, 127B 또는 127C)은 Z축 방향으로 연장될 수 있다. 채널막(127A, 127B 또는 127C)은 도 1에 도시된 메모리 셀 스트링(CS)의 채널영역을 구성할 수 있다. 채널막(127A, 127B 또는 127C)은 층간 절연막들(101) 및 워드라인들(103)로 둘러싸일 수 있다.
블로킹 절연막(121A, 121B 또는 121C)은 채널막(127A, 127B 또는 127C)과 적층체(100) 사이에 개재될 수 있다. 블로킹 절연막(121A, 121B 또는 121C)은 단일막 또는 다층막을 포함할 수 있다.
데이터 저장막(123A, 123B 또는 123C)은 블로킹 절연막(121A, 121B 또는 121C)과 채널막(127A, 127B 또는 127C) 사이에 개재될 수 있다. 데이터 저장막(123A, 123B 또는 123C)은 전하 트랩막 또는 플로팅 게이트막을 포함할 수 있다.
터널 절연막(125A, 125B 또는 125C)은 데이터 저장막(123A, 123B 또는 123C)과 채널막(127A, 127B 또는 127C) 사이에 개재될 수 있다. 터널 절연막(125A, 125B 또는 125C)은 금속유기구조체(MOF: Metal Organic Frameworks)를 포함할 수 있다.
반도체 메모리 장치는 홀(111)의 중심영역을 채우는 코어 절연막(129)을 더 포함할 수 있다. 채널막(127A, 127B 또는 127C)은 코어 절연막(129)의 측벽을 감쌀 수 있다. 도 2a 내지 도 2c에 도시된 바와 다르게, 코어 절연막(129)은 생략될 수 있으며, 채널막은 홀(111)의 중심영역을 채우도록 연장될 수 있다.
채널막(127A, 127B 또는 127C), 터널 절연막(125A, 125B 또는 125C), 데이터 저장막(123A, 123B 또는 123C) 및 블로킹 절연막(121A, 121B 또는 121C)은 다양한 구조로 형성될 수 있다.
도 2a를 참조하면, 블로킹 절연막(121A), 데이터 저장막(123A) 및 터널 절연막(125A)은 채널막(127A)의 측벽을 따라 Z축 방향으로 연장될 수 있다. 다시 말해, 블로킹 절연막(121A), 데이터 저장막(123A) 및 터널 절연막(125A) 각각은 워드라인들(103) 각각과 채널막(127A) 사이에 배치될 뿐 아니라, 층간 절연막들(101) 각각과 채널막(127A) 사이로 연장될 수 있다.
블로킹 절연막(121A)은 실리콘 산화막을 포함할 수 있으나, 본 발명의 실시 예는 이에 제한되지 않는다. 일 실시 예로서, 블로킹 절연막(121A)은 실리콘 산화막 및 실리콘 산화막과 적층체(100) 사이의 금속 산화막을 포함할 수 있다. 금속 산화막은 실리콘 산화막보다 유전율이 높은 산화물을 포함할 수 있다. 일 실시 예로서, 금속 산화막은 알루미늄 산화막을 포함할 수 있다.
데이터 저장막(123A)은 채널막(127A)의 측벽을 따라 Z축 방향으로 연장된 전하 트랩막을 포함할 수 있다. 일 실시 예로서, 전하 트랩막은 실리콘 질화막을 포함할 수 있다.
도 2b를 참조하면, 채널막(127B)은 Z축 방향으로 연장된 수직부(127VP) 및 수직부(127VP)로부터 워드라인들(103) 각각을 향하여 돌출된 돌출부(127PP)를 포함할 수 있다.
블로킹 절연막(121B), 데이터 저장막(123B) 및 터널 절연막(125B) 각각은 리세스 영역(115) 내부로 연장될 수 있다. 블로킹 절연막(121B), 데이터 저장막(123B) 및 터널 절연막(125B) 각각은 리세스 영역(115)을 따라 컨포멀하게 형성될 수 있으며, 굴곡진 구조를 가질 수 있다. 블로킹 절연막(121B), 데이터 저장막(123B) 및 터널 절연막(125B) 각각은 채널막(127B)의 돌출부(127PP)를 감쌀 수 있다.
블로킹 절연막(121B)은 도 2a를 참조하여 설명한 블로킹 절연막(121A)과 동일한 물질을 포함할 수 있고, 데이터 저장막(123B)은 도 2a를 참조하여 설명한 데이터 저장막(123A)과 동일한 물질을 포함할 수 있다.
데이터 저장막(123A)으로서의 전하 트랩막이 굴곡진 구조로 형성됨으로써, 전하 트랩막 내에 저장된 전하들이 Z축 방향으로 이동하는 현상을 줄일 수 있다. 이에 따라, 반도체 메모리 장치의 동작 신뢰성이 향상될 수 있다.
도 2b에 도시되진 않았으나, 일 실시 예로서, 채널막(127B)의 돌출부(127PP)는 생략될 수 있으며, 터널 절연막(125B)은 리세스 영역(115)의 중심영역을 채우도록 연장될 수 있다.
도 2c를 참조하면, Z축 방향으로 데이터 저장막들(123C)이 서로 이격될 수 있다. 데이터 저장막들(123C) 각각은 Z축 방향으로 이웃한 층간 절연막들(101) 사이에 국소적으로 형성될 수 있다. 데이터 저장막들(123C)이 Z축 방향으로 서로 분리됨에 따라, 데이터 저장막들(123C)에 저장된 전하들이 Z축 방향으로 이동하는 현상이 방지될 수 있다. 데이터 저장막들(123C) 각각은 전하 트랩막을 포함하거나, 플로킹 게이트막을 포함할 수 있다. 일 실시 예로서, 전하 트랩막은 실리콘 질화막을 포함할 수 있다. 일 실시 예로서, 플로킹 게이트막은 실리콘을 포함할 수 있다.
블로킹 절연막(121C)은 각각의 층간 절연막(101)과 터널 절연막(125C) 사이의 기둥부와, 각각의 워드라인(103)과 각각의 데이터 저장막(123C) 사이의 굴곡부를 포함할 수 있다. 블로킹 절연막(121C)의 기둥부는 터널 절연막(125C)에 직접 접촉될 수 있고, 블로킹 절연막(121C)의 굴곡부는 리세스 영역(115)을 따라 컨포멀하게 형성될 수 있다. 블로킹 절연막(121C)은 제1 산화막(131), 질화막(133) 및 제2 산화막(135)을 포함할 수 있으나, 본 발명의 실시 예는 이에 제한되지 않는다. 다른 실시 예로서, 블로킹 절연막(121C)은 도 2a를 참조하여 설명한 블로킹 절연막(121A)과 동일한 물질을 포함할 수 있다.
상기에서 제1 산화막(131)은 홀(111)의 측벽과 리세스 영역(115)을 따라 컨포멀하게 형성될 수 있다. 제2 산화막(135)은 제1 산화막(131)과 터널 절연막(125C) 사이에 개재될 수 있다. 질화막(133)은 제1 산화막(131)과 제2 산화막(135) 사이에 개재될 수 있다. 제1 산화막(131) 및 제2 산화막(135)은 실리콘이산화물을 포함할 수 있다.
도 2d 및 도 2e는 3차원 낸드 플래시 메모리 장치에 대한 다양한 실시 예들을 나타내는 단면도들이다. 이하, 도 2a 내지 도 2c에서와 중복되는 설명은 생략한다.
도 2d 및 도 2e를 참조하면, 반도체 메모리 장치는 적층체(100), 채널막(127D 또는 127E), 터널 절연막(125D 또는 125E), 데이터 저장막(123D 또는 123E) 및 블로킹 절연막(121D 또는 121E)을 포함할 수 있다.
적층체(100)의 층간 절연막들(101) 및 워드라인들(103)은 Z축 방향으로 연장된 홀(111)에 의해 관통될 수 있다. 워드라인들(103)의 측벽들은 홀(111)의 측벽의 일부들을 정의할 수 있다. 층간 절연막들(101) 각각은 워드라인들(103)보다 홀(111)의 중심축으로부터 더 멀리 배치된 측벽을 가질 수 있다. 이에 따라, Z축 방향으로 이웃한 워드라인들(103) 사이에 리세스 영역(117)이 정의될 수 있다.
일 실시 예로서, 홀(111)의 중심영역이 코어 절연막(129)으로 채워질 수 있다. 채널막(127D 또는 127E)은 코어 절연막(129)을 감쌀 수 있다.
적층체(100)와 채널막(127D 또는 127E) 사이의 블로킹 절연막(121D 또는 121E)은 단일막 또는 다층막을 포함할 수 있다. 채널막(127D 또는 127E)과 블로킹 절연막(121D 또는 121E) 사이의 데이터 저장막(123D 또는 123E)은 전하 트랩막을 포함할 수 있다. 채널막(127D 또는 127E)과 데이터 저장막(123D 또는 123E) 사이의 터널 절연막(125D 또는 125E)은 금속유기구조체(MOF: Metal Organic Frameworks)를 포함할 수 있다.
블로킹 절연막(121D 또는 121E) 및 데이터 저장막(123D 또는 123E) 각각은 워드라인들(103)의 측벽들에 나란한 부분들을 포함할 수 있다. 블로킹 절연막(121D 또는 121E) 및 데이터 저장막(123D 또는 123E) 각각은 리세스 영역(117)을 따라 컨포멀하게 형성된 굴곡부를 가질 수 있다. 데이터 저장막(123D 또는 123E)으로서의 전하 트랩막이 굴곡진 구조로 형성됨으로써, 전하 트랩막 내에 저장된 전하들이 Z축 방향으로 이동하는 현상을 줄일 수 있다. 도 2d 및 도 2e에 도시된 실시 예에 따르면, 전하 트랩영역은, 데이터 저장막(123D 또는 123E) 내에서 워드라인(103)으로 둘러싸인 영역뿐 아니라, 각각의 워드라인(103)의 모서리를 감싸는 영역까지 확장될 수 있다. 이에 따라, 데이터 저장영역이 증대될 수 있다.
도 2d를 참조하면, 터널 절연막(125D)은 데이터 저장막(123D)에 나란하게 연장될 수 있다. 터널 절연막(125D)은 워드라인들(103)의 측벽들에 나란한 부분들과, 리세스 영역(117)을 따라 컨포멀하게 형성된 굴곡진 부분을 가질 수 있다.
채널막(127D)은 Z축 방향으로 연장된 수직부(127VP') 및 수직부(127VP')로부터 층간 절연막들(101) 각각을 향하여 돌출된 돌출부(127PP')를 포함할 수 있다. 터널 절연막(125D)은 채널막(127D)의 돌출부(127PP')를 감쌀 수 있다.
도 2e를 참조하면, 터널 절연막(125E)은 Z축 방향으로 연장된 수직부(125VP) 및 수직부(125VP)로부터 층간 절연막들(101) 각각을 향하여 돌출된 돌출부(125PP)를 포함할 수 있다. 터널 절연막(125E)의 돌출부(125PP)는 리세스 영역(117)의 중심영역을 채울 수 있다.
채널막(127E)은 터널 절연막(125E)의 수직부(125VP)에 나란하게 Z축 방향으로 연장될 수 있다.
도 2d 및 도 2e를 참조하면, 워드라인들(103)에 인가되는 전압에 의해 발생되는 프린징 전계(fringing field; f)는 리세스 영역(117)에 형성된 터널 절연막(125D 또는 125E)을 통해 차폐(shielding)될 수 있으므로, Z축 방향으로 인접한 메모리 셀들 간 간섭을 줄일 수 있다. 이에 따라, 메모리 셀의 문턱전압 변동이 감소될 수 있고, 프로그램 디스터브 등의 동작교란이 감소될 수 있다. 그 결과, 반도체 메모리 장치의 동작 신뢰성이 향상될 수 있다.
도 2f는 2차원 낸드 플래시 메모리 장치에 대한 일 실시 예를 나타내는 단면도이다.
도 2f를 참조하면, 반도체 메모리 장치는 반도체 기판(231), 게이트 전극들(203), 터널 절연막(225), 데이터 저장막(223), 블로킹 절연막(221)을 포함할 수 있다.
반도체 기판(231)은 활성영역을 포함할 수 있다. 도면에 도시되진 않았으나, 활성영역은 소자 분리막에 의해 구획될 수 있다. 도 2d는 반도체 기판(231)의 활성영역을 절취한 단면을 나타낸다.
게이트 전극들(203)은 반도체 기판(231) 상에 배치될 수 있다. 게이트 전극들(203)은 트렌치(241)에 의해 활성영역의 연장방향으로 서로 이격될 수 있다. 도면에 도시하진 않았으나, 게이트 전극들(203) 각각의 상단은 활성영역과 교차되는 방향으로 연장되어 워드라인을 구성할 수 있다.
게이트 전극들(203) 양측의 반도체 기판(231) 내에 불순물 영역들(231I)이 배치될 수 있다. 게이트 전극들(203) 각각에 중첩되고, 불순물 영역들(231I) 사이에 배치된 활성영역 일부는 채널영역(231C)으로 정의될 수 있다.
터널 절연막(225), 데이터 저장막(223) 및 블로킹 절연막(221)은 게이트 전극들(203) 각각과 반도체 기판(231) 사이에 순차로 적층될 수 있다.
블로킹 절연막(221)은 게이트 전극들(203) 각각과 반도체 기판(231) 사이에 개재될 수 있다. 블로킹 절연막(221)은 도 2a를 참조하여 설명한 블로킹 절연막(121A)과 동일한 물질을 포함하거나, 도 2c를 참조하여 설명한 제1 산화막(131), 질화막(133) 및 제2 산화막(135)의 적층구조를 포함할 수 있다.
데이터 저장막(223)은 블로킹 절연막(221)과 반도체 기판(231) 사이에 개재될 수 있다. 데이터 저장막(223)은 전하 트랩막 또는 플로팅 게이트막을 포함할 수 있다. 데이터 저장막(223)은 불순물 영역들(231I) 사이의 반도체 기판(231) 상에 국소적으로 형성될 수 있고, 다른 데이터 저장막(223)으로부터 이격될 수 있다. 다시 말해, 반도체 기판(231)의 활성영역 연장방향으로 서로 이웃한 데이터 저장막들(223)은 트렌치(241)에 의해 서로 분리될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 도면에 도시되진 않았으나, 일 실시 예로서, 데이터 저장막(223)으로서의 전하 트랩막은 반도체 기판(231)의 활성영역을 따라 연속적으로 연장될 수 있고, 불순물 영역들(231I)에 중첩될 수 있다.
터널 절연막(225)은 데이터 저장막(223)과 반도체 기판(231) 사이에 개재될 수 있다. 터널 절연막(225)은 금속유기구조체(MOF: Metal Organic Frameworks)를 포함할 수 있다. 일 실시 예로서, 터널 절연막(225)은 트렌치(241)에 의해 관통될 수 있으나, 본 발명의 실시 예는 이에 제한되지 않는다. 도면에 도시되진 않았으나, 일 실시 예로서, 터널 절연막(225)은 반도체 기판(231)의 활성영역을 따라 연속적으로 연장될 수 있고, 불순물 영역들(231I)에 중첩될 수 있다.
도 2a 내지 도 2e를 참조하여 상술한 바와 같이, 본 발명의 실시 예에 따른 터널 절연막은 금속유기구조체를 포함할 수 있다. 금속유기구조체는 금속이온과 유기 리간드 간 화학결합 또는 금속클러스터와 유기 리간드 간 화학결합으로 형성된 다공성 화합물이다. 이러한 금속유기구조체는 실리콘이산화물(SiO2)보다 작은 유전율을 갖도록 제어 가능한 물질이다. 금속유기구조체는 단차피복성(step coverage)이 우수한 원자층증착방식(ALD: Atominc Layer Deposition)으로 형성될 수 있으므로, 본 발명의 실시 예들은 터널 절연막의 두께 균일성을 높일 수 있다. 금속유기구조체는 유전율 2이하로 유전율이 낮게 제어될 수 있으므로 프로그램 전압 및 소거전압에 의한 전하의 터널링을 증가시킬 수 있다. 이에 따라, 본 발명의 실시 예들은 프로그램 동작의 속도 및 소거 동작의 속도를 향상시킬 수 있다. 금속유기구조체를 갖는 터널 절연막은 유전율이 낮게 제어될 수 있으므로, 도 2d 및도 2e을 참조하여 상술한 프린징 전계의 차폐효율이 향상될 수 있다.
도 3은 본 발명의 실시 예에 따른 터널 절연막을 나타내는 도면이다.
도 3을 참조하면, 터널 절연막은 중심금속(Mn+)과 유기 리간드(L)가 배위결합된 금속유기구조체로서, 기공(P)을 가질 수 있다. 금속유기구조체를 제공함에 있어서, 배위수, 리간드의 길이, 중심금속(Mn+)과 유기 리간드(L) 결합을 위한 반응환경 등을 다양하게 제어할 수 있다. 이에 따라, 기공(P)의 크기를 다양하게 제어할 수 있으며, 금속유기구조체의 유전율을 1 내지 2의 범위로 낮게 제어할 수 있다.
금속유기구조체의 중심금속(Mn+)은 Zn2+, Zr4+, Al3+ 등을 포함할 수 있다.
금속유기구조체의 유기 리간드(L)는 2-메틸이미다졸(2-methylimidazole), 2-아미노테레프탈릭산(2-aminoterephthalic acid), 1,3,5-벤젠트리카르복실레이트(1,3,5-benzenetricarboxylate) 등을 포함할 수 있다.
금속유기구조체는 MOF 시리즈, ZIF 시리즈, UIO 시리즈, SIM 시리즈, UIO 시리즈, MIL 시리즈, HKUST 시리즈 등을 포함할 수 있다. 예를 들어, MOF 시리즈로서, MOF-1, MOF-177 등으로 명명되는 금속유기구조체가 터널 절연막으로 이용될 수 있다.
금속유기구조체를 형성하기 위한 금속염으로서, Zn4O(CO2)6, Zn3O(CO2)6, Cr3O(CO2)6, In3O(CO2)6, Ga3O(CO2)6, Cu2O(CO2)4, Zn2O(CO2)4, Fe2O(CO2)4, Mo2O(CO2)4, Cr2O(CO2)4, Co2O(CO2)4, Ru2O(CO2)4, Zr6O4(OH4), Zr6O4(CO2)12, Zr6O8(CO2)8, In(C5HO4N2)4, Na(OH)2(SO3)3, Cu2(CNS)4, Zn(C3H3N2)4, Ni4(C3H3N2)8, Zn3O3(CO2)3, Mg3O3(CO2)3, Co3O3(CO2)3, Ni3O3(CO2)3, Mn3O3(CO2)3, Fe3O3(CO2)3, Cu3O3(CO2)3, Al(OH)(CO2)2, VO(CO2)2, Zn(NO3)2, Zn(O2CCH3), Co(NO3)2, Co(O2CCH3) 등이 이용될 수 있다.
금속유기구조체를 형성하기 위한 유기 리간드로서, 옥살산(oxalic acid), 푸마르산(fumaric acid), 테레프탈산(terephthalic acid: H2BDC), H2BDC-Br, H2BDC-OH, H2BDC-NO2, H2BDC-NH2, H4DOT, H2BDC-(Me)2, H2BDC-(Cl)2, H2BDC-(COOH)2, H2BDC-(OC3H5)2, H2BDC-(OC7H7)2, H3BTC, H3BTE, H3BBC, H4ATC, H3THBTS, H3ImDC, H3BTP, DTOA, H3BTB, H3TATB, H4ADB, TIPA, ADP, H6BTETCA, DCDPBN, BPP34C10DA, Ir(H2DPBPyDC)(PPy)2 +, H4DH9PhDC, H4DH11PhDC, H6TPBTM, H6BTEI, H6BTPI, H6BHEI, H6BTTI, H6PTEI, H6TTEI, H6BNETPI, H6BHEHPI, HMeIM 등이 있다.
도 4는 전계가 인가되지 않은 상태에서, 본 발명의 실시 예에 따른 메모리 셀의 에너지 밴드 다이어그램(energy band diagram)을 나타낸다.
도 4를 참조하면, 채널영역(CH), 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)이 순차로 배치될 수 있다. 채널영역(CH), 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI) 각각의 두께는 물질에 따라 변경될 수 있다.
채널영역(CH)은 도 2a 내지 도 2e에 도시된 채널막들 및 도 2f에 도시된 반도체 기판의 채널영역 중 하나로 정의될 수 있다. 터널 절연막(TI)은 도 2a 내지 도 2f에 도시된 터널 절연막들 중 하나일 수 있다. 데이터 저장막(DS)은 도 2a 내지 도 2f에 도시된 데이터 저장막들 중 하나일 수 있다. 블로킹 절연막(BI)은 도 2a 내지 도 2f에 도시된 블로킹 절연막들 중 하나일 수 있다.
터널 절연막(TI)의 에너지 밴드갭과 블로킹 절연막(BI)의 에너지 밴드갭은 데이터 저장막(DS)의 에너지 밴드갭보다 클 수 있다. 에너지 밴드갭은 가전자대의 에너지 준와(Ev)와 전도대의 에너지 준위(Ec)의 차이를 의미한다.
금속유기구조체로 형성된 터널 절연막(TI)의 유전율은 블로킹 절연막(BI)의 유전율보다 작게 제어될 수 있다. 블로킹 절연막(BI)은 실리콘이산화물 및 실리콘이산화물보다 높은 유전율을 갖는 고유전물질 중 적어도 하나를 포함할 수 있다. 터널 절연막(TI)은 금속유기구조체로 형성될 수 있으며, 금속유기구조체의 유전율을 실리콘이산화물의 유전율의 절반이하로 낮게 제어될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 메모리 셀의 프로그램 동작을 설명하기 위한 에너지 밴드 다이어그램이다.
도 5를 참조하면, 프로그램 동작시 인가되는 프로그램 전압에 의해, 전계는 블로킹 절연막(BI)에서 채널영역(CH)을 향하는 방향으로 형성될 수 있으며, 전계에 의해 에너지 밴드 휨 현상이 발생할 수 있다.
프로그램 전압 인가 시, 터널 절연막(TI), 데이터 저장막(DS), 및 블로킹 절연막(BI) 각각에서의 전계는 터널 절연막(TI), 데이터 저장막(DS), 및 블로킹 절연막(BI) 각각의 유전율의 영향을 받을 수 있다. 터널 절연막(TI)은 블로킹 절연막(BI)에 비해 낮은 유전율을 가지므로, 터널 절연막(TI)에 가해지는 전계가 블로킹 절연막(BI)에 비해 상대적으로 높을 수 있다. 이에 따라, 블로킹 절연막(BI)에서의 전자의 터널링을 줄일 수 있다. 또한, 터널 절연막(TI)에서의 전자의 터널링을 증대시킬 수 있으므로, 프로그램 속도를 향상시킬 수 있다.
본 발명의 실시 예에 따르면, 터널 절연막(TI)을 금속유기구조체로 형성함으로써, 터널 절연막(TI)의 유전율을 블로킹 절연막(BI)의 유전율의 절반 이하로 낮게 형성할 수 있으며, 더 나아가 터널 절연막(TI)의 유전율을 2이하로 낮출 수 있다. 터널 절연막(TI)의 유전율이 낮을수록 터널 절연막(TI)에서의 전압강하(V1)가 증대되므로, 전계를 낮추더라도 터널 절연막(TI)에서의 전자의 터널링을 확보할 수 있으므로, 낮은 전계에서 프로그램 동작특성을 확보할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 메모리 셀의 소거 동작을 설명하기 위한 에너지 밴드 다이어그램이다.
도 6을 참조하면, 소거 동작시 인가되는 소거 전압에 의해, 전계는 채널영역(CH)에서 블로킹 절연막(BI)을 향하는 방향으로 형성될 수 있으며, 전계에 의해 에너지 밴드 휨 현상이 발생할 수 있다.
소거 전압에 의해 형성된 전계에 의해, 채널영역(CH)의 홀(hole)이 데이터 저장막(DS)으로 주입되고, 데이터 저장막(DS)으로부터의 전자가 채널영역(CH)으로 방출될 수 있다. 터널 절연막(TI)은 블로킹 절연막(BI)에 비해 낮은 유전율을 가지므로, 프로그램 동작과 유사한 원리로 소거 동작 동안, 워드라인으로부터 블로킹 절연막(BI)으로 주입되는 전자를 줄일 수 있다. 터널 절연막(TI)의 유전율이 낮을수록 터널 절연막(TI)에서의 전압강하(V2)가 증대되므로, 프로그램 동작과 유사한 원리로 전계를 낮추더라도 소거 동작특성을 확보할 수 있다.
상술한 바와 같이 본 발명의 실시 예들은 터널 절연막(TI)을 금속유기구조체로 형성함으로써, 터널 절연막(TI)의 유전율을 블로킹 절연막(BI)의 절반 이하로 낮출 수 있을 뿐 아니라, 터널 절연막(TI)의 유전율을 2이하로 줄일 수 있다. 이로써, 본 발명의 실시 예는 터널 절연막(TI)에서 전하의 터널링 효율을 증가시키고 메모리 셀의 동작 속도를 향상시킬 수 있으며, 블로킹 절연막(BI)에서의 전하의 터널링을 감소시킬 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 7을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 2차원 낸드 플래시 메모리 장치 또는 3차원 낸드 플래시 메모리 장치일 수 있다. 메모리 장치(1120)는 순차로 배치된 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하는 메모리 셀을 가질 수 있다. 터널 절연막은 블로킹 절연막보다 낮은 유전율을 갖는 금속유기구조체를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 8을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 장치(1212)는 2차원 낸드 플래시 메모리 장치 또는 3차원 낸드 플래시 메모리 장치일 수 있다. 메모리 장치(1212)는 순차로 배치된 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하는 메모리 셀을 가질 수 있다. 터널 절연막은 블로킹 절연막보다 낮은 유전율을 갖는 금속유기구조체를 포함할 수 있다.
127A, 127B, 127C, 127D, 127E: 채널막
231: 반도체 기판
231C, CH: 채널영역
125A, 125B, 125C, 125D, 125E, 225: 터널 절연막
123A, 123B, 123C, 123D, 123E, 223: 데이터 저장막
121A, 121B, 121C, 121D, 121E, 221: 블로킹 절연막
103: 워드라인
203: 게이트 전극
101: 층간 절연막
231: 반도체 기판
231C, CH: 채널영역
125A, 125B, 125C, 125D, 125E, 225: 터널 절연막
123A, 123B, 123C, 123D, 123E, 223: 데이터 저장막
121A, 121B, 121C, 121D, 121E, 221: 블로킹 절연막
103: 워드라인
203: 게이트 전극
101: 층간 절연막
Claims (13)
- 서로 교대로 적층된 층간 절연막들 및 워드라인들을 포함하는 적층체;
상기 적층체를 관통하는 채널막;
상기 워드라인들 각각과 상기 채널막 사이의 블로킹 절연막;
상기 블로킹 절연막과 상기 채널막 사이의 데이터 저장막; 및
상기 채널막과 상기 데이터 저장막 사이의 터널 절연막을 포함하고,
상기 터널 절연막은 상기 블로킹 절연막보다 낮은 유전율을 갖는 금속유기구조체(MOF: Metal Organic Frameworks)를 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 금속유기구조체는 유전율은 상기 블로킹 절연막의 유전율의 절반 이하인 반도체 메모리 장치. - 제 1 항에 있어서,
상기 금속유기구조체는 1 내지 2 사이의 유전율을 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 블로킹 절연막은 실리콘이산화물(SiO2) 및 상기 실리콘이산화물보다 높은 유전율을 갖는 유전물질 중 적어도 하나를 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 블로킹 절연막, 상기 데이터 저장막 및 상기 터널 절연막 각각은 상기 층간 절연막들 각각과 상기 채널막 사이로 연장된 반도체 메모리 장치. - 제 1 항에 있어서,
상기 채널막은 상기 워드라인들을 향하여 상기 층간 절연막들 사이의 리세스 영역으로 연장된 돌출부를 갖는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 블로킹 절연막, 상기 데이터 저장막 및 상기 터널 절연막 각각은 상기 채널막의 돌출부를 감싸고, 상기 리세스 영역을 따라 굴곡진 반도체 메모리 장치. - 제 1 항에 있어서,
상기 채널막은 상기 층간 절연막들을 향하여 상기 워드라인들 사이의 리세스 영역으로 연장된 돌출부를 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 터널 절연막은 상기 층간 절연막들을 향하여 상기 워드라인들 사이의 리세스 영역으로 연장된 반도체 메모리 장치. - 제 1 항에 있어서,
상기 데이터 저장막은 실리콘 질화막을 포함하거나, 실리콘을 포함하는 반도체 메모리 장치. - 반도체 기판 상의 게이트 전극;
상기 반도체 기판과 상기 게이트 전극 사이의 블로킹 절연막;
상기 반도체 기판과 상기 블로킹 절연막 사이의 데이터 저장막;
상기 반도체 기판과 상기 데이터 저장막 사이의 터널 절연막을 포함하고,
상기 터널 절연막은 상기 블로킹 절연막보다 낮은 유전율을 갖는 금속유기구조체(MOF: Metal Organic Frameworks)를 포함하는 반도체 메모리 장치. - 제 11 항에 있어서,
상기 금속유기구조체는 유전율은 상기 블로킹 절연막의 유전율의 절반 이하인 반도체 메모리 장치. - 제 11 항에 있어서,
상기 금속유기구조체는 1 내지 2 사이의 유전율을 갖는 반도체 메모리 장치.
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| KR1020210028914A KR20220125031A (ko) | 2021-03-04 | 2021-03-04 | 반도체 메모리 장치 |
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| Publication Number | Publication Date |
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Family Applications (1)
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| KR1020210028914A KR20220125031A (ko) | 2021-03-04 | 2021-03-04 | 반도체 메모리 장치 |
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