KR102547501B1 - 표시 장치 및 표시 장치 제조 방법 - Google Patents

표시 장치 및 표시 장치 제조 방법 Download PDF

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Abstract

표시 장치 및 표시 장치 제조방법이 제공된다. 표시 장치는 제1베이스부 상에 제1방향을 따라 서로 인접 배치된 제1박막트랜지스터 및 제2박막트랜지스터, 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터를 커버하고, 상기 제1박막트랜지스터의 제1드레인전극과 중첩하는 제1개구부 및 상기 제2박막트랜지스터의 제2드레인전극과 중첩하는 제2개구부를 포함하는 유기층, 상기 유기층 상에 위치하고 상기 제1개구부와 중첩하는 제1공통전극개구부 및 상기 제2개구부와 중첩하는 제2공통전극개구부를 포함하는 공통전극, 상기 제1전극 상에 위치하는 범프 간격재, 상기 제1전극 및 상기 범프 간격재 상에 위치하는 절연층, 상기 절연층 상에 상기 제1전극과 중첩하도록 배치되고, 상기 제1박막트랜지스터와 전기적으로 연결된 제1화소전극 및 상기 절연층 상에 상기 제1전극과 중첩하도록 배치되고, 상기 제2박막트랜지스터와 전기적으로 연결된 제2화소전극을 포함하고, 평면 시점에서 상기 범프 간격재와 상기 제1공통전극개구부 간의 최단간격은, 평면 시점에서 상기 범프 간격재와 상기 제2공통전극개구부 간의 최단간격과 실질적으로 동일할 수 있다.

Description

표시 장치 및 표시 장치 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명은 표시 장치 및 표시 장치 제조 방법에 관한 것이다.
표시 장치 중 액정 표시 장치는 일반적으로 서로 마주보는 두개의 기판 및 두개의 기판 사이에 개재되는 액정층을 포함할 수 있다. 액정층의 두께는 액정층을 통과하는 광 투광성을 좌우할 수 있는 바, 양 기판 사이에는 간격재가 배치되어 양 기판 사이의 갭을 균일하게 유지하게 된다.
액정 표시 장치에 외부 힘이 가해지는 경우, 간격재는 외부 힘에 의해 변형될 수 있으며, 이에 따라 양 기판 사이의 간격이 변경되어 액정층의 광 투과성이 변경될 수 있다. 또한 외부 힘에 의해 간격재가 측방향으로 이동할 수 도 있으며, 이에 따라 양 기판 중 어느 하나에 손상이 발생될 가능성도 존재한다.
본 발명이 해결하고자 하는 과제는 양 기판 사이의 갭을 균일하게 유지할 수 있고, 신뢰도가 향상된 표시 장치 및 이의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 양 기판 사이의 갭을 균일하게 유지하면서도 제조 공정 증가를 방지할 수 있는 표시 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 제1베이스부, 상기 제1베이스부 상에 제1방향을 따라 서로 인접 배치된 제1박막트랜지스터 및 제2박막트랜지스터, 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터를 커버하고, 상기 제1박막트랜지스터의 제1드레인전극과 중첩하는 제1개구부 및 상기 제2박막트랜지스터의 제2드레인전극과 중첩하는 제2개구부를 포함하는 유기층, 상기 유기층 상에 위치하고 상기 제1개구부와 중첩하는 제1공통전극개구부 및 상기 제2개구부와 중첩하는 제2공통전극개구부를 포함하는 공통전극, 상기 제1전극 상에 위치하는 범프 간격재, 상기 제1전극 및 상기 범프 간격재 상에 위치하는 절연층, 상기 절연층 상에 상기 제1전극과 중첩하도록 배치되고 상기 제1박막트랜지스터와 전기적으로 연결된 제1화소전극 및 상기 절연층 상에 상기 제1전극과 중첩하도록 배치되고 상기 제2박막트랜지스터와 전기적으로 연결된 제2화소전극을 포함하고, 평면 시점에서 상기 범프 간격재와 상기 제1공통전극개구부 간의 최단간격은, 평면 시점에서 상기 범프 간격재와 상기 제2공통전극개구부 간의 최단간격과 실질적으로 동일할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 제1개구부의 평면 형상과 상기 제1공통전극개구부의 평면 형상은 실질적으로 동일하고, 상기 제2개구부의 평면 형상과 상기 제2공통전극개구부의 평면 형상은 실질적으로 동일할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 제1개구부의 측면과 상기 제1공통전극개구부의 측면은 실질적으로 동일선 상에 위치하고, 상기 제2개구부의 측면과 상기 제2공통전극개구부의 측면은 실질적으로 동일선 상에 위치할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 평면 시점에서 상기 제1공통전극개구부의 상기 제1방향으로의 최대 폭은, 상기 제1개구부의 상기 제1방향으로의 최대 폭과 실질적으로 동일하고, 평면 시점에서 상기 제2공통전극개구부의 상기 제1방향으로의 최대 폭은, 상기 제2개구부의 상기 제1방향으로의 최대 폭과 실질적으로 동일할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 평면 시점에서, 상기 범프 간격재는, 상기 제1공통전극개구부 및 상기 제2공통전극개구부와 비중첩할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 평면 시점에서 상기 제1공통전극개구부와 상기 제2공통전극개구부 간 최단간격은, 상기 범프 간격재의 상기 제1방향으로의 폭 이상일 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 평면 시점에서 상기 범프 간격재와 상기 제1개구부 간의 최단간격은, 평면 시점에서 상기 범프 간격재와 상기 제2개구부 간의 최단간격과 실질적으로 동일할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 절연층은 상기 제1드레인 전극을 노출하고 상기 제1개구부 및 상기 제1공통전극개구부와 중첩하는 제1접촉구멍 및 상기 제2드레인 전극을 노출하고 상기 제2개구부 및 상기 제2공통전극개구부와 중첩하는 제2접촉구멍을 포함하고, 상기 제2전극은 상기 제1접촉구멍, 상기 제1공통전극개구부 및 상기 제1개구부를 통해 상기 제1박막트랜지스터의 드레인 전극과 연결되고, 상기 제3전극은 상기 제2접촉구멍, 상기 제2공통전극개구부 및 상기 제2개구부를 통해 상기 제2박막트랜지스터의 드레인 전극과 연결될 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 상기 제1베이스부 상에 위치하고 상기 제1방향으로 연장된 게이트선 및 상기 제1베이스부 상에 위치하고 상기 게이트선과 절연되어 상기 제1방향과 교차하는 제2방향으로 연장된 제1데이터선 및 제2데이터선을 더 포함하고, 상기 제1박막트랜지스터는 상기 게이트선 및 상기 제1데이터선과 전기적으로 연결되고, 상기 제2박막트랜지스터는 상기 게이트선 및 상기 제2데이터선과 전기적으로 연결될 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 상기 제1베이스부와 대향하는 제2베이스부 및 상기 제1베이스부를 향하는 상기 제2베이스부의 일면 상에 위치하고 상기 범프 간격재와 중첩하는 간격재를 더 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 상기 절연층 상에 위치하고 상기 제1화소전극 및 상기 제2화소전극을 커버하는 제1배향막 및 상기 제2베이스부 일면 상에 위치하고 상기 간격재를 커버하는 제2배향막을 더 포함하고, 상기 제1배향막과 상기 제2배향막은, 상기 간격재와 상기 범프 간격재 사이에서 서로 접촉할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치는, 제1베이스부, 상기 제1베이스부 상에 위치하는 박막트랜지스터, 상기 박막트랜지스터를 커버하고, 상기 박막트랜지스터의 드레인전극과 중첩하는 개구부를 가지는 유기층, 상기 유기층 상에 위치하고 상기 개구부와 중첩하는 공통전극개구부를 가지는 공통전극, 상기 공통전극 상에 위치하는 범프 간격재, 상기 공통전극 및 상기 범프 간격재 상에 위치하는 절연층 및 상기 절연층 상에 상기 공통전극과 중첩하도록 배치되고, 상기 박막트랜지스터와 전기적으로 연결된 화소전극을 포함하고, 상기 개구부의 평면 형상과 상기 공통전극개구부의 평면 형상은 실질적으로 동일할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치에 있어서, 상기 공통전극개구부의 측면과 상기 개구부의 측면은 실질적으로 동일선 상에 위치할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치에 있어서, 평면 시점에서, 상기 범프 간격재는 공통전극개구부와 비중첩할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치에 있어서, 평면 시점에서, 상기 공통전극개구부의 최대 폭은 상기 개구부의 최대 폭과 실질적으로 동일할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치는, 상기 제1베이스부와 대향하는 제2베이스부 및 상기 제1베이스부를 향하는 상기 제2베이스부의 일면 상에 위치하고 상기 범프 간격재와 중첩하는 간격재를 더 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치는, 상기 절연층 상에 위치하고 상기 화소전극을 커버하는 제1배향막 및 상기 제2베이스부 일면 상에 위치하고 상기 간격재를 커버하는 제2배향막을 더 포함하고, 상기 제1배향막과 상기 제2배향막은, 상기 간격재와 상기 범프 간격재 사이에서 서로 접촉할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치 제조 방법은, 제1베이스부 상에 박막 트랜지스터를 형성하고, 상기 박막트랜지스터를 커버하는 유기층을 형성하고, 상기 유기층 상에 공통전극용 도전층을 형성하고, 상기 공통전극용 도전층 상에 범프용 유기층을 형성하고, 상기 범프용 유기층 상에 제1포토레지스트패턴 및 상기 제1포토레지스트패턴보다 두께가 두꺼운 제2포토레지스트패턴을 형성하고, 상기 제1포토레지스트패턴 및 상기 제2포토레지스트패턴을 마스크로 상기 범프용 유기층을 패터닝하고, 상기 제1포토레지스트패턴 및 상기 제2포토레지스트패턴을 마스크로 상기 공통전극용 도전층을 패터닝하여 공통전극개구부를 포함하는 공통전극을 형성하고, 상기 제2포토레지스트패턴을 마스크로 상기 범프용 유기층을 패터닝하여 범프 간격재를 형성하고, 동시에 상기 공통전극을 마스크로 상기 유기층을 패터닝하여 상기 박막 트랜지스터의 드레인 전극을 드러내는 개구부를 형성하고, 상기 범프 스페이서 및 상기 유기층 상에 접촉구멍이 형성된 절연층을 형성하고, 상기 절연층 상에 상기 박막 트랜지스터와 전기적으로 연결된 화소전극을 형성하는 것을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치 제조 방법에 있어서, 상기 범프용 유기층 상에 제1포토레지스트패턴 및 상기 제1포토레지스트패턴보다 두께가 두꺼운 제2포토레지스트패턴을 형성하는 것은, 상기 범프용 유기층 상에 포토레지스트층를 형성하고, 하프톤 마스크를 이용하여 상기 포토레지스트층을 노광하고, 노광된 상기 포토레지스트층을 현상하는 것을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치 제조 방법에 있어서, 상기 범프 간격재를 형성하는 것은, 상기 제1포토레지스트패턴 및 상기 범프용 유기층 중 상기 제1포토레지스트패턴 아래에 위치하는 부분을 제거하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 신뢰도가 향상되고, 양 기판 사이의 갭을 균일하게 유지할 수 있는 표시 장치 및 그 제조방법을 제공할 수 있다.
또한 본 발명의 실시예들에 의하면 제조 공정을 감소시킬 수 있는 표시 장치 및 그 제조 방법을 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 예시적인 실시예에 따른 표시 장치의 한 화소에 대한 배치도이다.
도 2는 도 1에 도시된 표시 장치에서, 접촉 구멍 부근을 확대 도시한 것이다.
도 3은 도 1에 도시된 표시 장치를 도 1의 A-A'선을 따라 절단한 단면도이다.
도 4는 도 3의 Q부분을 확대 도시한 단면도이다.
도 5는 본 발명의 예시적인 실시예에 따른 표시 장치에서, 두개의 화소에 대한 배치도이다.
도 6은 도 5에 도시된 표시 장치에서, 제1접촉구멍 및 제2접촉구멍 부근을 확대 도시한 것이다.
도 7은 도 5에 도시된 표시 장치를 도 5의 B-B'선을 따라 절단한 단면도이다.
도 8은 도 7의 Qa 부분 및 Qb 부분을 확대 도시한 단면도이다.
도 9 내지 도 18은 도 6에 도시된 표시 장치의 제조 과정을 단계별로 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "위(on)", "상(on)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래"로 기술된 소자는 다른 소자의 "위"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 예시적인 실시예에 따른 표시 장치의 한 화소에 대한 배치도, 도 2는 도 1에 도시된 표시 장치에서, 접촉 구멍 부근을 확대 도시한 도면, 도 3은 도 1에 도시된 표시 장치를 도 1의 A-A'선을 따라 절단한 단면도, 도 4는 도 3의 Q부분을 확대 도시한 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시예에 따른 표시 장치는, 제1기판(10), 제2기판(20), 액정층(30) 및 간격재(530)을 포함할 수 있다.
제1기판(10)은 액정층(30)의 액정 분자들을 구동하기 위한 스위칭 소자, 예컨대 박막 트랜지스터들이 형성된 박막 트랜지스터 기판일 수 있다.
제2기판(20)은 제1기판(10)에 대향하는 기판일 수 있다.
액정층(30)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함할 수 있다. 제1기판(10)과 제2기판(20) 사이에 전계가 인가되면 상기 액정 분자들이 제1기판(10)과 제2기판(20) 사이에서 특정 방향으로 회전함으로써 광을 투과시키거나 차단할 수 있다. 여기서, 회전이라는 용어는 상기 액정 분자들이 실제로 회전하는 것뿐만 아니라, 상기 전계에 의해 액정 분자들의 배열이 바뀐다는 의미를 포함할 수 있다.
이하 제1기판(10)에 대하여 설명한다.
제1베이스부(110)는 절연 기판일 수 있다. 예를 들면, 제1베이스부(110)는 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어질 수 있다. 또한, 제1베이스부(110)는 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다.
몇몇 실시예에서 제1베이스부(110)는 가요성을 가질 수도 있다. 즉, 제1기판(100)은 롤링(rolling), 폴딩(folding), 벤딩(bending) 등으로 형태 변형이 가능한 기판일 수 있다.
제1베이스부(110) 위에는 게이트선(121) 및 게이트 전극(124)이 위치할 수 있다. 게이트선(121)은 게이트 신호를 전달하며 주로 제1방향(DR1방향)으로 뻗을 수 있다. 게이트 전극(124)은 게이트선(121)으로부터 돌출되어 게이트선(121)과 연결될 수 있다. 게이트선(121) 및 게이트 전극(124)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등을 포함할 수 있다 게이트선(121) 및 게이트 전극(124)은 단일층 구조를 가질 수 있으며, 또는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층 구조를 가질 수도 있다.
게이트선(121) 및 게이트 전극(124) 위에는 게이트 절연막(130)이 위치할 수 있다. 게이트 절연막(130)은 절연물질로 이루어질 수 있으며, 예시적으로 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 이루어질 수 있다. 게이트 절연막(130)은 단일층 구조로 이루어질 수 있으며, 또는 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층 구조를 가질 수도 있다.
게이트 절연막(130) 위에는 반도체층(154)이 위치할 수 있으며, 게이트 전극(124)과 적어도 일부가 중첩할 수 있다. 반도체층(154)은 비정질 규소, 다결정 규소, 또는 산화물 반도체를 포함할 수 있다.
반도체층(154) 위에는 복수의 저항성 접촉 부재(163, 165)가 위치할 수 있다. 복수의 저항성 접촉 부재(163, 165)는 후술할 소스 전극(173)의 하부에 위치하는 소스 저항성 접촉부재(163), 드레인 전극(175) 하부에 위치하는 드레인 저항성 접촉부재(165)를 포함할 수 있다. 복수의 저항성 접촉 부재(163, 165)는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등으로 형성되거나 실리사이드(silicide)로 형성될 수 있다.
소스 저항성 접촉부재(163) 위에는 소스 전극(173)이 위치할 수 있으며, 드레인 저항성 접촉부재(165) 위에는 드레인 전극(175)이 위치하고, 게이트 절연막(130) 위에는 데이터선(171)이 위치할 수 있다.
데이터선(171)은 데이터 전압을 전달하며, 주로 제1방향(DR1방향)과 교차하는 제2방향(DR2방향)으로 뻗어 게이트선(121)과 교차할 수 있다. 몇몇 실시예에서 데이터선(171)은 게이트선(121)과 교차하여 화소영역을 정의할 수 있다. 몇몇 실시예에서, 표시 장치의 투과율 향상을 위하여 데이터선(171)은 주기적으로 굴곡되어 있을 수 있다. 예시적으로 데이터선(171)은 도 1에 도시된 바와 같이 표시 장치의 최대 투과율을 얻기 위해서 V자 형상으로 굽어진 형상을 가질 수 있다.
몇몇 실시예에서, 반도체층(154)이 산화물 반도체인 경우, 복수의 저항성 접촉 부재(163, 165)는 생략될 수도 있다.
소스 전극(173)은 데이터선(171)과 연결될 수 있으며, 게이트 전극(124)과 중첩할 수 있다. 몇몇 실시예에서 소스 전극(173)은 도 1에 도시된 바와 같이 데이터선(171)으로부터 돌출되지 않고 실질적으로 데이터선(171)과 동일선 상에 위치할 수 있다. 다만 이에 한정되는 것은 아니며, 소스 전극(173)은 데이터선(171)으로부터 게이트 전극(124) 상으로 돌출된 형태로 이루어질 수도 있다.
드레인 전극(175)은 게이트 전극(124) 위에서 소스 전극(173)과 이격 될 수 있으며, 소스 전극(173)과 마주보도록 배치될 수 있다.
상술한 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 알루미늄, 구리, 은, 몰리브덴, 크롬, 티타늄, 탄탈륨 또는 이들의 합금으로 형성될 수 있으며, 내화성 금속(refractory metal) 등의 하부막(미도시)과 그 위에 형성된 저저항 상부막(미도시)으로 이루어진 다층 구조를 가질 수도 있다. 다만 이에 한정되는 것은 아니며, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체층(154)과 함께 스위칭 소자, 예컨대 박막 트랜지스터(Thin Film Transistor)(TR)를 이룰 수 있다.
박막 트랜지스터(TR)가 형성된 제1베이스부(110) 위에는 패시베이션층(181)이 위치할 수 있다. 패시베이션층(181)은 유기 절연물질을 포함하거나, 또는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 무기 절연물질을 포함할 수 있다. 패시베이션층(181)은 박막 트랜지스터(TR)를 보호하고, 후술할 유기층(80)에 포함된 물질이 반도체층(154)으로 유입되는 것을 방지할 수 있다.
패시베이션층(181) 위에는 유기층(80)이 위치할 수 있다. 몇몇 실시예에서 유기층(80)은 패시베이션층(181)의 상부를 평탄화하는 기능을 가질 수 있다. 몇몇 실시예에서 유기층(80)은 감광성 유기물로 이루어질 수 있다.
몇몇 다른 실시예에서 유기층(80)은 색안료를 더 포함할 수 있다. 예컨대, 유기층(80)은 특정 색 파장의 광을 통과시키는 색안료를 포함할 수 있다. 즉, 유기층(80)은 복수의 색필터 (color filter)를 포함할 수 있다. 예시적인 실시예에서 상기 복수의 색필터 중 어느 하나는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 유기층(80)이 색안료를 포함하는 경우, 후술할 제2기판(20)의 색필터(230)는 생략될 수도 있다. 다만 이에 한정되는 것은 아니며, 또 다른 실시예에서 제1기판(10)에 유기층(80)과 다른 별도의 색필터가 위치할 수도 있다.
유기층(80)은 박막 트랜지스터(TR)의 드레인 전극(175)과 중첩하는 개구부(185)를 포함할 수 있다.
유기층(80) 위에는 공통 전극(270)이 위치할 수 있다. 공통 전극(270)은 면형(planar shape)으로서 제1베이스부(110) 상에 통판으로 형성될 수 있으며, 일정한 크기의 공통 전압(Vcom)을 전달받을 수 있다. 몇몇 실시예에서 공통 전극(270)은 투명 도전성 물질로 이루어질 수 있으며, 예시적으로 상기 투명 도전성 물질은 ITO, IZO, ITZO, AZO 등 일 수 있다.
공통 전극(270)은 드레인 전극(175)과 중첩하는 공통전극개구부(273)를 포함할 수 있다.
공통전극개구부(273)는 상술한 유기층(80)의 개구부(185)와 중첩할 수 있으며, 공통전극개구부(273)의 평면 형상은 도 1 및 도 2에 도시된 바와 같이 개구부(185)의 평면 형상과 실질적으로 동일할 수 있다. 또한 평면시점(또는 평면도 상)에서 공통전극개구부(273)의 면적은, 개구부(185)의 면적과 실질적으로 동일할 수 있다.
몇몇 실시예에서 공통전극개구부(273)의 측면(2731)과, 개구부(185)의 측면(1851)은 실질적으로 동일 직선(L1) 상에 위치할 수 있다. 예시적으로, 개구부(185)는 공통전극개구부(273)가 형성된 공통 전극(270)을 마스크로 유기층(80)을 패터닝하여 형성될 수 있다. 따라서 몇몇 실시예에서, 공통전극개구부(273)의 측면(2731)과, 개구부(185)의 측면(1851)은 실질적으로 동일 직선(L1) 상에 위치할 수 있다.
개구부(185)의 최대폭과 공통전극개구부(273)의 최대폭은 실질적으로 동일할 수 있다. 예컨대, 평면 시점에서 바라볼때, 개구부(185)와 공통전극개구부(273)가 각각 제1방향(DR1)을 따라 최대폭을 갖는다고 가정시, 공통전극개구부(273)의 최대폭(WA)은, 개구부(185)의 최대폭(WB)과 실질적으로 동일할 수 있다. 앞서 설명한 바와 같이, 개구부(185)는 공통전극개구부(273)가 형성된 공통 전극(270)을 마스크로 유기층(80)을 패터닝하여 형성될 수 있다. 따라서, 공통전극개구부(273)의 최대폭(WA)은, 개구부(185)의 최대폭(WB)과 실질적으로 동일할 수 있다.
공통 전극(270) 위에는 제2기판(20)을 향해 돌출된 범프 간격재(510)가 위치할 수 있다. 공통 전극(270)은 범프 간격재(510)의 형성 과정에서 발생 가능한 유기층(80)의 손상을 방지할 수 있다.
범프 간격재(510)는 후술할 차광부재(220)와 중첩할 수 있다. 또한 몇몇 실시예에서 범프 간격재(510)는 박막 트랜지스터(TR)와 중첩할 수 있다.
범프 간격재(510)는 개구부(185) 및 공통전극개구부(273)와 중첩하지 않을 수 있다.
범프 간격재(510)와 공통전극개구부(273)간의 이격거리는 범프 간격재(510)와 개구부(185)간의 이격거리와 실질적으로 동일할 수 있다. 예컨대, 평면 시점에서 바라볼때, 범프 간격재(510)와 공통전극개구부(273)간의 최단간격(DA)은 범프 간격재(510)와 개구부(185)간의 최단간격(DB)과 실질적으로 동일할 수 있다.
예시적인 실시예에서 범프 간격재(510)는 유기물로 이루어질 수 있으며, 몇몇 실시예에서 감광성 유기물로 이루어질 수 있다.
유기층(80)과 범프 간격재(510) 사이에 공통 전극(270)이 위치함에 따라, 유기층(80)의 두께 및 범프 간격재(510)의 두께를 원하는 수준으로 용이하게 형성할 수 있다. 즉, 유기층(80)의 두께를 원하는 수준으로 형성한 후, 공통 전극(270) 및 범프 간격재(510)을 형성할 수 있다. 즉, 유기층(80) 형성공정과 범프 간격재(510)의 형성공정은 서로 독립적으로 진행될 수 있으며, 상호 영향을 받지 않는다. 따라서, 범프 간격재(510)의 형성과정에서 패터닝 공정 등이 수행되더라도 유기층(80)은 공통 전극(270)에 의해 보호되는 바, 유기층(80)에는 손상 등이 발생되지 않을 수 있으며, 유기층(80)의 두께는 원하는 수준으로 유지될 수 있다. 아울러, 범프 간격재(510)의 두께 또한 유기층(80)의 두께와 독립적으로 조절 가능한 바, 범프 간격재(510)의 두께를 원하는 수준으로 용이하게 형성할 수 있다.
공통 전극(270) 및 범프 간격재(510) 위에는 공통 전극(270) 및 범프 간격재(510)을 커버하는 절연층(183)이 위치할 수 있다. 절연층(183)은 유기 절연 물질 또는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 무기 절연 물질 등으로 이루어질 수 있다.
패시베이션층(181) 및 절연층(183)에는 드레인 전극(175)을 드러내는 접촉구멍(CH)이 형성될 수 있다. 접촉구멍(CH)은 유기층(80)의 개구부(185) 및 공통 전극(270)의 공통전극개구부(273)와 중첩할 수 있으며, 드레인 전극(175)은 접촉구멍(CH), 개구부(185) 및 공통전극개구부(273)를 통해 노출될 수 있다.
절연층(183) 위에는 화소 전극(191)이 위치할 수 있다. 화소 전극(191)은 절연층(183)을 사이에 두고 공통 전극(270)과 절연될 수 있으며, 화소 전극(191)은 공통 전극(270)과 중첩할 수 있다. 화소 전극(191)은 공통 전극(270)과 중첩하는 복수의 가지 전극(192)을 포함할 수 있으며, 이웃하는 가지 전극(192) 사이에는 슬릿(92)이 형성될 수 있다.
몇몇 실시예에서 화소 전극(191)의 가지 전극(192)은 데이터선(171)과 실질적으로 나란하게 뻗을 수 있다. 가지 전극(192)은 세로 방향에 대해 빗각(oblique angle)을 이루며 기울어질 수 있으며, 화소 전극(191)의 가로 중심선(도시하지 않음)에서 꺾여 있을 수 있다. 이에 따라 화소 전극(191)은 가지 전극(192)의 기울어진 방향이 서로 다른 복수의 도메인으로 나뉠 수 있다.
화소 전극(191)은 드레인 전극(175)을 향해 확장되어 있는 확장부(193)를 포함하고, 화소 전극(191)의 확장부(193)는 접촉구멍(CH), 개구부(185) 및 공통전극개구부(273)을 통해 드레인 전극(175)과 물리적 전기적으로 연결되어, 드레인 전극(175)으로부터 데이터 전압을 인가 받을 수 있다. 화소 전극(191)은 ITO, IZO, ITZO, AZO 등의 투명 도전성 물질로 이루어질 수 있다.
몇몇 실시예에서 제1기판(10)의 상측, 보다 구체적으로 절연층(183) 및 화소 전극(191) 상에는 제1배향막(AM1)이 더 위치할 수 있다. 제1배향막(AM1)은 폴리이미드(polyimide)와 같은 유기물로 이루어질 수 있으나, 이에 한정되지 않는다. 몇몇 실시예에서 제1배향막(AM1)은 수평 배향막일 수 있으며, 일정한 방향으로 러빙되어 있을 수 있다. 또는 제1배향막(AM1)은 광반응 물질을 포함하여, 광배향 될 수도 있다.
이하 제2기판(20) 및 간격재(530)에 대해 설명한다.
제2기판(20)은 제2베이스부(210), 차광부재(220), 색필터(230)를 포함할 수 있으며, 오버코트층(250)을 더 포함할 수 있다.
제2베이스부(210)는 제1베이스부(110)와 유사하게 투명 절연 기판일 수 있다. 또한, 제2베이스부(210)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 몇몇 실시예에서 제2베이스부(210)는 가요성을 가질 수도 있다.
제2베이스부(210) 위에는 차광부재(220)가 위치할 수 있다. 몇몇 실시예에서 차광부재(220)는 박막 트랜지스터(TR), 접촉구멍(CH), 개구부(185), 공통전극개구부(273), 게이트선(121) 및 데이터선(171)과 중첩할 수 있다. 차광부재(220)는 블랙 카본(black carbon) 등의 차광성 안료 또는 크롬(Cr) 등의 불투명 물질을 포함할 수 있다.
제2베이스부(210) 위에는 복수의 색필터(230)가 위치할 수 있다. 색필터(230)는 화소 전극(191)과 적어도 일부가 중첩할 수 있다. 색필터(230)는 감광성 유기물에 색을 구현하기 위한 안료가 포함된 물질로 이루어질 수 있다. 예를 들어, 색필터(230)는 감광성 유기물에 적색, 녹색 또는 청색의 안료 중 어느 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 몇몇 다른 실시예에서 유기층(80)이 색안료를 포함하는 경우, 색필터(230)는 생략될 수도 있다.
색필터(230) 및 차광 부재(220) 위에는 오버코트층(250)이 위치할 수 있다. 몇몇 실시예에서 오버코트층(250)은 유기절연물질로 이루어질 수 있다. 오버코트층(250)은 필요에 따라 생략할 수도 있다.
제1기판(10)과 제2기판(20) 사이에는 간격재(530)가 위치할 수 있다. 간격재(530)는 제1기판(10)을 향해 돌출될 수 있다. 몇몇 실시예에서 간격재(530)는 오버코트층(250) 상에 위치할 수 있으나, 이에 한정되는 것은 아니다. 오버코트층(250)이 생략되는 경우, 간격재(530)는 차광부재(220) 바로 위에 위치할 수도 있다. 몇몇 실시예에서 간격재(530)는 유기절연물질로 이루어질 수 있으며, 감광성을 가질 수도 있다. 또한 몇몇 실시예에서 간격재(530)는 차광성 안료를 포함할 수도 있다.
간격재(530)는 범프 간격재(510)와 중첩할 수 있으며, 또한 차광부재(220)와 중첩할 수 있다.
간격재(530)와 범프 간격재(510)는 제1기판(10)과 제2기판(20) 간의 갭을 원하는 수준으로 유지할 수 있으며. 이에 따라 액정층(30)의 두께를 원하는 수준으로 유지할 수 있다. 액정층(30)의 두께는 광 투과성에 영향을 줄 수 있다. 따라서, 액정층(30)의 두께를 원하는 수준으로 균일하게 유지하는 것은 표시 품질을 유지하는 데 중요한 요소일 수 있다. 간격재(530)와 범프 간격재(510)는 상술한 바와 같이 제1기판(10)과 제2기판(20) 간의 갭을 원하는 수준으로 유지함으로써, 결과적으로 액정층(30)의 두께를 원하는 수준으로 균일하게 유지하는 데에 기여할 수 있다.
한편, 유기층(80)과 범프 간격재(510) 사이에 공통 전극(270)이 위치함에 따라, 유기층(80)의 두께 및 범프간격재(510)의 두께 또한 원하는 수준으로 유지될 수 있다. 이는 제1기판(10)과 제2기판(20)간의 갭을 원하는 수준으로 유지하는 데에 기여할 수 있는 바, 결과적으로 표시 품질의 저하를 방지할 수 있다.
제2기판(20) 및 간격재(530) 상에는 제2배향막(AM2)이 더 위치할 수 있다. 몇몇 실시예에서 제2배향막(AM2)은 유기물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이외 제2배향막(AM2)에 대한 설명은 제1배향막(AM1)의 경우와 실질적으로 동일하거나 유사할 수 있다.
몇몇 실시예에서 제1배향막(AM1)과 제2배향막(AM2)은 간격재(530)와 범프 간격재(510) 사이에서 서로 접촉할 수 있으나, 이에 한정되는 것은 아니다. 구조 변경에 따라 간격재(530)와 범프 간격재(510) 사이에는 제1배향막(AM1)과 제2배향막(AM2) 중 어느 하나만이 위치할 수도 있다. 예시적으로 간격재(530)와 범프 간격재(510) 사이에 제1배향막(AM1)만이 위치하는 경우, 제1배향막(AM1)은 간격재(530)와 범프 간격재(510) 사이에서 간격재(530)와 직접 접촉할 수 있다. 또는 구조 변경에 따라 간격재(530)와 범프 간격재(510) 사이 부분에는 제1배향막(AM1)과 제2배향막(AM2)이 모두 부존재할 수도 있다. 이러한 경우, 간격재(530)는 범프 간격재(510) 상에 위치하는 절연층(183)과 직접 접촉할 수도 있다. 또는 절연층(183) 중 범프 간격재(510) 상에 위치하는 부분이 제거된 경우, 범프 간격재(510)와 간격재(530)는 직접 접촉할 수도 있다.
본 실시예에 따른 표시 장치의 경우, 간격재(510)와 중첩하는 부분에 범프 간격재(530)가 위치함에 따라, 간격재(510)의 죄우 유동에 의해서 제1배향막(AM1)에 손상이 발생하는 것을 방지할 수 있는 이점을 추가적으로 갖는다.
이하에서는 앞에서 설명한 바와 중복되는 내용은 간략히 하거나 생략하며, 차이점을 중심으로 설명한다.
도 5는 본 발명의 예시적인 실시예에 따른 표시 장치에서, 두개의 화소에 대한 배치도, 도 6은 도 5에 도시된 표시 장치에서, 제1접촉구멍 및 제2접촉구멍 부근을 확대 도시한 도면, 도 7은 도 5에 도시된 표시 장치를 도 5의 B-B'선을 따라 절단한 단면도, 도 8은 도 7의 Qa 부분 및 Qb 부분을 확대 도시한 단면도이다.
도 5 내지 도 8을 참조하면, 앞서 설명한 바와 같이 본 실시예에 따른 표시 장치는, 제1기판(10), 제2기판(20), 액정층(30) 및 간격재(530)을 포함할 수 있다.
이하 두개의 화소를 기준으로 제1기판(10)에 대해 설명한다.
제1베이스부(110) 위에는 게이트선(121), 제1게이트 전극(124a) 및 제2게이트 전극(124b)이 위치할 수 있다. 게이트선(121)은 주로 제1방향(DR1방향)으로 뻗을 수 있다. 제1게이트 전극(124a) 및 제2게이트 전극(124b)은 게이트선(121)으로부터 돌출되어 게이트선(121)과 연결될 수 있다.
게이트선(121), 제1게이트 전극(124a) 및 제2게이트 전극(124b) 위에는 게이트 절연막(130)이 위치할 수 있다.
게이트 절연막(130) 위에는 제1반도체층(154a) 및 제2반도체층(154b)이 위치할 수 있다. 제1반도체층(154a)은 제1게이트 전극(124a)과 적어도 일부가 중첩할 수 있으며, 제2반도체층(154b)은 제2게이트 전극(124b)과 적어도 일부가 중첩할 수 있다.
제1반도체층(154a) 위에는 복수의 제1저항성 접촉 부재(163a, 165a)가 위치할 수 있으며, 제2반도체층(154b) 위에는 복수의 제2저항성 접촉부재(163b, 165b)가 위치할 수 있다. 복수의 제1저항성 접촉 부재(163a, 165a)는 제1소스 저항성 접촉부재(163a) 및 제1드레인 저항성 접촉부재(165a)를 포함할 수 있으며, 복수의 제2저항성 접촉 부재(163b, 165b)는 제2소스 저항성 접촉부재(163b) 및 제2드레인 저항성 접촉부재(165b)를 포함할 수 있다.
제1소스 저항성 접촉부재(163a) 위에는 제1소스 전극(173a)이 위치할 수 있으며, 제1드레인 저항성 접촉부재(165a) 위에는 제1드레인 전극(175a)이 위치할 수 있고, 제2소스 저항성 접촉부재(163b) 위에는 제2소스 전극(173b)이 위치할 수 있으며, 제2드레인 저항성 접촉부재(165b) 위에는 제2드레인 전극(175b)이 위치할 수 있다.
게이트 절연막(130) 위에는 제1데이터선(171a) 및 제2데이터선(171b)이 위치할 수 있다.
제1데이터선(171a) 및 제2데이터선(171b)은 제1방향(DR1)을 따라 나란히 배치될 수 있으며, 제2방향(DR2방향)으로 뻗어 게이트선(121)과 교차할 수 있다.
제1반도체층(154a) 및 제2반도체층(154b)이 산화물 반도체인 경우, 복수의 제1저항성 접촉 부재(163a, 165a) 및 복수의 제2저항성 접촉 부재(163b, 165b)는 생략될 수도 있다.
제1게이트 전극(124a), 제1소스 전극(173a) 및 제1드레인 전극(175a)은 제1반도체층(154a)과 함께 제1박막 트랜지스터(TRa)를 이룰 수 있으며, 제2게이트 전극(124b), 제2소스 전극(173b) 및 제2드레인 전극(175b)은 제2반도체층(154b)과 함께 제2박막 트랜지스터(TRb)를 이룰 수 있다. 제1박막 트랜지스터(TRa)와 제2박막 트랜지스터(TRb)는 도 5에 도시된 바와 같이 제1방향(DR1)을 따라 서로 인접하여 배치될 수 있다.
제1박막 트랜지스터(TRa) 및 제2박막 트랜지스터(TRb) 위에는 패시베이션층(181)이 위치할 수 있다.
패시베이션층(181) 위에는 유기층(80)이 위치할 수 있다.
유기층(80)은 제1드레인 전극(175a)과 중첩하는 제2개구부(185a) 및 제2드레인 전극(175b)과 중첩하는 제2개구부(185b)를 포함할 수 있다.
유기층(80) 위에는 공통 전극(270)이 위치할 수 있다. 인접한 두개의 화소에 위치하는 공통 전극(270)은 서로 연결되어, 외부에서 공급되는 일정한 크기의 공통 전압을 전달 받을 수 있다.
공통 전극(270)은 제1공통전극개구부(273a) 및 제2공통전극개구부(273b)을 포함할 수 있다. 제1공통전극개구부(273a)는 제1드레인 전극(175a) 및 제1개구부(185a)과 중첩할 수 있으며, 제2공통전극개구부(273b)는 제2드레인 전극(175b) 및 제2개구부(185b)과 중첩할 수 있다.
제1공통전극개구부(273a)의 평면 형상은 도 5 및 도 6에 도시된 바와 같이 제1개구부(185a)의 평면 형상과 실질적으로 동일할 수 있으며, 평면시점(또는 평면도 상)에서 제1공통전극개구부(273a)의 면적은, 제1개구부(185a)의 면적과 실질적으로 동일할 수 있다. 마찬가지로 제2공통전극개구부(273b)의 평면 형상은 도 5 및 도 6에 도시된 바와 같이 제2개구부(185b)의 평면 형상과 실질적으로 동일할 수 있으며, 평면시점(또는 평면도 상)에서 제2공통전극개구부(273b)의 면적은, 제2개구부(185b)의 면적과 실질적으로 동일할 수 있다.
몇몇 실시예에서 제1공통전극개구부(273a)의 측면(2731a)과, 제1개구부(185a)의 측면(1851a)은 실질적으로 동일 직선(L1a) 상에 위치할 수 있으며, 제2공통전극개구부(273b)의 측면(2731b)과, 제2개구부(185b)의 측면(1851b)은 실질적으로 동일 직선(L1b) 상에 위치할 수 있다.
제1개구부(185a)의 최대폭과 제1공통전극개구부(273a)의 최대폭은 실질적으로 동일할 수 있으며, 제2개구부(185b)의 최대폭과 제2공통전극개구부(273b)의 최대폭은 실질적으로 동일할 수 있다. 예컨대, 평면 시점에서 바라볼때, 제1개구부(185a), 제2개구부(185b), 제1공통전극개구부(273a) 및 제2공통전극개구부(273b)가 각각 제1방향(DR1)을 따라 최대폭을 갖는다고 가정시, 제1공통전극개구부(273a)의 최대폭(WA1)은, 제1개구부(185a)의 최대폭(WB1)과 실질적으로 동일할 수 있다. 또한 제2공통전극개구부(273b)의 최대폭(WA2)은, 제2개구부(185b)의 최대폭(WB2)과 실질적으로 동일할 수 있다.
공통 전극(270) 위에는 제2기판(20)을 향해 돌출된 범프 간격재(510)가 위치할 수 있다.
범프 간격재(510)는 제1박막 트랜지스터(TRa)과 중첩할 수 있으며, 제1개구부(185a), 제2개구부(185b), 제1공통전극개구부(273a) 및 제2공통전극개구부(273b)와 중첩하지 않을 수 있다.
범프 간격재(510)와 제1공통전극개구부(273a) 및 제2공통전극개구부(273b)는 하프톤 마스크(half tone mask)를 이용한 단일 마스크 공정으로 형성될 수 있다. 따라서 몇몇 실시예에서 범프 간격재(510)와 제1공통전극개구부(273a) 간의 최단거리(DA1)는. 범프 간격재(510)와 제2공통전극개구부(273b) 간의 최단거리(DA2)와 실질적으로 동일할 수 있다.
한편, 제1개구부(185a) 및 제2개구부(185b)는 제1공통전극개구부(273a) 및 제2공통전극개구부(273b)가 형성된 공통 전극(270)을 마스크로 하여 유기층(80)을 패터닝함으로써 형성될 수 있다. 즉, 범프 간격재(510)와 제1공통전극개구부(273a), 제2공통전극개구부(273b), 제1개구부(185a) 및 제2개구부(185b)는 하프톤 마스크(half tone mask)를 이용한 단일 마스크 공정으로 형성될 수 있다. 따라서 몇몇 실시예에서 범프 간격재(510)와 제1개구부(185a) 간의 최단거리(DB1)는. 범프 간격재(510)와 제2개구부(185b) 간의 최단거리(DB2)과 실질적으로 동일할 수 있다.
아울러, 범프 간격재(510)와 제1공통전극개구부(273a) 간의 최단거리(DA1)는 범프 간격재(510)와 제1개구부(185a) 간의 최단거리(DB1)와 실질적으로 동일할 수 있으며, 유사하게 범프 간격재(510)와 제2공통전극개구부(273b) 간의 최단거리(DA2)는 범프 간격재(510)와 제2개구부(185b) 간의 최단거리(DB2)와 실질적으로 동일할 수 있다.
제1방향(DR1)을 따라 잰 제1공통전극개구부(273a)와 제2공통전극개구부(273b) 간의 간격이 최단간격인 경우, 제1공통전극개구부(273a)와 제2공통전극개구부(273b)간의 최단간격(DA3)은, 범프 간격재(510)의 제1방향(DR1)으로의 최대폭(WBS) 이상의 값을 가질 수 있다.
유사하게 제1방향(DR1)을 따라 잰 제1개구부(185a)와 제2개구부(185b) 간의 간격이 최단간격인 경우, 제1개구부(185a)와 제2개구부(185b)간의 최단간격(DB3)은, 범프 간격재(510)의 제1방향(DR1)으로의 최대폭(WBS) 이상의 값을 가질 수 있다.
공통 전극(270) 및 범프 간격재(510) 위에는 공통 전극(270) 및 범프 간격재(510)을 커버하는 절연층(183)이 위치할 수 있다.
패시베이션층(181) 및 절연층(183)에는 제1드레인 전극(175a)을 드러내는 제1접촉구멍(CHa) 및 제2드레인 전극(175b)을 드러내는 제2접촉구멍(CHb)이 형성될 수 있다. 제1접촉구멍(CHa)은 제1개구부(185a) 및 제1공통전극개구부(273a)와 중첩할 수 있으며, 제2접촉구멍(CHb)은 제2개구부(185b) 및 제2공통전극개구부(273b)와 중첩할 수 있 있다.
절연층(183) 위에는 제1화소 전극(191a) 및 제2화소 전극(191b)이 위치할 수 있다. 제1화소 전극(191a) 및 제2화소 전극(191b)은 절연층(183)을 사이에 두고 공통 전극(270)과 절연될 수 있으며, 제1화소 전극(191a) 및 제2화소 전극(191b)은 적어도 일부가 공통 전극(270)과 중첩할 수 있다. 제1화소 전극(191a)은 복수의 가지 전극(192a)을 포함할 수 있으며, 이웃하는 가지 전극(192a) 사이에는 슬릿(92a)이 형성될 수 있다. 마찬가지로 제2화소 전극(191b)은 복수의 가지 전극(192b)을 포함할 수 있으며, 이웃하는 가지 전극(192b) 사이에는 슬릿(92b)이 형성될 수 있다.
제1화소 전극(191a)은 제1확장부(193a)을 포함할 수 있으며, 제1확장부(193a)는 제1접촉구멍(CHa), 제1개구부(185a) 및 제1공통전극개구부(273a)을 통해 제1드레인 전극(175a)과 물리적 전기적으로 연결될 수 있다. 마찬가지로 제2화소 전극(191b)은 제2확장부(193b)을 포함할 수 있으며, 제2확장부(193a)는 제2접촉구멍(CHb), 제2개구부(185b) 및 제2공통전극개구부(273b)을 통해 제2드레인 전극(175b)과 물리적 전기적으로 연결될 수 있다.
절연층(183), 제1화소 전극(191a) 및 제2화소 전극(191b) 상에는 제1배향막(AM1)이 더 위치할 수 있다.
제2기판(20)은 제2베이스부(210), 차광부재(220), 색필터(230)를 포함할 수 있으며, 오버코트층(250)을 더 포함할 수 있다.
제1기판(10)과 제2기판(20) 사이에는 간격재(530)가 위치할 수 있다. 간격재(530)는 범프 간격재(510)와 중첩할 수 있으며, 또한 차광부재(220)와 중첩할 수 있다.
이외 제2기판(20) 및 간격재(530)에 대한 설명은 상술한 바와 동일한 바, 생략한다.
즉, 본 실시예에 따른 표시장치는, 제1개구부(185a), 제2개구부(185b), 제1공통전극개구부(273a), 제2공통전극개구부(273b) 및 범프 간격재(510)를 단일 마스크 공정으로 형성할 수 있는 바, 제조공정을 간소화시킬 수 있는 이점이 존재한다.
도 9 내지 도 18은 도 6에 도시된 표시 장치의 제조 과정을 단계별로 도시한 단면도이다.
도 9 내지 도 18을 참조하면, 우선 도 9에 도시된 바와 같이 제1베이스부(110) 상에 제1박막 트랜지스터(TRa) 및 제2박막 트랜지스터(TRb)을 형성하고, 제1베이스부(110) 상에 제1박막 트랜지스터(TRa) 및 제2박막 트랜지스터(TRb)를 커버하는 패시베이션층(181)을 형성한다. 제1박막 트랜지스터(TRa) 및 제2박막 트랜지스터(TRb)의 구체적 구성에 대한 설명은 도 5 내지 도 8의 설명에서 상술한 바와 동일하다.
이후 도 10에 도시된 바와 같이, 패시베이션층(181) 상에 유기층(80)을 원하는 수준의 두께로 형성하고, 유기층(80) 상에 공통전극용 도전층(270a)을 형성한다. 그리고 공통전극용 도전층(270a) 상에 범프용 유기층(510a)을 원하는 수준의 두께로 형성한다.
이후 도 11에 도시된 바와 같이 범프용 유기층(510a) 상에 포토레지스트층(700)을 형성한다. 포토레지스트층(700)은 네가티브형 포토레지스트 또는 포지티브형 포토레지스트일 수 있다. 이하에서는 설명의 편의를 위해 포토레지스트층(700)이 포지티브형 포토레지스트인 경우를 예시로 설명한다.
이어서 마스크(M)를 포토레지스트층(700) 상에 배치하고 마스크(M)를 통해 포토레지스트층(700)에 선택적으로 광을 조사한다. 마스크(M)는 조사된 광을 모두 투과시키는 투과영역(MA1), 조사된 광을 모두 차단하는 차단영역(MA2) 및 조사된 광의 일부는 투과시키고 일부는 차단하는 반투과영역(MA3)을 포함한다. 즉 마스크(M)는 하프톤 마스크 등과 같은 멀티톤 마스크일 수 있다. 여기서 투과영역(MA1)은 후술할 제1공통전극개구부, 제2공통전극개구부와 대응하는 영역일 수 있으며, 차단영역(MA2)은 범프 간격재와 대응하는 영역일 수 있다. 그리고 반투과영역(MA3)은 투과영역(MA1) 및 차단영역(MA2)을 제외한 나머지 영역일 수 있다.
이어서 마스크(M)를 통해 노광된 포토레지스트층(700)을 현상하면, 반투과영역(MA3)과 대응하는 부분에는 도 12에 도시된 바와 같이 제1포토레지스트패턴(710)이 형성되며, 차단영역(MA2)과 대응하는 부분에는 도 12에 도시된 바와 같이 제2포토레지스트패턴(730)이 형성된다. 그리고 투과영역(MA1)과 대응하는 부분의 포토레지스트층(700)은 도 12에 도시된 바와 같이 제거되어 범프용 유기층(510a)의 일부가 노출된다. 여기서 차단영역(MA2)과 대응하는 부분에 형성된 제2포토레지스트패턴(730)은 반투과영역(MA3)과 대응하는 부분에 형성된 제1포토레지스트패턴(710)보다 더 두껍게 형성된다. 이것은 포토레지스트층(700)으로 포지티브 타입의 포토레지스트를 사용했기 때문이다.
다음으로 제1포토레지스트패턴(710) 및 제2포토레지스트패턴(730)을 마스크로 하여 범프용 유기층(510a)을 패터닝한다. 몇몇 실시예에서 범프용 유기층(510a)을 패터닝 하는 과정은 산소 플라즈마 등을 이용한 에칭공정에 의해 이루어질 수 있다. 몇몇 실시예에서 유기막(510a)의 패터닝 과정에서 제1포토레지스트패턴(710) 및 제2포토레지스트패턴(730)도 그 일부가 에칭될 수 있다. 예컨대, 제1포토레지스트패턴(710)은 도 13에 도시된 바와 같이 두께와 폭이 감소된 제3포토레지스트패턴(711)이 될 수 있으며, 제2포토레지스트패턴(730)은 도 13에 도시된 바와 같이 두께와 폭이 감소된 제4포토레지스트패턴(731)이 될 수 있다. 그리고 제3포토레지스트패턴(711) 아래에는 범프용 유기층(510a)이 패터닝된 제1범프용 유기층패턴(511a)이 형성될 수 있으며, 제4포토레지스트패턴(711) 아래에는 범프용 유기층(510a)이 패터닝된 제2범프용 유기층패턴(513a)이 형성될 수 있다. 그리고 범프용 유기층(510a) 중 제1포토레지스트패턴(710) 및 제2포토레지스트패턴(730), 또는 제3포토레지스트패턴(711) 및 제4포토레지스트패턴(731)에 의해 가려지지 않은 부분은 도 13에 도시된 바와 같이 제거될 수 있으며, 이에 따라 공통전극용 도전층(270a)은 제1범프용 유기층패턴(511a)과 제2범프용 유기층패턴(513a) 사이에서 노출될 수 있다.
이어서 제3포토레지스트패턴(711) 및 제4포토레지스트패턴(731)을 마스크로 하여 공통전극용 도전층(270a)을 식각하면, 도 14에 도시된 바와 같이 제1공통전극개구부(273a) 및 제2공통전극개구부(273b)를 포함하는 공통 전극(270)이 형성되며, 제1공통전극개구부(273a) 및 제2공통전극개구부(273b)를 통해 유기층(80)의 일부는 노출된다.
이어서 공통전극(270)을 마스크로 하여 유기층(80)을 패터닝하면, 제1공통전극개구부(273a) 및 제2공통전극개구부(273b)를 통해 노출된 유기층(80)은 제거될 수 있으며, 이에 따라 도 15에 도시된 바와 같이 유기층(80)에는 제1개구부(185a) 및 제2개구부(185b)가 형성될 수 있다.
제1개구부(185a) 및 제2개구부(185b)는 실질적으로 제1공통전극개구부(273a) 및 제2공통전극개구부(273b)를 포함하는 공통 전극(270)을 마스크로 하여 형성되는 바, 제1공통전극개구부(273a)의 평면 형상과 제1개구부(185a)의 평면 형상은 실질적으로 동일할 수 있으며, 제2공통전극개구부(273B)의 평면 형상과 제2개구부(185B)의 평면 형상은 실질적으로 동일할 수 있다. 또한 제1공통전극개구부(273a)의 최대폭과 제1개구부(185a)의 최대폭은 실질적으로 동일할 수 있으며, 제2공통전극개구부(273b)의 최대폭과 제2개구부(185b)의 최대폭은 실질적으로 동일할 수 있다. 아울러, 도 5 내지 도 8의 설명에서 상술한 바와 같이, 제1공통전극개구부(273a)의 내측면과 제1개구부(185a)의 내측면은 실질적으로 동일선상에 위치할 수 있으며, 제2공통전극개구부(273b)의 내측면과 제2개구부(185b)의 내측면은 실질적으로 동일선상에 위치할 수 있다.
유기층(80)의 패터닝 과정은 애슁공정(ashing process) 등을 통해 이루어질 수 있으며, 유기층(80)의 패터닝 과정에서 도 15에 도시된 바와 같이 제3포토레지스트패턴(711) 및 제1범프용 유기층패턴(511a)도 제거할 수 있다. 즉, 유기층(80)의 패터닝 과정과 제3포토레지스트패턴(711) 및 제1범프용 유기층패턴(511a)의 제거과정은 동시에 이루어질 수 있다.
또한, 유기층(80)의 패터닝 과정에서 제4포토레지스트패턴(731)은 도 15에 도시된 바와 같이 두께와 폭이 감소된 제5포토레지스트패턴(731)이 될 수 있으며, 제5포토레지스트패턴(731)의 아래에는 제2범프용 유기층패턴(513a)의 폭이 감소되어 범프 간격재(511)가 형성될 수 있다.
즉, 유기층(80)의 패터닝 과정은 제3포토레지스트패턴(711) 및 제1범프용 유기층패턴(511a)의 제거과정뿐만 아니라 범프 간격재(511) 형성과정과도 동시에 이루어질 수 있다.
이후 스트립공정 등을 통해 제5포토레지스트패턴(731)을 제거한 후, 도 16에 도시된 바와 같이, 유기층(80), 공통 전극(270) 및 범프 간격재(510)가 형성된 제1베이스부(110)의 전면(全面)에 절연층(183)을 형성한다.
이후 도 17에 도시된 바와 같이 절연층(183) 및 패시베이션층(181)에 제1드레인 전극(175a)을 드러내는 제1접촉구멍(CHa) 및 제2드레인 전극(175b)을 드러내는 제2접촉구멍(CHb)을 형성한다.
이후 도 18에 도시된 바와 같이 절연층(183) 상에 제1드레인 전극(175a)과 연결된 제1화소 전극(191a) 및 제2드레인 전극(175b)과 연결된 제2화소 전극(191b)을 형성한다.
이후 제1화소 전극(191a) 및 제2화소 전극(191b)이 형성된 제1베이스부(110) 전면에 제1배향막을 형성하면, 도 6에 도시된 제1기판(도 6의 10)을 제조할 수 있으며, 제1기판(도 6의 10) 상에 제2기판(도 6의 20) 및 간격재(도 6의 530)을 위치시키고 제1기판(도 6의 10)과 제2기판(도 6의 20) 사이에 액정층(30)을 주입함으로써 도 6에 도시된 표시 장치를 제조할 수 있다.
상술한 본 발명의 실시예에 따르면, 유기층(80)의 개구부(185a, 185b)와 공통전극(270)의 공통전극개구부(273a, 273b) 및 범프 간격재를 하나의 하프톤 마스크를 이용한 단일 마스크 공정을 통해 형성할 수 있는 바, 표시 장치의 제조과정에서 사용되는 마스크를 감소시킬 수 있는 이점이 존재한다
아울러, 유기층(80)의 개구부(185a, 185b)와 공통전극(270)의 공통전극개구부(273a, 273b)를 단일 마스크 공정을 통해 형성하는 바, 개구부(185a, 185b)와 공통전극개구부(273a, 273b) 간의 마진을 고려할 필요가 없다. 따라서 표시 장치에서 개구부(185a, 185b)와 공통전극개구부(273a, 273b)가 차지하는 면적을 감소시킬 수 있는 이점 및 표시 장치의 개구율을 향상시킬 수 있는 이점을 갖는다. 또한 개구부(185a, 185b)와 공통전극개구부(273a, 273b) 간의 마진을 고려할 필요가 없음에 따라 표시 장치를 고해상도로 구현하는 데 보다 용이한 이점이 존재한다.
또한, 상술한 본 발명의 실시예에 따르면, 범프 간격재(510)의 두께와 유기층(80)의 두께를 원하는 수준으로 보다 용이하게 조절할 수 있다. 이에 따라 제1기판과 제2기판 사이의 갭을 원하는 수준으로 형성 및 유지할 수 있게 되어, 결과적으로 표시 품질의 저하를 방지하고 신뢰도가 향상된 표시 장치를 제공할 수 있게 된다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1베이스부;
    상기 제1베이스부 상에 제1방향을 따라 서로 인접 배치된 제1박막트랜지스터 및 제2박막트랜지스터;
    상기 제1박막트랜지스터 및 상기 제2박막트랜지스터를 커버하고, 상기 제1박막트랜지스터의 제1드레인전극과 중첩하는 제1개구부 및 상기 제2박막트랜지스터의 제2드레인전극과 중첩하는 제2개구부를 포함하는 유기층;
    상기 유기층 상에 위치하고 상기 제1개구부와 중첩하는 제1공통전극개구부 및 상기 제2개구부와 중첩하는 제2공통전극개구부를 포함하는 공통전극;
    상기 공통전극 상에 위치하는 범프 간격재;
    상기 공통전극 및 상기 범프 간격재 상에 위치하는 절연층;
    상기 절연층 상에 상기 공통전극과 중첩하도록 배치되고, 상기 제1박막트랜지스터와 전기적으로 연결된 제1화소전극; 및
    상기 절연층 상에 상기 공통전극과 중첩하도록 배치되고, 상기 제2박막트랜지스터와 전기적으로 연결된 제2화소전극을 포함하고,
    평면 시점에서 상기 범프 간격재와 상기 제1공통전극개구부 간의 최단간격은,
    평면 시점에서 상기 범프 간격재와 상기 제2공통전극개구부 간의 최단간격과 실질적으로 동일한 표시 장치.
  2. 제1항에 있어서,
    상기 제1개구부의 평면 형상과 상기 제1공통전극개구부의 평면 형상은 실질적으로 동일하고,
    상기 제2개구부의 평면 형상과 상기 제2공통전극개구부의 평면 형상은 실질적으로 동일한 표시 장치.
  3. 제2항에 있어서,
    상기 제1개구부의 측면과 상기 제1공통전극개구부의 측면은 실질적으로 동일선 상에 위치하고,
    상기 제2개구부의 측면과 상기 제2공통전극개구부의 측면은 실질적으로 동일선 상에 위치하는 표시 장치.
  4. 제2항에 있어서,
    평면 시점에서 상기 제1공통전극개구부의 상기 제1방향으로의 최대 폭은, 상기 제1개구부의 상기 제1방향으로의 최대 폭과 실질적으로 동일하고,
    평면 시점에서 상기 제2공통전극개구부의 상기 제1방향으로의 최대 폭은, 상기 제2개구부의 상기 제1방향으로의 최대 폭과 실질적으로 동일한 표시 장치.
  5. 제2항에 있어서,
    평면 시점에서, 상기 범프 간격재는, 상기 제1공통전극개구부 및 상기 제2공통전극개구부와 비중첩하는 표시 장치.
  6. 제2항에 있어서,
    평면 시점에서 상기 제1공통전극개구부와 상기 제2공통전극개구부 간 최단간격은,
    상기 범프 간격재의 상기 제1방향으로의 폭 이상인 동일한 표시 장치.
  7. 제2항에 있어서,
    평면 시점에서 상기 범프 간격재와 상기 제1개구부 간의 최단간격은,
    평면 시점에서 상기 범프 간격재와 상기 제2개구부 간의 최단간격과 실질적으로 동일한 표시 장치.
  8. 제2항에 있어서,
    상기 절연층은,
    상기 제1드레인 전극을 노출하고 상기 제1개구부 및 상기 제1공통전극개구부와 중첩하는 제1접촉구멍 및 상기 제2드레인 전극을 노출하고 상기 제2개구부 및 상기 제2공통전극개구부와 중첩하는 제2접촉구멍을 포함하고,
    상기 제1화소전극은 상기 제1접촉구멍, 상기 제1공통전극개구부 및 상기 제1개구부를 통해 상기 제1박막트랜지스터의 상기 제1드레인 전극과 연결되고,
    상기 제2화소전극은 상기 제2접촉구멍, 상기 제2공통전극개구부 및 상기 제2개구부를 통해 상기 제2박막트랜지스터의 상기 제2드레인 전극과 연결된 표시 장치.
  9. 제1항에 있어서,
    상기 제1베이스부 상에 위치하고 상기 제1방향으로 연장된 게이트선; 및
    상기 제1베이스부 상에 위치하고 상기 게이트선과 절연되어 상기 제1방향과 교차하는 제2방향으로 연장된 제1데이터선 및 제2데이터선을 더 포함하고,
    상기 제1박막트랜지스터는 상기 게이트선 및 상기 제1데이터선과 전기적으로 연결되고,
    상기 제2박막트랜지스터는 상기 게이트선 및 상기 제2데이터선과 전기적으로 연결된 표시 장치.
  10. 제1항에 있어서,
    상기 제1베이스부와 대향하는 제2베이스부; 및
    상기 제1베이스부를 향하는 상기 제2베이스부의 일면 상에 위치하고 상기 범프 간격재와 중첩하는 간격재를 더 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 절연층 상에 위치하고 상기 제1화소전극 및 상기 제2화소전극을 커버하는 제1배향막; 및
    상기 제2베이스부 일면 상에 위치하고 상기 간격재를 커버하는 제2배향막을 더 포함하고,
    상기 제1배향막과 상기 제2배향막은,
    상기 간격재와 상기 범프 간격재 사이에서 서로 접촉하는 표시 장치.
  12. 제1베이스부;
    상기 제1베이스부 상에 위치하는 박막트랜지스터;
    상기 박막트랜지스터를 커버하고, 상기 박막트랜지스터의 드레인전극과 중첩하는 개구부를 가지는 유기층;
    상기 유기층 상에 위치하고 상기 개구부와 중첩하는 공통전극개구부를 가지는 공통전극;
    상기 공통전극 상에 위치하고 상기 공통전극과 접촉하는 범프 간격재;
    상기 공통전극 및 상기 범프 간격재 상에 위치하고 상기 공통전극 및 상기 범프 간격재와 접촉하는 절연층; 및
    상기 절연층 상에 상기 공통전극과 중첩하도록 배치되고, 상기 박막트랜지스터와 전기적으로 연결된 화소전극을 포함하고,
    상기 개구부의 평면 형상과 상기 공통전극개구부의 평면 형상은 실질적으로 동일하고,
    상기 범프 간격재는 유기물로 이루어지고,
    상기 범프 간격재는 상기 절연층과 다른 물질로 이루어진 표시 장치.
  13. 제12항에 있어서,
    상기 공통전극개구부의 측면과 상기 개구부의 측면은 실질적으로 동일선 상에 위치하는 표시 장치.
  14. 제12항에 있어서,
    평면 시점에서, 상기 범프 간격재는 공통전극개구부와 비중첩하는 표시 장치.
  15. 제12항에 있어서,
    평면 시점에서. 상기 공통전극개구부의 최대 폭은 상기 개구부의 최대 폭과 실질적으로 동일한 표시 장치.
  16. 제12항에 있어서,
    상기 제1베이스부와 대향하는 제2베이스부; 및
    상기 제1베이스부를 향하는 상기 제2베이스부의 일면 상에 위치하고 상기 범프 간격재와 중첩하는 간격재를 더 포함하는 표시 장치.
  17. 제16항에 있어서,
    상기 절연층 상에 위치하고 상기 화소전극을 커버하는 제1배향막; 및
    상기 제2베이스부 일면 상에 위치하고 상기 간격재를 커버하는 제2배향막을 더 포함하고,
    상기 제1배향막과 상기 제2배향막은,
    상기 간격재와 상기 범프 간격재 사이에서 서로 접촉하는 표시 장치.
  18. 제1베이스부 상에 박막 트랜지스터를 형성하고,
    상기 박막트랜지스터를 커버하는 유기층을 형성하고,
    상기 유기층 상에 공통전극용 도전층을 형성하고,
    상기 공통전극용 도전층 상에 범프용 유기층을 형성하고,
    상기 범프용 유기층 상에 제1포토레지스트패턴 및 상기 제1포토레지스트패턴보다 두께가 두꺼운 제2포토레지스트패턴을 형성하고,
    상기 제1포토레지스트패턴 및 상기 제2포토레지스트패턴을 마스크로 상기 범프용 유기층을 패터닝하고,
    상기 제1포토레지스트패턴 및 상기 제2포토레지스트패턴을 마스크로 상기 공통전극용 도전층을 패터닝하여 공통전극개구부를 포함하는 공통전극을 형성하고,
    상기 제2포토레지스트패턴을 마스크로 상기 범프용 유기층을 패터닝하여 범프 간격재를 형성하고, 동시에 상기 공통전극을 마스크로 상기 유기층을 패터닝하여 상기 박막 트랜지스터의 드레인 전극을 드러내는 개구부를 형성하고,
    상기 범프 간격재 및 상기 유기층 상에 접촉구멍이 형성된 절연층을 형성하고,
    상기 절연층 상에 상기 박막 트랜지스터와 전기적으로 연결된 화소전극을 형성하는 것을 포함하는 표시 장치 제조방법.
  19. 제18항에 있어서,
    상기 범프용 유기층 상에 제1포토레지스트패턴 및 상기 제1포토레지스트패턴보다 두께가 두꺼운 제2포토레지스트패턴을 형성하는 것은,
    상기 범프용 유기층 상에 포토레지스트층를 형성하고,
    하프톤 마스크를 이용하여 상기 포토레지스트층을 노광하고,
    노광된 상기 포토레지스트층을 현상하는 것을 포함하는 표시 장치 제조방법.
  20. 제19항에 있어서,
    상기 범프 간격재를 형성하는 것은,
    상기 제1포토레지스트패턴 및 상기 범프용 유기층 중 상기 제1포토레지스트패턴 아래에 위치하는 부분을 제거하는 것을 더 포함하는 표시 장치 제조방법.
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