KR102339648B1 - 게이트 구동회로와 이를 이용한 표시장치 - Google Patents

Abstract

본 발명은 게이트 구동회로와 이를 이용한 표시장치에 관한 것으로, 제1 및 제2 출력 전압을 순차적으로 발생하는 제1 게이트 구동회로와, 제1 및 제2 출력 전압을 순차적으로 발생하는 제2 게이트 구동회로를 포함한다. 상기 제1 게이트 구동회로와 상기 제2 게이트 구동회로는 게이트 라인들에 비대칭 연결된다. 상기 제1 게이트 구동회로의 제1 출력이 제n 게이트 라인에 공급되고, 상기 제1 게이트 구동회로의 제2 출력이 상기 제n 게이트 라인에 공급된다.

Description

게이트 구동회로와 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}

본 발명은 시프트 레지스터(shift register)를 이용하여 게이트 펄스를 시프트하고 하나의 Q 노드로 다수의 풀업 트랜지스터들을 제어하는 게이트 구동회로와 이를 이용한 표시장치에 관한 것이다.

평판 표시장치는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display, 이하 "OLED 표시장치"라 함), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다.

표시장치의 구동회로는 영상이 표시되는 픽셀 어레이, 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로, 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동회로(또는 스캔 구동회로), 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 콘트롤러 등을 포함한다.

픽셀들 각각은 게이트 펄스에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막트랜지스터(Thin Film Transistor, TFT)를 포함할 수 있다. 게이트 펄스는 게이트 하이 전압(Gate High Voltage, VGH)와 게이트 로우 전압(Gate Low Voltage, VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 로우 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 낮은 전압으로 설정된다.

게이트 구동회로를 픽셀 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 표시패널에 내장된 게이트 구동회로는 "GIP(Gate In Panel) 회로"로 알려져 있다. GIP 회로는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함한다. 스테이지들은 스타트 펄스에 응답하여 출력을 발생하고 그 출력을 클럭 타이밍에 맞추어 시프트시킨다.

시프트 레지스터의 스테이지들은 게이트 라인을 충전시키는 Q 노드와, 게이트 라인을 방전시키는 QB 노드, Q 노드와 QB 노드에 연결된 스위치 회로를 포함한다. 스위치 회로는 스타트 펄스 또는 이전 스테이지의 출력에 응답하여 Q 노드를 충전시켜 게이트 라인의 전압을 상승한다. 스위치 회로는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT들을 포함한다.

시프트 레지스터의 스테이지들 각각은 Q 노드의 전압이 풀업 트랜지스터의 문턱 전압 이상으로 부스팅(boosting)될 때 하나의 출력을 발생한다. 이 스테이지의 출력은 게이트 펄스로서 하나의 게이트 라인에 공급된다. 따라서, 표시패널의 해상도가 증가하여 게이트 라인들에 개수가 많아질 수록 게이트 구동 회로가 커진다. GIP 회로는 표시패널에서 영상이 표시되지 않는 베젤(Bezel) 영역에 형성된다. 따라서, GIP 회로가 커지면 표시패널의 베젤이 커진다.

본 발명은 회로 크기를 줄일 수 있는 게이트 구동회로를 제공한다.

본 발명의 다른 목적은 상기 게이트 구동 회로를 이용하여 표시패널의 베젤을 줄이고 화면 전체에서 균일한 화질을 구현할 수 있는 표시장치를 제공한다.

본 발명의 게이트 구동회로는 제1 및 제2 출력 전압을 순차적으로 발생하는 제1 게이트 구동회로와, 제1 및 제2 출력 전압을 순차적으로 발생하는 제2 게이트 구동회로를 포함한다.

상기 제1 게이트 구동회로와 상기 제2 게이트 구동회로는 게이트 라인들에 비대칭 연결된다.

상기 제1 게이트 구동회로의 제1 출력이 제n(n은 양의 정수) 게이트 라인에 공급되고, 상기 제1 게이트 구동회로의 제2 출력이 상기 제n 게이트 라인에 공급된다.

본 발명의 표시장치는 데이터 라인들과 게이트 라인들을 갖는 표시패널, 상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로, 상기 게이트 라인들의 일단에 연결되고 제1 및 제2 출력 전압을 상기 게이트 라인들에 순차적으로 공급하는 제1 게이트 구동회로, 및 상기 게이트 라인들의 타단에 연결되고 제1 및 제2 출력 전압을 상기 게이트 라인들에 순차적으로 공급하는 제2 게이트 구동회로를 포함한다.

본 발명의 게이트 구동 회로는 하나의 Q 노드로 제어되는 다수의 풀업 트랜지스터를 통해 다수의 출력 전압(게이트 펄스)을 발생한다. 본 발명은 제1 게이트 구동회로와 제2 게이트 구동회로를 게이트 라인들의 양단에 비대칭 연결한다. 그 결과, 본 발명은 게이트 구동회로의 크기를 줄일 수 있고 게이트 라인들에 공급되는 게이트 펄스의 파형을 동일하게 하여 화면 전체에서 균일한 화질을 구현할 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치의 구동회로를 보여 주는 블록도이다.
도 2 내지 도 4는 하나의 Q 노드에 연결된 두 개의 풀업 트랜지스터들과 그 동작을 보여 주는 도면들이다.
도 5는 본 발명의 실시예에 따른 좌측 GIP 회로와 우측 GIP 회로의 비대칭 연결을 보여 주는 회로도이다.
도 6은 좌측 GIP 회로와 우측 GIP 회로에서 Q 노드 전압과 출력 전압을 보여 주는 파형도이다.
도 7은 좌측 GIP 회로와 우측 GIP 회로의 비대칭 연결에서 더미 스테이지 배치를 보여 주는 도면이다.
도 8은 실험을 통해 측정된 본 발명의 게이트 구동 회로 출력을 보여 주는 파형도이다.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시장치 기반으로 구현될 수 있다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1을 참조하면, 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(PNL)과, 표시패널(PNL)의 픽셀 어레이(pixel array)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 포함한다.

표시패널(PNL)은 데이터 라인들(12), 데이터 라인들(12)과 직교하는 게이트 라인들(14), 및 데이트 라인들(12)과 게이트 라인들(14)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이를 포함한다. 입력 영상은 픽셀 어레이에서 재현된다. 터치 스크린이 표시패널(PNL) 상에 구현될 수 있다.

표시패널 구동회로는 데이터 라인들(12)에 데이터 신호를 공급하는 데이터 구동회로(SIC), 데이터 신호에 동기되는 게이트 펄스를 게이트 라인들(14)에 순차적으로 공급하는 게이트 구동회로, 및 타이밍 콘트롤러(TCON)를 포함한다.

타이밍 콘트롤러(TCON)는 입력 영상의 디지털 데이터를 데이터 구동회로(SIC)로 전송하고, 데이터 구동회로(SIC)와 게이트 구동회로의 동작 타이밍을 제어한다.

데이터 구동회로(SIC)는 타이밍 콘트롤러(TCON)으로부터의 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터 전압을 발생한다. 데이터 구동회로(SIC)로부터 출력된 데이터 전압은 데이터 라인들(12)로 공급된다.

본 발명의 게이트 구동회로는 게이트 라인들에 비대칭 연결된 좌측 및 우측 GIP 회로(16)를 포함한다. 좌측 GIP 회로(16)는 픽셀 어레이 밖에서 표시패널(PNL)의 좌측 베젤 상에 배치된다. 우측 GIP 회로(16)는 픽셀 어레이 밖에서 표시패널(PNL)의 우측 베젤 상에 배치된다.

좌측 GIP 회로(16)는 시프트 레지스터를 이용하여 라이징 타임(rising time)과 폴링 타임(falling timen)이 서로 다른 제1 및 제2 출력을 순차적으로 발생한다. 우측 GIP 회로(16)는 시프트 레지스터를 이용하여 라이징 타임과 폴링 타임이 서로 다른 제1 및 제2 출력을 순차적으로 발생한다. 좌측 GIP 회로(16)로부터 출력된 제1 출력이 제n(n은 양의 정수) 게이트 펄스로서 제n 게이트 라인에 공급된다. 우측 GIP 회로(16)로부터 출력된 제2 출력이 제n 게이트 펄스로서 제n+1 게이트 라인에 공급된다.

GIP 회로들(16) 각각의 시프트 레지스터는 스테이지들을 포함한다. 스테이지들은 스타트 펄스에 응답하여 게이트 펄스를 출력하기 시작하고, 게이트 시프트 클럭(Gate shift clock, CLK) 타이밍에 맞추어 출력을 시프트한다. 스테이지들로부터 순차적으로 출력되는 출력 신호는 게이트 펄스로서 게이트 라인들(14)에 공급된다. 스테이지들 각각은 하나의 Q 노드 전압으로 두 개 이상의 풀업 트랜지스터들을 제어하여 두 개 이상의 게이트 펄스(또는 스캔 펄스)를 순차적으로 출력하여 게이트 라인들(14)에 공급한다. 이하에서, 하나의 스테이지는 두 개의 출력을 발생하는 예를 중심으로 설명되지만 이에 한정되지 않는다.

도 2 내지 도 4는 하나의 Q 노드에 연결된 두 개의 풀업 트랜지스터들(Pull up transistor)과 그 동작을 보여 주는 도면들이다. 도 2에서 QB 노드와 풀다운 트랜지스터(Pull up transistor)는 생략되어 있다.

도 2 내지 도 4를 참조하면, 시프트 레지스터의 스테이지들 각각은 하나의 Q 노드와, Q 노드에 연결된 제1 및 제2 풀업 트랜지스터(Tu1, Tu2)를 포함한다.

Q 노드는 Q 충전 트랜지스터(T1)를 통해 공급되는 게이트 하이 전압(VGH)에 의해 프리 차지(pre-charge)된다. Q 충전 트랜지스터(T1)는 SET 신호에 응답하여 게이트 하이 전압(VGH)을 Q 노드에 공급된다. 게이트 하이 전압(VGH)과 다른 고전위 전압이 Q 충전 트랜지스터(T1)를 통해 Q 노드에 공급될 수 있다.

Q 노드가 프리 차지되어 있는 상태에서, 제1 풀업 트랜지스터(Tu1)의 드레인에 제n(n은 양의 정수) 클럭(CLK(n))이 공급될 때 Q 노드의 전압은 1차 부트스트래핑(bootstrapping)에 의해 상승한다. 이 때 제1 풀업 트랜지스터(Tu1)는 제n 클럭(CLK(n))의 전압으로 제1 출력 노드(OUT1)의 전압을 충전시켜 제n 출력 전압(Vout(n))을 라이징(rising)한다. 이어서, 제2 풀업 트랜지스터(Tu2)의 드레인에 제n+1 클럭(CLK(n+1))이 공급될 때 Q 노드의 전압은 2차 부트스트래핑에 의해 더 상승한다. 그 결과, 제2 풀업 트랜지스터(Tu2)는 제n+1 클럭(CLK(n+1))의 전압으로 제2 출력 노드(OUT2)의 전압을 충전시켜 제n+1 출력 전압(Vout(n+1))을 라이징한다. 제n 클럭(CLK(n))이 제n+1 클럭(CLK(n+1)) 보다 빠르기 때문에 제n 출력 전압(Vout(n))에 이어서 제n+1 출력 전압(Vout(n+1))이 출력된다.

제1 풀업 트랜지스터(Tu1)의 게이트는 Q 노드에 연결된다. 제1 풀업 트랜지스터(Tu1)의 드레인에는 제n 클럭(CLK(n))이 공급된다. 제1 풀업 트랜지스터의 소스는 제1 출력 노드(OUT1)에 연결된다. 제2 풀업 트랜지스터(Tu2)의 게이트는 Q 노드에 연결된다. 제2 풀업 트랜지스터(Tu2)의 드레인에는 제n+1 클럭(CLK(n+1))이 공급된다. 제2 풀업 트랜지스터(Tu2)의 소스는 제2 출력 노드(OUT2)에 연결된다.

Q 노드의 전압에 따라 출력 파형이 달라질 수 있다. 도 3 및 도 4와 같이 제n 클럭(CLK(n))에 의해 1차 부트스트래핑되는 Q 노드의 전압은 40V이고, 제n+1 클럭(CLK(n+1))에 의해 2차 부트스트래핑되는 Q 노드의 전압은 프리 차지 효과로 인하여 68V로 더 상승한다. 이로 인하여, 제2 풀업 트랜지스터(Tu2)의 게이트 전압이 제1 풀업 트랜지스터(Tu1)의 게이트 전압 보다 높아진다. 그 결과, 제n+1 출력(Vout(n+1))의 라이징 타임(rising time, Tr)이 제n 출력(Vout(n)) 보다 빠르다. 라이징 타임(Tr)은 출력 파형의 라이징 에지에서 VGL 전위 부터 소정의 목표 전압까지 출력 노드(OUT)를 충전하는 시간이다. 제n+1 출력(Vout(n+1))의 폴링 타임(falling time, Tf)은 제n 출력(Vout(n)) 보다 느리다. 폴링 타임(Tf)은 출력 파형의 폴링 에지에서 소정의 목표 전압으로부터 VGL 전압까지 출력 노드(OUT)를 방전하는 시간이다. 제n 출력(Vout(n))은 제N(N은 양의 정수) 게이트 라인에 연결된 TFT들을 턴-온시키는 제n 게이트 펄스이다. 제n+1 출력(Vout(n+1))은 제N+1 게이트 라인에 연결된 TFT들을 턴-온시키는 제n+1 게이트 펄스이다. 따라서, 제n 출력(Vout(n))과 제n+1 출력(Vout(n+1))의 파형이 다르면, 픽셀의 전압 충전양이 달라져 픽셀 어레이에서 이웃한 라인들 간의 휘도차를 초래할 수 있다.

본 발명은 Q 노드의 1차 부트스트래핑시에 출력되는 출력 전압의 파형과, 그 Q 노드의 2차 부트스트래핑시에 출력되는 제2 출력 전압의 파형을 동일하게 하기 위하여 도 5 및 도 7과 같이 일측 GIP 회로에 대하여 타측 GIP 회로를 비대칭 연결한다.

도 5는 본 발명의 실시예에 따른 좌측 GIP 회로와 우측 GIP 회로의 연결 관계를 보여 주는 회로도이다. 도 6은 좌측 GIP 회로와 우측 GIP 회로에서 Q 노드 전압과 출력 전압을 보여 주는 파형도이다.

도 5 및 도 6을 참조하면, 좌측 GIP 회로는 다수의 L 스테이지들(STL1, STL2)을 포함한다. L 스테이지들(STL1, STL2) 각각은 제1 및 제2 풀업 트랜지스터들(Tu1, Tu2)과, 그 풀업 트랜지스터들(Tu1, Tu2)을 제어하는 하나의 Q 노드를 포함한다.

제1 L 스테이지(STL1)에서, 제1 풀업 트랜지스터(Tu1)는 제1 출력 노드(OUT1)를 통해 제1 게이트 라인(G1)에 연결된다. 제2 풀업 트랜지스터(Tu2)는 제2 출력 노드(OUT2)를 통해 제2 게이트 라인(G2)에 연결된다.

제2 R 스테이지(STL2)의 제1 풀업 트랜지스터(Tu1)는 제1 출력 노드(OUT1)를 통해 제3 게이트 라인(G3)에 연결된다. 제2 R 스테이지(STL2)의 제2 풀업 트랜지스터(Tu2)는 제2 출력 노드(OUT2)를 통해 제4 게이트 라인(G4)에 연결된다.

우측 GIP 회로는 다수의 R 스테이지들(STR1, STR2, STR3)을 포함한다. R 스테이지들(STR1, STR2, STR3) 각각은 제1 및 제2 풀업 트랜지스터들(Tu1, Tu2)과, 그 풀업 트랜지스터들(Tu1, Tu2)을 제어하는 하나의 Q 노드를 포함한다.

제1 R 스테이지(STR1)의 제1 풀업 트랜지스터(Tu1)는 제1 출력 노드(OUT1)에 연결된다. 제1 출력 노드(OUT1)는 픽셀 어레이 내의 게이트 라인에 연결되지 않는 더미 노드(DMY)이다. 제1 R 스테이지(STR1)의 제2 풀업 트랜지스터(Tu2)는 제2 출력 노드(OUT2)를 통해 제1 게이트 라인(G1)에 연결된다.

제2 R 스테이지(STR2)의 제1 풀업 트랜지스터(Tu1)는 제1 출력 노드(OUT1)를 통해 제2 게이트 라인(G2)에 연결된다. 제2 R 스테이지(STR2)의 제2 풀업 트랜지스터(Tu2)는 제2 출력 노드(OUT2)를 통해 제3 게이트 라인(G3)에 연결된다.

제3 R 스테이지(STR3)의 제1 풀업 트랜지스터(Tu1)는 제1 출력 노드(OUT1)를 통해 제4 게이트 라인(G4)에 연결된다. 제3 R 스테이지(STR3)의 제2 풀업 트랜지스터(Tu2)는 제2 출력 노드(OUT2)를 통해 도 7과 같이 제5 게이트 라인(G5)에 연결된다.

게이트 라인들(G1~G4) 각각의 일단에 Q 노드가 1차 부트스트래핑될 때 출력을 발생하는 제1 풀업 트랜지스터(Tu1)가 연결되고, 게이트 라인들(G1~G4) 각각의 타단에 Q 노드가 2차 부트스트래핑될 때 출력을 발생하는 제2 풀업 트랜지스터(Tu2)가 연결된다.

Q 노드의 1차 부트스트래핑시 발생되는 출력 전압의 파형과 Q 노드의 2차 부트스트래핑시 발생되는 출력 전압의 파형이 다르다. 본 발명은 게이트 라인의 일단에 제1 풀업 트랜지스터를 연결하고 그 게이트 라인의 타단에 제2 풀업 트랜지스터를 연결함으로써 게이트 라인들(G1~G4) 각각에 인가되는 게이트 펄스의 라이징 타임과 폴링 타임을 동일하게 할 수 있다.

제1 L 스테이지(STL1)의 제1 풀업 트랜지스터(Tu1)에 제1 클럭(CLK1)이 공급되고, 이와 동시에 제1 R 스테이지(STR1)의 제2 풀업 트랜지스터(Tu2)에 제1 클럭(CLK1)이 공급된다. 제1 클럭(CLK1)의 전압이 제1 L 스테이지(STL1)의 제1 풀업 트랜지스터(Tu1)의 드레인에 공급될 때, 제1 L 스테이지(STL1)의 Q 노드는 제1 풀업 트랜지스터(Tu1)의 게이트-드레인간 기생 용량을 통해 전하가 공급되어 1차 부트 스트래핑된다. 이와 동시에, 제1 클럭(CLK1)의 전압이 제1 R 스테이지(STR1)의 제2 풀업 트랜지스터(Tu2)의 드레인에 공급될 때, 제1 R 스테이지(STR1)의 Q 노드는 제2 풀업 트랜지스터(Tu2)의 게이트-드레인간 기생 용량을 통해 전하가 공급되어 2차 부트스트래핑된다. 그 결과, 제1 L 스테이지(STL1)의 제1 풀업 트랜지스터(Tu1)를 통해 제1 클럭(CLK1)의 타이밍에 제1 게이트 라인(G1)의 일단에 제1 게이트 펄스가 공급됨과 동시에, 제1 R 스테이지(STR1)의 제2 풀업 트랜지스터(Tu2)를 통해 제1 게이트 라인(G1)의 타단에 제1 게이트 펄스가 공급된다.

제1 L 스테이지(STL1)의 제2 풀업 트랜지스터(Tu2)에 제2 클럭(CLK2)이 공급되고, 이와 동시에 제2 R 스테이지(STR2)의 제1 풀업 트랜지스터(Tu1)에 제2 클럭(CLK2)이 공급된다. 제2 클럭(CLK2)의 전압이 제1 L 스테이지(STL1)의 제2 풀업 트랜지스터(Tu2)의 드레인에 공급될 때, 제1 L 스테이지(STL1)의 Q 노드는 제2 풀업 트랜지스터(Tu2)의 게이트-드레인간 기생 용량을 통해 전하가 공급되어 2차 부트 스트래핑된다. 이와 동시에, 제2 클럭(CLK2)의 전압이 제2 R 스테이지(STR2)의 제1 풀업 트랜지스터(Tu1)의 드레인에 공급될 때, 제2 R 스테이지(STR2)의 Q 노드는 제1 풀업 트랜지스터(Tu1)의 게이트-드레인간 기생 용량을 통해 전하가 공급되어 1차 부트스트래핑된다. 그 결과, 제1 L 스테이지(STL1)의 제2 풀업 트랜지스터(Tu2)를 통해 제2 클럭(CLK2)의 타이밍에 제2 게이트 라인(G2)의 일단에 제2 게이트 펄스가 공급됨과 동시에, 제2 R 스테이지(STR2)의 제1 풀업 트랜지스터(Tu1)를 통해 제2 게이트 라인(G2)의 타단에 제2 게이트 펄스가 공급된다.

제2 L 스테이지(STL2)의 제1 풀업 트랜지스터(Tu1)에 제3 클럭(CLK3)이 공급되고, 이와 동시에 제2 R 스테이지(STR2)의 제2 풀업 트랜지스터(Tu2)에 제3 클럭(CLK3)이 공급된다. 제3 클럭(CLK3)의 전압이 제2 L 스테이지(STL2)의 제1 풀업 트랜지스터(Tu1)의 드레인에 공급될 때, 제2 L 스테이지(STL2)의 Q 노드는 제1 풀업 트랜지스터(Tu1)의 게이트-드레인간 기생 용량을 통해 전하가 공급되어 1차 부트 스트래핑된다. 이와 동시에, 제3 클럭(CLK3)의 전압이 제2 R 스테이지(STR2)의 제2 풀업 트랜지스터(Tu2)의 드레인에 공급될 때, 제2 R 스테이지(STR2)의 Q 노드는 제2 풀업 트랜지스터(Tu2)의 게이트-드레인간 기생 용량을 통해 전하가 공급되어 2차 부트스트래핑된다. 그 결과, 제2 L 스테이지(STL2)의 제1 풀업 트랜지스터(Tu1)를 통해 제3 클럭(CLK3)의 타이밍에 제3 게이트 라인(G3)의 일단에 제3 게이트 펄스가 공급됨과 동시에, 제2 R 스테이지(STR2)의 제2 풀업 트랜지스터(Tu2)를 통해 제3 게이트 라인(G3)의 타단에 제3 게이트 펄스가 공급된다.

제2 L 스테이지(STL2)의 제2 풀업 트랜지스터(Tu2)에 제4 클럭(CLK4)이 공급되고, 이와 동시에 제3 R 스테이지(STR3)의 제1 풀업 트랜지스터(Tu1)에 제4 클럭(CLK4)이 공급된다. 제4 클럭(CLK4)의 전압이 제2 L 스테이지(STL2)의 제2 풀업 트랜지스터(Tu2)의 드레인에 공급될 때, 제2 L 스테이지(STL2)의 Q 노드는 제2 풀업 트랜지스터(Tu2)의 게이트-드레인간 기생 용량을 통해 전하가 공급되어 2차 부트 스트래핑된다. 이와 동시에, 제4 클럭(CLK4)의 전압이 제3 R 스테이지(STR3)의 제1 풀업 트랜지스터(Tu1)의 드레인에 공급될 때, 제3 R 스테이지(STR3)의 Q 노드는 제1 풀업 트랜지스터(Tu1)의 게이트-드레인간 기생 용량을 통해 전하가 공급되어 1차 부트스트래핑된다. 그 결과, 제2 L 스테이지(STL2)의 제2 풀업 트랜지스터(Tu2)를 통해 제4 클럭(CLK4)의 타이밍에 제4 게이트 라인(G4)의 일단에 제4 게이트 펄스가 공급됨과 동시에, 제3 R 스테이지(STR3)의 제1 풀업 트랜지스터(Tu1)를 통해 제4 게이트 라인(G4)의 타단에 제4 게이트 펄스가 공급된다.

도 7에서, Qb는 도시하지 않는 풀다운 트랜지스터를 제어하기 위한 Qb 노드를 의미한다. Q(STL)은 좌측 GIP에 포함된 L 스테이지의 Q 노드이다. Q(STR)은 우측 GIP에 포함된 R 스테이지의 Q 노드이다. Vout(n)은 Q 노드의 1차 부트스트래핑시 제1 풀업 트랜지스터(Tu1)를 통해 출력되는 제n 출력 전압이다. Vout(n+1)은 Q 노드의 2차 부트스트래핑시 제2 풀업 트랜지스터(Tu2)를 통해 출력되는 제n+1 출력 전압이다.

도 7은 좌측 GIP 회로와 우측 GIP 회로의 비대칭 연결에서 더미 스테이지 배치를 보여 주는 도면이다.

도 7을 참조하면, 본 발명은 도 7에서 알 수 있는 바와 같이 게이트 라인들의 양단에 연결된 GIP 회로들 중 어느 하나를 한 개의 출력 채널 만큼 시프트 시켜 좌측 GIP와 우측 GIP를 게이트 라인들에 비대칭으로 연결한다. 따라서, 좌측 GIP 회로로부터 출력되는 더미 출력의 개수와 우측 GIP, 회로로부터 출력되는 더미 출력의 개수가 다르다.

GIP 회로 각각은 게이트 라인들과 분리되어 더미 스테이지들을 포함할 수 있다. 더미 스테이지들은 더미 출력(DMY1~DMY5)을 발생한다. 더미 출력(DMY1~DMY4)은 더미 스테이지들의 출력 노드가 게이트 라인들과 연결되지 않기 때문에 게이트 라인들에 공급되지 않고, 다음 스테이지의 스타트 펄스 단자 또는 SET 단자에 입력된다. 도 7의 예에서, 제3 L 스테이지(STL3)는 제2 L 스테이지(STL2)로부터 출력된 더미 출력(DMY3, DMY4)에 응답하여 Q 노드를 충전할 수 있다. 제3 R 스테이지(STR3)는 제2 R 스테이지(STR2)로부터 출력된 더미 출력(DMY3, DMY4)에 응답하여 Q 노드를 충전할 수 있다.

도 7의 예에서, 제1 및 제2 L 스테이지(STL1, STL2)는 제1 내지 제4 더미 출력(DMY1~DMY4)을 순차적으로 출력하는 더미 스테이지이다. 제1 및 제2 R 스테이지(STR1, STR2)는 제1 내지 제4 더미 출력(DMY1~DMY4)을 순차적으로 출력하는 더미 스테이지이다. 제3 R 스테이지(STR3)는 제1 풀업 트랜지스터(Tu1)와 제1 출력 노드를 통해 제5 더미 출력(DMY5)을 발생하고, 제2 풀업 트랜지스터(Tu2)와 제2 출력 노드를 통해 제1 게이트 펄스를 출력한다.

본 발명은 게이트 라인의 일단에 제1 풀업 트랜지스터를 연결하고 그 게이트 라인의 타단에 제2 풀업 트랜지스터를 연결한다. 그 결과, 본 발명은 도 8과 같이 게이트 라인들(G1~G4) 각각에 인가되는 게이트 펄스의 라이징 타임과 폴링 타임을 동일하게 할 수 있다.

GIP 회로는 전술한 실시예에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 도 5 및 도 7에서 게이트 라인에 대한 좌측 GIP 회로와 우측 GIP 회로의 연결 방법이 반대로 되어도 같은 효과를 얻을 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

PNL : 표시패널 SIC : 데이터 구동회로
GIP : 게이트 구동회로(GIP 회로) Q : Q 노드
Qb : Qb 노드

Claims (8)

1. 제1 및 제2 출력 전압을 순차적으로 발생하는 제1 게이트 구동회로; 및
   제1 및 제2 출력 전압을 순차적으로 발생하는 제2 게이트 구동회로를 포함하고,
   상기 제1 게이트 구동회로와 상기 제2 게이트 구동회로는 게이트 라인들에 비대칭 연결되고,
   상기 제1 게이트 구동회로의 제1 출력이 제n(n은 양의 정수) 게이트 라인에 공급되고, 상기 제2 게이트 구동회로의 제2 출력이 상기 제n 게이트 라인에 공급되고,
   상기 제1 게이트 구동회로는,
   제n(n은 양의 정수) 및 제n+1 게이트 라인들의 일단에 연결되어 제1 Q 노드의 제어 하에 제n 게이트 라인과 제n 게이트 라인을 연속으로 충전하는 제1 및 제2 풀업 트랜지스터들을 포함하고,
   상기 제2 게이트 구동회로는,
   제n-1 및 제n 게이트 라인의 타단에 연결되어 제2 Q 노드의 제어 하에 제n-1 게이트 라인과 제n 게이트 라인을 연속으로 충전하는 제3 및 제4 풀업 트랜지스터들을 포함하는 게이트 구동회로.
   
2. 삭제
3. 제 1 항에 있어서,
   상기 제1 게이트 구동회로의 제1 출력 전압은 제n 클럭에 따라 제1 Q 노드의 1차 부트스트래핑시 제1 풀업 트랜지스터를 통해 상기 제n 게이트 라인에 공급되고,
   상기 제1 게이트 구동회로의 제2 출력 전압은 제n+1 클럭에 따라 상기 제1 Q 노드의 2차 부트스트래핑시 제2 풀업 트랜지스터를 통해 제n+1 게이트 라인에 공급되고,
   상기 제2 게이트 구동회로의 제1 출력 전압은 제n-1 클럭에 따라 제2 Q 노드의 1차 부트스트래핑시 제3 풀업 트랜지스터를 통해 제n-1 게이트 라인에 공급되고,
   상기 제2 게이트 구동회로의 제2 출력 전압이 상기 제n 클럭에 따라 상기 제2 Q 노드의 2차 부트스트래핑시 제4 풀업 트랜지스터를 통해 상기 제n 게이트 라인에 공급되는 게이트 구동회로.
4. 제 3 항에 있어서,
   상기 제1 및 제2 게이트 구동회로 각각은,
   상기 게이트 라인들과 분리된 더미 스테이지를 통해 더미 출력들을 발생하고,
   상기 제1 게이트 구동회로의 더미 출력 개수와 상기 제2 게이트 구동회로의 더미 출력 개수가 서로 다른 게이트 구동회로.
5. 제 1 항에 있어서,
   상기 제1 게이트 구동 회로의 제1 및 제2 출력 전압은 라이징 타임과 폴링 타임이 서로 다르고,
   상기 제2 게이트 구동 회로의 제1 및 제2 출력 전압은 라이징 타임과 폴링 타임이 서로 다른 게이트 구동회로.
6. 데이터 라인들과 게이트 라인들을 갖는 표시패널;
   상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로;
   상기 게이트 라인들의 일단에 연결되고 제1 및 제2 출력 전압을 상기 게이트 라인들에 순차적으로 공급하는 제1 게이트 구동회로; 및
   상기 게이트 라인들의 타단에 연결되고 제1 및 제2 출력 전압을 상기 게이트 라인들에 순차적으로 공급하는 제2 게이트 구동회로를 포함하고,
   상기 제1 게이트 구동회로와 상기 제2 게이트 구동회로는 상기 게이트 라인들에 비대칭 연결되고,
   상기 제1 게이트 구동회로의 제1 출력이 제n(n은 양의 정수) 게이트 라인에 공급되고, 상기 제2 게이트 구동회로의 제2 출력이 상기 제n 게이트 라인에 공급되고,
   상기 제1 게이트 구동회로는,
   제n(n은 양의 정수) 및 제n+1 게이트 라인들의 일단에 연결되어 제1 Q 노드의 제어 하에 제n 게이트 라인과 제n 게이트 라인을 연속으로 충전하는 제1 및 제2 풀업 트랜지스터들을 포함하고,
   상기 제2 게이트 구동회로는,
   제n-1 및 제n 게이트 라인의 타단에 연결되어 제2 Q 노드의 제어 하에 제n-1 게이트 라인과 제n 게이트 라인을 연속으로 충전하는 제3 및 제4 풀업 트랜지스터들을 포함하는,
   표시장치.
   
7. 삭제
8. 제 6 항에 있어서,
   상기 제1 게이트 구동회로의 제1 출력 전압은 제n 클럭에 따라 제1 Q 노드의 1차 부트스트래핑시 제1 풀업 트랜지스터를 통해 상기 제n 게이트 라인에 공급되고,
   상기 제1 게이트 구동회로의 제2 출력 전압은 제n+1 클럭에 따라 상기 제1 Q 노드의 2차 부트스트래핑시 제2 풀업 트랜지스터를 통해 제n+1 게이트 라인에 공급되고,
   상기 제2 게이트 구동회로의 제1 출력 전압은 제n-1 클럭에 따라 제2 Q 노드의 1차 부트스트래핑시 제3 풀업 트랜지스터를 통해 제n-1 게이트 라인에 공급되고,
   상기 제2 게이트 구동회로의 제2 출력 전압이 상기 제n 클럭에 따라 상기 제2 Q 노드의 2차 부트스트래핑시 제4 풀업 트랜지스터를 통해 상기 제n 게이트 라인에 공급되는 표시장치.
   

Images